JPS58168167A - リスト併合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来技術〕 本発明は、第１ｉｉ形配列規準（従って配列される第１
要素の第１１Ｊストム（ｉ）を、第ｇ＠形配列規準に従
って配列される第２ｇ！素の第２リス）Ｂ（０と併合し
て、第８１ｓ形配列規準に従って配列される第８要素の
合成リス）　Ｚ　（ｔ）を形成するリスト併合装Ｗに関
するものである。この場合、合成リストは＠１リストお
よび第２リストの要素の表示によって構成される。各リ
ストの各要素は定量的な項目を有し、配列（ｏｒｄｅｒ
ｉｎｇ）はこの項目の鎗に基いて行わ←る。したがって
後述するように、第１配列規準と第２配列規準と第８配
列規準との間には複数の関係が存在する。項目は、要素
内に明示的に含ませることができ、あるいは暗示的に含
ませることができる。たとえば人の誕生日が明示的に与
えられると、年令は暗示的に与えられる。

各要素は、さらに他のデータを含むことができる。

要素が併合されると、そこに含まれる情報は興なる方法
で処理することができるが、このことはここでは考察し
ない。４つの線形配列規準が存在する。すなわち、”〜
より小さい°、１〜以下°゛、°〜より大きい”、゛〜
以上”であるにれらは、リストの前の要素と後の要素と
の間の関係であるし最初の２つの規準は同じ配列方向を
有しており、後の２つの規準は同じ配列方向を有してい
る。ここで、表示（ｒｅｐｒ６ｓｅｎｔａｔｉｏｎ　）
とは、各第１または＃！２要素が１つの表示第８要素を
有することを意味するものと理解すべきである。しがし
ある場合には、同じ項目値（ｔｅｒｍ　ｖａｌｕｅ）を
有する２個の第１要素、または同じ項目値を有する２個
の第２要素、または同じ項目値を有する第１ｇＮ素およ
び第２要素に対して、ただ１個の表示要素が存在するの
が好適である。したがって、表示機能をすべて構成する
いくつがの可能性が存在する。

前述した種類の装置は、米国特許第４，２７６．６１１
号明細書により知られている。この装置を、のちに詳細
に説明する。この既知の装置は、高速装置として構成す
ることができるが、リスト要素に対して広範囲に配分さ
れた処理能力を必要とする。

〔発明の目的〕

本発明の目的は、次のようなデータ処理装置を提供する
ことにある。すなわち、併合すべき２つのリストの一方
を、第１段階では１回走査する必要のある連続メモリか
ら供給される未知の故の要素で溝成することができ、併
合すべき第２リストを１制限された容置を有するランダ
ムアクセス読取／書込メモリに記憶し、処理を中央的に
行うことができ、読取／書込メモリにおける記憶に対し
て簡単なブックキーピング（ｂｏｏｋｋｅｅｐｉｎｇ　
）システムのみを必要とするデータ処理装置である。現
在の技術段階での装置は、非常に多数の並列且つ同様の
操作データ間両要素を必要とする。

〔発明の構成〕

本発明装置は、以下の構成要素を具えている。

ａ）多数ｋｍ、Ｌｘ＞２　）個のメモリブロックを有す
るランダムアクセス読取／書込メモリＭ（ｊ）、この〆
％　！Ｊ　（７）　（ｋｍａｘ−２）個の非最大ブロッ
クは、前記第２リストの記憶に対して充分な容量を有し
ている、 ｂｌ　　Ｉｆｆ記第１要素を受取り、これと同期して前
記第ａｇＰｘを出方する連続動作メモリ接続部、Ｃ）以
下の溝成要素を具える併合動作のための制傭装置、 ｏｌ）　ＭＵ　（ｋエニー２）個のメモリプロ・ツクに
１ＩｆｆｉＥ＊ｇ要素を連続的に記憶させる記憶制御装
置、Ｃ１５）＃記連続動作メモリ接続部が附勢されたと
キニ、前記第１要素の書込のための第１ランニング畜込
アドレスを更新し、前記読取／書込メモリー記憶された
第１要素のための第１ランニング読取アドレスを更新し
、前記読取／書込メモリに記憶された第２要素のための
第２ランこング読取アドレスを更新する指示器手段、 Ｃａ）第１状顧で且つ前記第８標形配列規準に従って、
前記第１および第２ランニング読取アドレスに記憶され
且つ前記指示器手段によって指示された第１要素と第ｇ
要素とを比較し、この比較に基づいて一方のＩｉ［３１
を前記連続メモリ接続部への供給に利用できるようにす
る比較手段、０４）　＠記録１要素の記憶に用いられる
メモリブロックの一連の開始アドレスを更新する第１ブ
ロツクリスト更新装置、 Ｏ５）少＜トも２個のメモリブロックの開始アドレスを
指示し、前記第１または第２ランニング読取アドレスに
よるメモリブロック終端部の通過の制御の下に、空にさ
れたメモリブロックの開始アドレスを指示し、前記第１
ランニング書込アドレスによるメモリブロック終端部、
の通過の制御の下に、すでに指示されているメモリブロ
ックの開始アドレスを、前記第１要素の記憶のための新
しい第１書込アドレスとして前記指示器手段に対して利
用できるよ、うにし、前記第２ブロツクリスト更新装置
内の後者の指示を附勢し、前記（ｋｍａＸ−２１個のメ
モリブロック以外の少くとも２個のメモリブロックを初
期状態において指示するブロックリスト更新装置、Ｃａ
）前記連続メモリ接続部に前記第１要素の最終要素を受
取った後に、前記比較手段と協働して、前記連続メモリ
接続部に、前記読取／書込メモリに記憶された他の第１
およびまたは第８要素を与える空白化手段（ｖａｏａｔ
ｉｎｇ　ｍｅａｎｓ）。

本発明は、特に以下のような事実の１１１１１１に基づ
いてる。すなわち、メモリブロックが第１リストの要素
で完全に満たされ、その結果第１リストのざらに他の要
素のために他のメモリブロックを用いなければならない
場合に、その瞬時に少なくとも１個のメモリブロックを
完全に空にしなければならないという事実である。これ
は、同一メモリブロックに異なるリストの要素を記憶す
ることが許されないからである。その理由は、第１ラン
ニング書込アドレスと第２ランニング読取アドレスとが
一致する危険性があり１このことが制御の非常に困難な
状態を作り出すからである。メモリブロックのサイズが
同一であろうとなかろうとく少なくとも初めに：２つの
最大ブロックが第１リストに対して反転されるときには
、このような困難な状態は決して発生しない。換言すれ
ば、読取／ｉｌｌ込メモリが第２リストの要素で部分的
に満たされたときに、残りの自白なスペースを２個（ま
たはそれ以上へ）の自由なブロックに分割する。したが
って、満たされた部分をさらにブロックに分割するが、
これらブロックは２個の最大自由ブロックの両方よりも
大きくすることはできない。メモ１１ リブロックのｒ４Ｗｋが非常に大きくならない限り、簡
単なプ與ツク牛−ピングが可能である。ブックキーピン
グが非常に複雑になると、ブックキーピングに要する記
憶スペースは、利用できる全記憶スペースを許容できな
い程減少させる。連続動作メモリ接続部は、受取られた
各第１リスト要素に対して第８リスト要素を出力するこ
とができなければならない。受取られた連続第１要素が
１つの第８要素によつ、て表わされる場合、これ以外の
これら第１要素のそれぞれに対して、ダミーの第８要素
を出力することができる。適切な手段を用いると、ダミ
ー要素によって分離されたこれら第８要素を、たとえば
フォールスルーばａｌｌ−ｔｈｒｏｕｇｈ）機能を有す
る先入れ先出しメモリを用いることによって、時間的に
連続させることができる。

（ｋＩｎａｘ）個のすべてのメモリブロックが、（１ｍ
ａｘ）個の第１および第２リスト要素に対して同じ容量
を有するようにするのが好適である。ある場合には、こ
のことは読取／書込メモリの記憶容量に損失を生じさせ
る。他方、許容し得る上限に常にもだ、らされている相
対アドレスを用いることができるので、ブックキーピン
グが非常に簡単になることがわかってい゛る〇 第２ブロツクリスＦ更新装置が、第１および第２メモリ
ブロツク開始アドレスを指示し、鯉も新しく受取った開
始アドレスを指示する指示器を具え、最も遅く受信した
開始アドレスを、新しく受信した開始アドレスで置換え
ることができ且つ最も新しく受信した開始アドレスが前
記指示器手段に対して利用できることを指示するように
するのが好適である。したがって、空のメモリブロック
が必要とされる瞬時に、少なくとも１個の空のメモリブ
ロックを常に利用することができる。

第１および第２線形配列規準の配列方向が同じ場合に、
前記記憶制御手段が、前記指示器手段と同じアドレス増
加方向を有し、配列方向が同じで。

ない場合に、前記制御装置が、前記指示器手段に対して
反対のアドレス増加方向を有するようにするのが好適で
ある。したがって、互いに黒なる配列方向を有する２つ
のリストの併合が簡単になる。

記憶制御装置を前記連続動作メモリ接続部と前記指示器
手段とに接続して、前記メモリ接続部に前記第２要素を
連続して受取るときに、前記’　ｋｍａＸ・−２）個の
メモリブロック内の第２ランニング書込アドレスを更新
し、前記記憶制御装置は、前記第２要素の最終要素を受
取ったときすなわち前記”ｍ＆Ｘ　−”　’個のメモリ
ブロックの最終ブロックの終わりに達したとき、前記制
御装置の他の要素を附勢し、この腸、合に排他的に、前
記空白化手段の減勢時に前記記憶制御装置を再び附勢す
る検出手段を具え、前に併合された第８要素を第１要素
として再び作用させるようにするのが好適である〇した
がって、第２リストの連続的な受取りが可能となり、ま
た、（非常に）長い第８リストを処理することができる
ようになる。しかし、新しいサイクルをその都度実行し
なければならな−いので（さらに、各連続サイクル中に
第１リストが長くなる）、処理時間は増大する。

比較手段が第２状態を有し、この第２状態は、附勢時に
発生し且つ前記指示器手段によって指示された第ｇ＠素
を前記連続メモリ接続部に受取った第１要素と直接に比
較する働きをし、前記読取／書込メモリに第１１Ｌ１素
が供給された後にのみ前記第１状動を附勢するようにす
るのが好適である。

したがって、第１リストの最初の部分は、表示時に合成
リストに直接に且つ好適に供給される〇以下図面につき
説明する。

〔既知の装置〕

第１図は、特に米国特許第４，２７６．６１１号明細書
に開示されている現在の技術状態、に基づく装置を示す
。配列されるべきリスト要素は、データ源２０′によっ
て連続的に与えられる。合成リストは、データ到達部４
０′に連続的に与えられる。装置２０′および４０’は
、互いに等しい速度で読取りおよび書込まれる磁気ディ
スクメモリのような連続的に動作するメモリとすること
ができる。この装置は、ざらに１前記米国特許明細書に
詳細に記載されているデータｙ　ｏ　−（ｄａｔａ　ｆ
ｌｏｗ　）制御要素２２′。

２４’　、　ｇ　６’を具えている。これら要素２２’
　、２４’。

２６′のそれぞれは、２個の出力レジスタ（ｇ　ｓ’〜
８８′）を具えている。一方の出力レジスタは、同じデ
ータフロー制御要素の入力端子にフィードバックされ、
他方の出力レジスタは、データ源２０′とデータ到達部
４０′との間の接続内に直列に設けられている。各動作
サイクル中に、データ源２０′によってリスト要素が与
えられる。ざらに、すべてのレジスタ２８１〜８８′は
、多くとも１つのリスト要素を含むことができる。最小
要素が最初の位置にあるように合成リストを配列しなけ
ればならないものと仮定する。したがって、データフロ
ー制御要素２６′の動作は次のようになる０すなわち、
レジスタ８４’および８６′のリスト要素を比較し、こ
れら２つのリスト要素の内小ざい方をレジスタ８８′に
供給し、大きい方をレジスタ８６′に供給する。レジス
タ８６’のリスｂ要素が大きい方である場合には、この
リスト要素はライン４２’を経て１度サイクルされてレ
ジスタ８６′に戻される。逆の場合には、レジスタＢ　
６’のリスト要素がライン４２′を経てレジスタ８８′
に供給される。レジスタ８８’の内容を・データ到達部
４０′に供給する。併合プロセスを開始する場合、まず
最初に、リストＢをレジスタ２８’　、　８２’　、　
８　Ｂ’に記憶しなければならず、リストＡの最初の部
分をレジスタ８０’、８４’に記憶しなければならない
。次に、併合プロセスを開始することができる。したが
つて、リス）Ｈの要素に存在すると同じ多くの配列動作
が並列に実行される。このため、リストＢが多くの要素
を含む場合には、複雑な装置が必要となる。

〔本発明の好適な実施例の説明〕

駆動および速度制御システムを具える磁気ディスクメモ
リを示す。駆動および速度制御システムについては、こ
こでは詳細には説明しない。リストＡを、最初にこの連
続メモリに記憶する。リストＡの要素を、アクセス兼読
取手段２８によって連続的に読取る。データ内容を、再
生増幅器（図示せず）たとえば復ｍ器によって再生する
。ブロック４０は、連続メモリの制御装置である。この
制御装置は、連続メモリ２ｏと母！Ｉ４４との間の同期
の不−蚊の排除、直列／並列変換、およびメモリ２０に
おけるアドレシングのためのものである。

ブロック２４は、ランダムアクセス読取／書込メモリ２
６のためのアクセス要素である。ここに、ランダムアク
セスとは、メモリ２６に記ｆ′ｊ４２れているリストム
、Ｂの要素を任意の順序で読取ることができることを意
味するものと理解すべきであ千←る。アクセス要素２４
は、８個のアドレスレジスタを具えている。すなわち、
第１ランニング書込アドレスまたは第２ランニング書込
アドレス用のレジスタ４８と、第１ランニング読取アド
レス用のレジスタ５０と、第２ランニング読取アドレス
用のレジスタ５２とである。これら８つのアドレスを、
必要に応じてライン５４を経て読取／書込メモリ８６に
供給することができる。アクセス要素２４を、ライン５
６を経てアドレス母線４６に接続する。メモリ２６を、
ライン５８を経てデータ母１ｌＩ４４に接続する。メモ
リｚａは、全メモリをＳにカバーする６個の同一サイズ
のブロック２６ａ〜２６ｂに分割される。また・双方向
性　　□データバッファ６ｏを設ける。メモリブロック
の数を異ならせることもできる。メモリブロックを異な
った順序で配置することもでき、メモリの一部のみをカ
バーすることもできる。実際のデータ処理動作は、プロ
セッサ２８において実行される。

このプロセッサは、内部データおよびアドレス母線、レ
ジスタお上び記憶キャパシティ、処理部材および適切な
制御システムを具える通常のマイクロコンピュータとす
ることができるＯマイクロコンピュータの一部のみを図
に示す。リスト要素の比較は、演算論理ユニット（ムＬ
Ｕ）８６で行う。

このユニットは、接続部８０を経てデータ母＠４４に接
続される２個の入力レジスタ８２，８４と、接続部フ０
を経てデータ母１Ｉ４４に接続される１個の出力レジス
タ２８とを具えている。８個のレジスタのそれぞれは、
１個のリスト要素を収容することができる。ムＬＵユニ
ット８６は、レジスタ８２．δ４に２個のリスト要素の
うち低い項目値を有するリスト要素を、出力端子に導く
。同時に、リスト要素が導かれたレジスタ（８２、８４
）を、で−夕母線を経て再び満たすことができる。

データ母線を経て、導かれたリスト要素を連続メモリ６
８に送る。この連続メモリ６８は、連続メモリ２０と同
様に、アクセス兼読取／書込手段６６と制御装置６４と
を具えている。入力レジスタ８２゜８４を、連続メモリ
２０からあるいは読取／書込メモリ２６のデータバッフ
ァ６０から満たすことができる。リスト要素は、メモリ
２０から、入力レジスタ８２７８４またはデータバッフ
ァ６０に供給することができる。データ母線を用いる代
わりに、これらデータ路を分離することもできる。

プロセッサ２８は、また、第１ブロツクリスト史新装置
１４２を具えている。この装置は、メモリ２６のメモリ
ブロックの数に等しい数のアドレスを有している。これ
らアドレスは、最初のリストの［ｅ要素を含むメモリブ
ロックのメモリブロックアドレスを有している。ブロッ
クリスト更新装置４２におけるこれらアドレスの１つは
、指示器（図示せずンによって指示される。また、第２
ブロツクリスト更新装置７２を設ける。この装置は第１
ブロツクリスト更新装置４２のための多くとも２つの指
示器データを含んでいる。メモリブロツクが、リストム
の要素によって完全に満たされ、リスＦＡの次の要素が
与えられる場合、第２ブロツクリスト更新装置は、第１
プｐツクリスト更新装置内の記憶場所についての有効指
示を含んでいる。この有効指示は・完全に空のメモリブ
ロックを示している。要素ムまたは要素上を含んでいる
メモリブロックが完全に空になると、第１ブロツクリス
ト更新装置内のこのメモリブロックにＩｆするアドレス
のための指示器情報が、第２ブロツクリスト更新装置に
記憶される。要素ムを含むメモリブロックが完全に空に
なると、第１プロツクリスシ更新装置は、１個以上の要
素ム（存在するならば）を含む次のメモリブロックに対
する指示を有する。このように第１および第２ブロツク
リスト更新装置は協働し、ざら暢、第１ブロツクリスト
更新装置はアドレスレジスタ４８　（第１５　ンニング
読取アドレス）と協働する。レジスタ５０゜５ｇはまた
増加機能（ｆａｏｉｌｉｔｙ　）・を有し、アドレスレ
ジスタ４８は増加機能および減少機能を有している。リ
ストＢおよびリストムが、互いに異なる配列方向でそれ
らの元の連続メモリに記憶される場合に、後者の機能が
用いられる。このことを後に説明する。本例装置の動作
を、第８図に基づいて説明する。第１および第２ブロツ
クリスト更新装置の記憶スペースは、第２図のアドレス
母線を経てア′ドレスし得るメモリ２６の物理的部分を
形成することができることに留意すべきである。

〔併合動作の例〕

第８図は、ｆｌｈ２ｖＡに示す装置の動作中に発生し得
る多数の状態を示す。この場合、各メモリブロックは、
２つのリスト要素より多くのリストを含なことができな
い。リス）Ｂの要素は、ＢＯ，Ｂ８゜−−−Ｂ　１８と
して連続的に示す。リストムの要素は、ムｌ、ムｇ、ム
４．ム５．ム７−−−　Ａ　２８である。配列は項目の
数値に従って実行される。最も左側の列は、初期状態を
示す。頂部には、リストムの最初の２個の□−案を示す
。次の４つの行は、最初の２個のメモリブロックが空で
あることを示している（２ｘ２のリスト要素に対する容
ｔ）。

次の７つの行（２個のリスト要素に対して８個のブロッ
クと１偕のリスト要素に対して１個のブロック）は、読
取／書込メモリに記ｔ１１されたりストＢの７個の要素
を有している。最後の２つの列は、合成リス）の最も新
しく出力された要素を示している。したがりて、これら
２つの列は最初は空である。実際の場合には、１ｍのメ
モリブロック当たりのリスト要素の数は非常に大きくな
る。たとえば、１６ピツトの４にワードの読取／書込メ
モリが設けられ、各リスト要素に対して２つのワードが
必要となる。この場合、好適なブロック長さは、たとえ
ば１０〜２０個のリスト要素である。

リストムの最初の要素ム１が与えられた後に、第２列が
形成され、この第２列では要素ＢＯが合成ｌＪス）ニ供
給δれる。要素ム灰メモリブロックの１＆後の位置に配
置される毎に、他の要素ムの記憶のために少なくとも１
個のメモリブロックが空になることがわかる。ブロック
長さの選択によって常に１個のメモリブロックが完全に
空となるが、このことは必ずしもすべての他の瞬時にお
いて生じるものではない。したがって、第２図のＡＬＵ
ユニット８６の入力レジスタは、常にリストＡの１１１
！Ｉの要素とリス）Ｂの１ａの要素とを含んでいる。

〔定　義〕

次に、後述するフローチャートの理解を助けるためにい
くつかの定義を与える。まず第１に、線形配列規準を、
値域Ｗに対して定める。４１形配列規準を、たとえば、
１〜より小ざい”または１〜より大きい”のように実数
に対して定めることができる。これは、１アルフアベツ
ト順に”のように文字よりなるすべてのワードに対して
、および１〜より小ざい絶対値を有する”のようにすベ
ニの複素数に対して定めることもできる。最初のリスト
は次のように定める。

Ａ（ｏ：（ｉｍａ）ｃ−ｚ））　したがって、マｉεＮ
、　０くｉく指。−ｚ　−＋　Ａ（ｉ）ｅ　Ｗおよび マ１６Ｎ　＊　Ｏ＜ｉ＜”ｍａＸ−ｇ→ム（１）　＜ム
（１＋１）したがってこのリストは、順序数１（自然数
）と値域Ｗにおける項ム（１）とを有する多数（１□８
）個の要素を含んでいる。このリストは、これら項目に
従って配列される。ム（１）−ム（１＋１３に対して、
このリストは、同じ項目値を有する要素を含むこともで
きる。これら要素は・必ずしも同じ要素である必要はな
い。第２リストを同様に定めることができる。

Ｂ（０！（ｆ工、−１）ン、したがって１マｆεＮ　ｓ
　Ｏ＜ｆ＜ｆｍａｘ−１−＋Ｂ（ｆ）ｅＶおよび マｆε’　＊　０＜ｆ　＜　ｆｍａｘ−１→Ｂ（ｆ’）
＜Ｂ（ｆ＋ｘ）したがってこのリストは、多数（ｆ工ａ
Ｘ）個の要素を具えており、Ｂ（ｆ）−Ｂ　（ｆ＋　１
）の成立が許されるかあるいは許されない。構成される
べき合成リストを、同じように定める。

Ｚ（０：（ｔ　　−１））、したがって、ｍａＸ −１ｘ　：　Ｚ　（ｔ　）　−Ａ　（ｉ　）　ｔたは−
Ｉｆ　：Ｚ（ｔ）−Ｂ　（ｆ）および Ｙ　ｔ　ｅ　Ｎ　、　ｌ：ｔ＜ｔ、、、　−ｓ−＋Ｚ（
ｔ）　＜Ｚ（ｔ＋ｉ　）したがって、要素ｚ　（ｔ）が
存在するならば、この要素は前記リストの１つから生じ
なければならない。合成リストは、同じ項目を有する要
素を具えることができる。他方、同じ項目値を有する要
素が２つの元のリスト内に発生すると、合成リストにた
だ１個の要素が採用され、あるいは合成リストに１個よ
り多くの要素が採用され得る。ざらに・反転リストＢを
定める。

ＢＲＥＷ（０：（ｆ　　−１））、Ｌｆ［−）Ｔ。

ｍＬ＆Ｘ ＶｆＧＮ　、　０＜ｆ＜ｆ　　　−１→ＢＲＥＶ（ｆ）
−Ｂ（ｆ　　　−１）ｍａｘ　　　　　　　　　　　　
　　　　　　　　ｍａｘ同一項目値が許されない場合に
は・前述の場合において、および同様に他のリストに対
して、Ａ（ｉ）□− くム（ｉ＋１）が適用できる。ランダムアクセス読　　
□取／書込メモリ（ＲＡＭ　）は、Ｍ　（０：　’ｊｍ
ａｘ−１））とみなすことができる。ここに０＜ｊ　＜
ｊｍａｘ　−’である。インデックスｊはアドレスを示
し、ａ（ｊ）の値はアドレスｊに記憶されたデータを示
す。読取／ＩＩ込メモ、υ内の多数のメモリブロックを
、次のように定める。

ＳＭ（０：　ｔｋｍａＸ−１Ｌ　Ｏ’　（ｊｌｎＩＬＸ
−１））　ＩＬ／たがって１ マｋ　＊　１６　Ｎ　ｔ　Ｏ＜ｋ　＜’ｍ。−１および
ｏ＜ｚ＜１ｍｖｃ−”９８Ｍ（ｋｔ　ｔ　）−”＜ｋ＊
’１１ａｘ”　）ｌエエの値は、１個のブロック内に収
容することのできるリスト要素の数を示す。したがって
この場合、一定長さを有するメモリブロックが用いられ
る。このことは厳密に必要な条件でないことはすでに説
明している。ｋｍ＆）ｃの値は、読取／書込メモリにお
ける動作に対して有効なブロックの数を示している。こ
のメモリは、他の目的にとっておかれた他のブロック（
たとえば同一長’ｍａＸを有する）を具えることもでき
る。実際に用いられるメモリ部分を次のように定める（
　’ｍ＆Ｘより小ざい利用可能容置は用いられない）。

３ｍ１ＬＸ−ｋｍａｘ　＊’ｍａｘ ブロックＳＭ（ｋｒ）の境界は、メモリアドレスｊｒに
よって形成される。したがってｊｒ−ｋｒ”　’ｍａｘ
（したがって、これは関連メモリブロックの最初のアド
レスである）が成り立つ。実際の連続併合プロセスに対
しては、ｇｍａｘ　−（ｋｍａＸ−ｇ）ネ’ｍａＸリス
ト要素の最大にまで、リス）Ｂを読取／書込メモリに負
荷（四−ディング）しなければならない。その理由は、
併合プロセスが開始する前に、２個の空のメモリブロッ
クが得られなければならないからである。ｆｍａｘ　＜
”ｍａＸならば、全ソストＢを負荷することができ、併
合プロセスを１動作で行うことができる。第４図の７ロ
ーチヤートは、また、逆の場合に対しても許容される。

リストＢの開始リストを、次のように定める。

ＳＢ　（０：　（ｇｚａｘ　−１）　）　＊　シたがっ
て、ｖｇεＮｌＯくｇくｇｍａｘ−１→ＳＢ（ｇ）　−
Ｂ（ｇ）−また、リストＢの終了リストを次のように定
める。

ＥＢ（０’（ｆｒｍａＸ””ｇｍａＸ））？　シたがっ
て、マｆｅＮ、　０＜ｆ＜ＣｆｍａＸ−ａ−ｇｍ５ＬＸ
）→ＥＢ（ｆ）　−Ｂ（ｆ＋ｇｍａｘ）配列リストＢの
記憶に対しては、開始アドレス”　ｂｅｇｂ”と終了ア
ドレス″’　ｅｎｄｂ　’″との間の連続メモリ内にリ
ス）Ｂの要素が最初に記憶されるものとする。適用可能
な場合には常に、リス）　ＢＲＩＣＶに対しておよびＢ
＊およびＢＲＫＶ＊に対して同じ仮定が良好に成立する
（本部は、同一項目値を有するリスト要素が発生しない
ことを示している）。

’ｍａｘ　＜ｇｍａＸならば、Ｂ　−ＳＢである（すＸ
）Ｂの最初の部分）。ｆＩｎａ）ｃ＞ｇ！ＥＩａｘなら
ば、リストＢの最初の　ｇｍａｘ′要素がＳＢに適合す
る。読取／書込メモリに後でのみ記憶することのできる
リス）　Ｂ　、　ＥＢの残りの部分は、アドレｘ　（ｂ
　ｅｇｂ十ｇｍａｘ　）からのものとして連続メモリ内
に存在する。（す１１１１ゝ ブ）リス）　ＳＢは、読取／書込メモリＭ（ｊ）に記憶
されるので次式が成立する。

ｖｇ　Ｅ−Ｎ　：　０　＜ｇ　＜ｇｍａＸ−１−＋ｘ　
（ｍ＊ｔｚＢｚ十ｇ　）　−５Ｂ　（ｇ　）したがって
、最初の２個のメモリブロックは未使用状態に保持され
る。あるいは、連続メモリがリス）　ＢＲＥＶを含むな
らば、読取／書込メモリＭ（ｊ）における記憶は、次の
ように行れる。

Ｖ　ｇ　Ｅ　Ｎ　：　０　＜ｇ　＜ｆｌｍａｘ−１→Ｍ
　（ｊｍ。−”　−ｇ　）　−Ｓ　ＢＲＥＶ　（ｇ　）
ここに、５ＲＲＥＶは、リストＢＲＥＷの最初の、多く
ともｇｍａｘ個の要素を示している。

読取／書込メモリにリストＢあるいはりストＢの最初の
部分ＳＢを記憶した後、連続メモリがらりストムを供給
する。メモリに記ｔＪｌ”れるべきリストム（ａεム）
の最初の要素を、空ブロックＳＭ（ｋ、０）の境界に記
憶される。この空ブロックに対しては、ｋを任意に選ぶ
ことができる。次に、リス）Ａのすべての連続要素を、
読取／書込メモリに記憶しなければならない。その理由
は、少くとも１個の次のような要素が存在するがらであ
る。すなわちこの要素は、併合されたリスト中に存在す
るがあるいは速かに取り出されなければならず、後に到
達するリスト要素よりも速く読取／書込メモリから消失
する要素である。最初のリスト（Ａ）に対しては一腕取
／書込メモリは先入れ先出しく　ＦＩＦＯ）バッファと
して動作する。メモリブロックは連続的に完全に満たさ
れる。すなわち、リストムに関する限り、書込および読
取動作は同じメモリブロック内で行うことができる（第
２列と第８列との間の転移において第８図参照）。読取
／書込メモリ内のリスト要素ａεムの記憶のブックキー
ピング（ｂｏｏｋｋｅｅｐｉｎｇ　）は、リストムの要
素が記ｔ１１１される一連のメモリブロックを含むブッ
クキーピングリストＩＳＭ内で行われる。

ＩＳＭ（ｏ　ｓ　（ｕｒｎａ）ｃ−ｚカマに、ヨｕＹ１
：　　値　ｓｍ（ｋ、ｚ）Ｅ＋ム→ＩＳＭ（ｕ）−ｋ”
ｍ。

リストムの少くとも１個の要素を含む各メモリブロック
の境界を、リス）　ＩＳＭに記憶する。メモリＭ内での
ブロックの数は多くともにエニに等しいので、リス）　
ＩＳＭのリスト要素の数、すなわちＵエニは、ｕｍａＸ
　−ｋｍａＸより大きい必要はない。

１つの連続併合動作に対して用いられるリストＡの要素
を含む連続ブロックの数は、リストＡにおけるリスト要
素の数にのみ依存し、ぶ則的には無限に大きくすること
ができる。したがって、連続機能はリスト１８Ｍ内のＵ
ＮＫＸＴで定義すれ、ｕ　”Ｆ　％６ｚ　−１ならばＵ
ＮＥＸＴ（ｕ）　−ｕ　＋１そうでなければＵＮＩＸＴ
（ｕ）　−〇である。

リストムの２個の要素、ａｉおよびａ（ｉ＋１）の両方
が読取／書込メモリに記憶されるので、ａｉ　−Ｍ（ｊ
ｉ）　−Ｍ（ＩＳＭ（ｕｉ）　＋　ｔｌ）であり、アド
レスｊ（１＋ｘ）にａ（１＋１）が記憶される。

１　（ｉ　）〈ｌエニー１ならば、 ｊ　（ｉ＋１）　−ｊ　（ｉ）＋ｘである。

しかし、ｌ（１ンｋ　ｌ　ｚａｚ−１ならば、ｊ　（ｉ
＋１　）−ＩＳＭ　（ＵＮＩＣＸＴ（ｕ（ｉ）））であ
ることがわかる。

〔一般的なフローチャート〕

第４図は、併合動作に対する一般的な７０−チャートで
ある。このフローチャートは、リストＢの第１部分ＳＢ
の記憶に関係する。この７０−チャートは、第６図に詳
細に示す実際の連続併合動作ＲＴＭＫＲＩＪを実行させ
る。このフローチャートは、リス）Ｂの第２部分ＫＢを
リス）Ｂの第１部分ＳＢがすでに含まれているリストム
とその都度併合させるための繰り返しループを有してい
る。変数を以下のように定義する。

ａ、リストＢの第１部分：ＳＢ９’Ｂが読取／書込メモ
リに記憶される場合にのみ、信号ビット“５ｔｏｐ”が
真である。

ｂ、リス）Ｂのすべてのリスト要素すが処理されてしま
う場合にのみ、信号ピッ）　”　ｍｅｒｇｅｎａ　’は
真である。

１゜ ０、ＸＢは、リス）Ｈの要素の読取を制御する。

”　　ｇｃｏｕｎｔは、各サイクル毎にリス）Ｂの終了
部ＥＢの開始を定める。

７０−チヤトのすべてのブロックを、開始および停止ブ
ロックを除いて、長方形状ブロックで示、す。開始ブロ
ック１５０では、システムをｗ期設定する。たとえば、
読取／書込メモリの利用可能な部分が示される。ブロッ
ク１５２では・変数を初期値に設定し、用いられる読取
／書込メモリの部分の内容を無効にする。ざらに、変数
ｇ。ｏｕｎｔおよびｍｅｒｇｅｎｄが０に等しくされる
。ブロック１５４は、長方形状で示されるテストブロッ
クである。プロセスブロックとの差異は、２個の出口が
存在することにある。変Ｗｋ”　ｍｅｒｇｅｎｄ”が値
１を有するとき、システムはブロック１５６に進み、動
作は完了する。ブロック１５６では、変数が無効にされ
、用いられる読取／書込メモリの部分が開放され、終了
動作が実行される。変数“ｍａｒｇｅｎｄ”が値“Ｏ”
を有するならば（Ｎ）、変数ｇがブロック１５８で０に
等しくされる。ブロック１６０では、リス）Ｂが記憶さ
れている連続メモリにおいて読取動作を実行する。ブロ
ック１６２では、丁度読取られたアドレスがリストＢの
第１アドレスであるかどうかをテストする。第１アドレ
スでないならば（Ｎ）、同一の連続メモリの次のアドレ
スがブロック１６４でアドレスされる。その後、システ
ムはブロック１６２に進む。最終的に、リストＢの第１
アドレスがアドレスされる０ブロツク１６０／１６４に
示される動作の二重発生は、多くのプログラム言語にお
いて、ブロック１６２からブロック１６０への直接復帰
よりもいっそう簡単である。ブロック１６２の第２出口
を、ブロック１６６に接続する。このブロック１６６で
は、読取られたリス）Ｂの要素の順序数が、処理される
べきリス）Ｂ（またはＳＢ）の第１要素の順序数に等し
いかどうかをテストする。等しくないならば、リス）Ｂ
の次の要素がブロック１６８において読取られ、順序数
の値は増加する。システムは続いてブロック１６６に戻
る。この例では、連続メモリ内の読取動作は非破壊的で
あるものとする。最終的に、ブロック１６６におけるテ
ストは肯定ぎれる（Ｙ）。この場合、ブロック１７０に
おいてビット″″５ｔｏｐ”が１０″に等しくされる。

次に、ブロック１７２において、手＋ｍ″５ＴＯＲＥＢ
”がアドレスされて、可能な限り、リストＢからの要素
でメモリブロックの予定数を満たす。この手順は、後に
第５図に基づいて詳細に説明する。

次にプＣ１７り１？４Ｃおいて、手順Ｚ　−ＲＴＭＥＲ
ＧＥ（ム、ＳＢ）がアドレスされて実際の併合動作を実
行する。この手順は、後に第６図に基づいて詳細に説明
する。こ、の手順が完了した後、ブロック１７６におい
てピッ）　”８ｔＯｐ’″が依然として同じものである
かどうかをテストする。同じでないならば（Ｎ）、ｌｊ
ス）Ｂは未だ完全に処理されていない。この場合、変数
″ｇ０゜ｕｎｔ”はブロック１７８で更新され、次の動
作（ブロック１６６における）がリストＢの残りの部分
でのみ開始する。ざらに、元のリストムは、すでに存在
するリス）Ａおよびリス）ＳＢとからなる仮の併合リス
トｚによって置き代えられる。しかし、５ｔｏｐ　”ビ
ットは依然としてθ″であるので、ビット″’　ｍａｒ
ｇｅｎｄ　”はブロック１８０において１１″に設定ざ
し、手順はブロック１５４，１５６を経て終了する。ブ
ロツク１５４，１８０を用いる構成は、簡単なプログラ
ムの実行を与えることとなる。他の状況の下では１これ
らブロックを省略して、ブロック１８０をブロック１５
６で置き代えることができる。

４−）（１）　！ｊ　Ｘ　）　Ｂ　、　ＢＲＩＣＶ、　
Ｂ”、　ＢＲＥＷ”　（Ｄウチ＋７）　１つのりストを
、連続メモリから供給する。この場合、次の変数を定め
る。リス）　ＢＲＥＶ　ｔたはＢＲＥＶ”が関係するな
らば、”ｒｅｖｅｒｓｓｅｄ　Ｂ”は排他的に真である
。メモリアドレスＪＢは、第１リスト要素すが記憶され
るアドレスである。メモリアドレスＪＫは得られる最終
のメモリアドレスであるので、ｇｍａｘ　リスト要素が
記憶される。８ＸＢは、後に詳細に説明する補助変数で
ある。読取／ｍｌｍｌ子メモリス）Ｂの少なくとも１個
のリスト要素を含むならば、２値変数ＲＢはＣ排他的に
）真である。

読取／書込メモリへのリス）Ｂの負荷は、次の２つの状
態の内の１つが発生したときに終了する。

１、　１Ｂ−ｅｎｄ　Ｂ（ｓｔｏｐ　４１　’″ＯＩ′
ＯＩ′ツママチアルストＢのＩＭ！終りスト要素がアド
レスｘＢに記憶されることを意味しでいる。

’　　ｇ−ｇ＠ａｚ　ｓ　したがってリストＢの一部を
読取／　１１　込ｉモリに収容することができない。リ
ストＢのこの部分は、補足リストムが存在する次のサイ
クル中に処理しなければならない。読取／書込メモリが
負荷されてしまうと、手順ＲＴＶＥＲＧＥ　（第４図、
ブリック１）４）に対して次のパラメータ変数が評価さ
れる。”ｍ１ｎｂ”は、最小の項目値を有す”る読取／
書込〆・モリ内のリスト要素のインデックスＣメモリア
ドレス）である。同一の項目値を有する数個のリスト要
素がある場合、これは、読取／書込メモリにおける配列
の結果最初に処理されるべきリスト要素である。”ｂ工
１ｎ”は、最小項目値を有するこのリスト要素が記憶さ
れるメモリブロックの境界（第１ブロツクアドレス）で
ある。

配列は、増加項目値に従って行れるものとする。

以下、”ｍａｘｂ）’およびｂｍａ工”の定義を路間の
こと。変数″ｎｂ”は、ｂｌｌｌｎによって示されるメ
モリブロックに記憶されるリスト要素の数を示し、ｍａ
ｘｂ”は（この場合）、読取／書込メモリにおいて最大
の項目値を有するリス）要素のメモリアドレスである。

入力中の配列をテストするため、およびリストＢ＊また
はＢＲＥＶ　が関係しているときに同一物（互いに等し
い項目値を有するリスト要素）の存在をテストするため
に、手順Ｔｌ：ＳＴを実行する。

第６図は、読取／書込メモリ内におけるリストＢの記憶
のための７０−チャートである。このフローチャートは
、第４図のブロック１フ２の手順である。ブロック１０
Ｇでは、初期指定等が行われる。

ブロック１０ｇでは、リストＢが、連続メモリに正しい
順序で、すなわちリストムと同じ形式の順序で記憶され
たかどうかをテストする。順序が正しい場合には、開始
アドレスＪＢおよび終了アドレスＪＫがブロック１０４
において指定される。この場合、読取／書込メモリの有
効部の最初の２個のブロックが空状態で残される。たと
えば増加項目値に従うメモリブロック内の配列方向は、
両方のりストム、Ｂに対する方向と同じである。”　ｗ
ｒｏｎｇ　”配列がリス）Ｂに対して存在すると、開始
アドレスおよび終了アドレスは、ブロック１０６におい
て交換された形で指定される。

ブロック１０８において、ランニング変数ｊがす・スト
Ｂの開始アドレスに等しくされると、変数ＲＢは０”と
なる。この場合、リス）Ｂの要素は読取／書込メモリに
は存在しない。さらに、変数８ＸＢおよびＸＢの値は、
リス）Ｂの第１要素の読取によって決定される。

ブロック１１Ｇ・において、ビット”５ｔｏｐ　’″が
真であるかどうか、あるいは丁度読取られたリスト要素
のインデックスを形成する変数ＫＢが＋７　ス）　Ｂの
最終要素であるかどうかをテストする。テストされた８
つの状態のうちの１つが真であるならば、システムはブ
ロック１２８に進む。そうでなければシステムはブロッ
クＩ１ｍに進む。ブロック１１１１において、丁度読取
られた要素ＸＢが、リス）Ｂの記憶に対して有効なメモ
リセクションの第１空白位置に記憶される。リス）Ｂの
次の要素は、連続メモリから読取られる。ブロック１１
４では、丁度読取られた要素が、リス）Ｂの最終要素で
あるかどうかをテストする。最終要素でないならば、ブ
ロック１１０１において、メモリアドレスが有効にされ
た最終アドレスであるかどうかをテ、ストす゛る。

・そうであるならば、ビット″″５ｔｏｐ”はブロック
】２０において”Ｉｌｌに設定される。逆の場合には、
ＴＥＳＴ（Ｂ、　ＳＢ、　５ＸＢ）　ｔｆｉ　２　ａ　
ｙ　ｌ　１１８で実行される。

ＴＥＳＴ（Ｓ、　Ｗｌ、　Ｗｌ）中に、エラーＣもしあ
れば）が検出され、かつ、エラーが存在するならば、プ
ログラムの実行が停止される。変数Ｓは要素がすべて互
いに興ならなければならない組（８）、あるいは数個の
リスト要素が同じ指示を有することのできる”ｂにｇ”
（ＢＨ）を示すことができる。配列は、増加項目値（０
）に従って＠ｎｏｒａ＋ａ１″とするか、あるいは減少
項目値に従って”　ｒｅｖｅｒｓｅｄ　”とすることが
できる。以下の４つの場合のうち関連する１つにおいて
エラーが発生する。

Ｗ　　＜ｌ：　　Ｗ、ならば　（８，Ｏ）で、Ｗ＜Ｗ□
ならば　＋１９．ＲＯ）で、 Ｗ＜Ｗ、ならば　（Ｈ，Ｏ）で、 Ｗ、　＜　Ｗ、ならば　（Ｈ，ＲＯ）で。

エラーが発生しないならば、Ｗ、はＷｏに等しくされる
。簡単にするため、エラーの他の処理は省略する。多く
の場合配列はエラーがなく、ブロック・１１８を省略す
ることができる。ブロック１２２において、配列が１０
ｒｍａｌであるかｒｅｖｅｒｓｅｄであるかをテストす
る。ランニングメモリアドレスは、ブロック１８４．１
２６において更新される０連続リス）Ｂが空になるかあ
るいは読取／書込メモリにおいて、有効なスペースが完
全に満たされた場合に、ブロック１ｊ！８に到達する。

このブロックでは、配列が反転されたか（ｒｅｖｅｒｓ
ｅｄ　＞どうかをテストする。ブロック１８Ｇ、　ｉａ
ｇでは、リストＢの要素ｇの数を、アドレスＪＢとラン
ニングアドレスｊから計算する。この変数ｇは後で用い
られる。ブロック１８４では、この数が０に等しいかど
うかをテストする。０に等しいならば、それ以上のステ
ップをとることは不必要であり、システムはブロック１
４ｍを経て第４Ｖ！Ｊのブロック１７会に進むことがで
きる。

ｇ４Ｇならば、ブａ　７　ｐ　１０　”Ｃ’変数ＲＢが
ｌｋ：等しくされて、リス）Ｈに基づく併合動作が実行
可能であることを示す。ブロック１８８では、連続メモ
リにおけるリストＢの配列が反転されたかどうかを再び
テストする。反転されていないならば、ブロック１４Ｇ
において、両方の変数ｂｍ１ｎ１ｍｉｎｂが、処理すべ
きリス）Ｂの第１要素が記憶される読取／書込メモリ内
の開始アドレスに等しくされる。さらに、読取／書込メ
モリにおけるリストＢの処理されるべき最終要素のメモ
リアドレスは１ランニングアドレス−１に等しくされる
（ブロック１２４における最終動作と比較せよ）。最後
に、第１メモリブロツク内のりストＢの処理すべき要素
の数を、このメモリブロックの長さに等しくする。

逆の場合には、関連する変数がブロック１４１において
示される。ｍａｉｎ　ｂの値はｊより１だけ大きくなる
（ブロック１１６の動作と比較せよ）。第１ブロツク境
界の値す、釦は、ブロック長ｌ。ａＸによって乗算され
たブロック数として計算される。ブロック数は、アドレ
スｂｍａｎと整数に下方にまるめられたブロック長’　
ｔａａｘとの商である。読取／書込メモリ内で処理され
る最終アドレスは、書込まれたリス）Ｈの第１要素のア
ドレスに等しくされる。最後に、処理すべきリストＢの
第１プロック内のリス）ＩＩ素の数（後からの開始によ
って満た’ａ　レル）　ｔ’計算する。（Ｗｉｎ　ｂ　
−ｂｗｉｎ　）は、この中にある空白リスト要素の数で
ある。ブロック１４０゜１４１の後に、システムは、ブ
リック１４１１を経て第１図のブロック１７４に戻る。

第６図は、併゛合中の実際の連続動作を示すフローチャ
ートである。初期設定は、ブロック２００において行わ
れる。以下の変数が示されるＯＸムは、リストムのため
の読取変数（連続メモリからの）であり、 ｂｅｇａ、　ｅｎｄａは、連続メモリ内の配列リストム
の最初のアドレスおよび最終のアドレスであり、Ｒムは
、読取／１１込メモリがリストムの少くとも１個のリス
ト要素を含む場合に排他的に真である２値変歇であり、 Ｓｘムは、手順？ＥＢＴ中に用いられる補助変数である
Ｏ　　　　　　　　　　　資、、・ヘブロックｇｏｓ、
　ｇｏ４．　ｇｏａは、第１図のブロック１６０、１６
Ｌ　１８４に対応しているが１リストムに関係している
。ブロック１０８．１１Ｇ、　ａｌｌ、　１１４は、手
順ＩＮＩＴＲＴＭに関係している。この手順は２つの部
分から構成される。すなわち、必要な部分と、処理速度
を増加させるために実行される他の部分とである。この
手順では次の変数が示される。

ＯＢ＋　Ｒ−”Ｏ″ならば用いられないＲＢ−１ならば
値１（（Ｉｌｉｆｌｂ）を有し、したがって、リス）Ｂ
の第１要素の項目値である。

ｍｉｎ　ａ、　ｍａｘ　ａは、リストムの最小要素と最
大要素とがそれぞれ記憶される読取／書込メモリ内のメ
モリアドレスであり、 ａｍｉｎ＋　ａｗａｘは、ブリック境界でありＣメモリ
アドレスｍｉｎ　ａとｗａｘ　ａをそれぞれ含む関連す
るブロックの第１アドレス）、 ＣＵ工１ｎは、アドレスａ工ｉｎが指示される第１ブロ
ツクリスト更新装置中のリストＩＳＭ内のメモリ位置で
あり、 ｏｕ工。は、同４！−、アドレス’ｗａｘが指示される
リストｌ５ｌｌ中のメモリ位置である。

ブロックｓＱ８では、メモリブロック１″０″（読取／
書込メモリ内、の第１アドレスは０″である）とブロッ
ク″ｌ　”（したがって次のブロック）とｍａｘ が割り当てられる。第２ブロツクリスト更新配置のため
のこの手順″ＧＩＶＥＢＩ、ＯＯＫ”は、後に第１８図
に基づいて詳細に説明する。したがって、これら８つの
ブロックはりストムに対して有効である。

ブロック１１Ｇに・おいて、変数ＲＢが値”１″（この
′″１″は第す図においてブロックｌδ６内で形成され
る）を有するかどうかをテストする。′ｌ″であるなら
ば、変数ＯＢはブロック１１１において割り当てられる
。次に、ブロックｊ１１４では７個の変数が０にされる
。これら７個の変数のうち”ｍｉｎとＯｕｍａｘとはり
スト１８Ｍ内のメモリアドレスであり、他の５個の変数
は、読取／書込メモリＶ自体の中のメモリアドレスであ
る。ブリック８１４の後に、手順ＲＴＭＩＣＲＧＩＧの
初期設定が完了する０次に、ブリック８１６において８
値変数Ｒム力「Ｏ″に設定され（読取／書込メモリは未
だリストムの要素を含んでいない）、−変数ｔがまた０
″に等しくされる（ｔは、併合リス）Ｚに対する要素の
下位数である）。最終的に、変数ＸＡおよび８Ｘムは、
連続メモリから読取った値を得る。ブロック２１８では
、関連するりスジ要素がリストムの最終アドレスを示す
かどうかをテストする。最終アドレスを示さなければ、
手順ＰＲＯＯＩ８８８ム（後に第７ａ〜第１ａ図に基づ
いて詳細に説明する）を、ブロックｇ２４において実行
する。ブロック２ｇ６では、リス）ムの次の要素を読取
り、ブロックｊ！２８においてこれがリストムの最終要
素であるかどうかをテストする。テスト結果が否仮）で
あるならば、手順ＴＥＳＴ（Ａ、　ＸＡ、　５ｘＡ）　
Ｉプ＄１７　りＨＯ１，：おイテ実行する。次に、併合
リス酬のリスト数を、ブロック２８２においてｌだけ増
加させる。ステップ２１８およびｚ８４〜ｓ８ｚは、リ
ストムが空になったということがブリック２１８で、検
出されるまで繰り返される。このようにして、実際の併
合動作がブロック２１８、　ｇｇ＊、・・・・・・２８
２において行われる。この動作が終了した後、読取／書
込メモリは、併合されるべきリスＹに対して有効な要素
を依然として含むことができる。ブロックｇｇｏ、　ｇ
ｇ、　１Ｂ８４〜２４０は、読取／書込メモリをクリヤ
する手順ＱＰＴＹＲＡＭを含んでいる。

ブロック２２０では、読取／書込メモリが、リストム、
Ｂの要素を依然として含んでいるかどうかをテストする
。含んでいるならば、ブロックｇ２３において、手順Ｚ
　（ｔ）−ＤＩＭＲＡ）ｌによって最小の要素が併合リ
ストに・加えられ、インデックスｔが増加される。３つ
の元のリストのうちの１つが使い尽されてしまうと、ブ
ロック１８４においてリストＢが関係しているかどうか
を初めにテストする。関係しているな、らば、ブロック
！ｉ４０において、リストムの最小要素を、併合リスト
のリスト要素として採用し、手順ムＦＲＥＥを実行する
。この手順を、後に第９図に基づいて説明する。しかし
、ブロック２８４において、リストムが使い尽されたと
いうことが検出されると、システムはブロック１８６を
経てブロック２８８に進む。このブロックでは、リスト
Ｂの残りの部分が、ブロック２４０におけると同様に処
理される。このプロセスを、後に第８図に基づいて詳細
に説明する。最後に、両方のリストが使い尽されて、シ
ステムは終了ブロックハ２に進み、次に第４図の１０ツ
ク１７６に進む。

ブロック８８０の逆の部分（リストＢに対するものであ
る）は、第１Ｉｗｉにブロック１１Ｂとして説明したこ
とに注意すべきである。

第７ＩＬ図、第１ｂ図、第１０図、第７ｄ図は、種々の
状聰に対してブロック２ｇ４で実行される手順′″ＰＲ
ＯＯＩＣ８ＳＡ　”を示している。この手順の結果は、
併合リス）Ｚへの１個の要素の付加である。この場合、
状態の変化は、読取／書込メモリの構造内で生じる。こ
れらの状態便化は、課される目的物に依存している。同
じ項目値を有するリスト要素が許される場合には、たと
えば、 ａ（ｉ）−ａ（１◆１）−・・・・・・−ａ（ｉｐ−１
）−１）（ｊ）−ｂ（ｊ＋１）す・・・・・・−ｂ（ｊ
◆ｑ−１）であり、次式が適用できる。

ｚ（ｔ）−ｚ（ｔ＋１）−叩・・−ｚ（ｔ＋ｒ−１）　
−ａ（ｉ）また、次のような場合が起こり得る。たとえ
ば、１．１　：　ｒ　−ｐ＋ｑ（すべてが４１継がれる
）１．１！　　：　　ｒ　　−ｍｌＬＸ（ｐ、　　ｑ＞
１．８１ｒ−１ ゛リストム、Ｂが、同じ項目値を有するリスト要素を含
まないならば、併合リストに対して選択を行うこともで
きる。

ａ（ｉ）−ｂ（ｊ）ならば、以下の場合が発生し得る。

Ｌｌｚ（ｔ）−＆（１）　→Ｚ　（ｔ、ｉ　１　）−ａ
（１）ｇ、ｓ　：Ｉ　ｔ　これに対しｚ（ｔ）　−ｚ　
（ｔ＋　１　）−ａ（１）読取／書込メモリ内のりスト
ムの最小要素の値である、したがって最初に処理されな
ければならない変数Ｏムが定められる。Ｒムー〇ならば
、Ｃムは定められない。また、ｎａ−ＪＬｍｌｎ　”　
１ｍａｘ　−１１１１１ａが定まる。これは、リストム
の最小要素のアドレスと、この最小要素が記憶されるメ
モリブロックの終端部との間のアドレス距離である。（
ｍｉｎ　ａ　−’ｍ１ｎ）は、すでに処理されたアドレ
スの数である（第６ＷＩＪのブロック１４１と比較せよ
）。また、以下のことが定められる＠ ｔ　ｎａ　−ｗａｘ　ａ−ａエニ÷１゜したがってこれ
はブロック内のりストムの要素の記憶に従うカウレタで
あるｏ　’ｗｉｎ＋ａｗａｘならば、”ｎａ”はブロッ
ク’ｗｉｎ中の要素の数であり、”ｔｎａ”けブロック
’ｌ１ａＸ内のリスト要素の数である。

次の状態変化が、同じ項目値を有する要素を併合リスト
が含まない場合（Ｌｌ）に発生し得る。

（ＲＡ、　ＲＢ）　　Ｚ（ｔ）状１１（８）（１１ｏｏ
→ｏｏ　　ＸＡ　　ｇ−。

＜２）　０１−４００　１Ａ　　ｇ−１およびＸＡ−Ｏ
Ｂ（３）　０ｌ−ｎ１０　０８　　ｇ−１おＪ：　びＯ
Ｂ＜ＸＡ（４）０１→１１０Ｂｇ−１およびＯＢ＜　Ｘ
Ａ（５）　０１ｎＯＩ　　　ＸＡ　　ｇ−１および０Ｂ
−ＸＡｔたはＸＡ＜ＯＢこれらは、状態の初期変化であ
り、後の段階では、次のような変化が生じ得る。

（ＲＡ、　ＲＢ）　　Ｚ（ｔ）状態 （６）Ｇｏ→ＯＯｘム読取／書込メモリは空、リストム
は使い尽されていない （７）　ｌ　１→１１　０ム　０ム＜ＯＢ、　　　（８
）　ｌ　１−４１１　０Ｂ　　ＯＢ＜Ｏムおよびｇ＞１
（９）１１→１０　０Ｂ　ＯＢ＜Ｏムおよびｇ−１（１
０）１０→１０　０ム　リストムは同時に読取られ書込
まれる（１０→００）　　手順＠ＩＣ）ＩＰＴＹＲＪＩ
Ｉ　”　（第１図右下）中にのみ発生し得る 他の例は、＋８．２）の場合である。発生しない変化（
２）を除いて、変化は前述のように発生する０変化（６
）は初期状態にのみ関係しており、変化（５）に対して
条件はＸム＜ＯＢである。

第フａ図〜第７ｄ図は、リストＺ（ｔ）に対するリスト
要素の選択ど、読取／書込メモリにおける変化状態の連
続的実行、すなわち前記場合８．１および２．２に対す
る場合とを示す。第７１図は、（ＲＡ、ＲＢ）−（０，
１）である場合に関係している。したがって、読取／書
込メモリは、リストムのいかなる要素をも含んでいない
。ブロック２６０における手順が開始した後、ＸムとＯ
Ｂとの値をブロック８６２において比較する。ＯＢの値
が小さい方の値であるならば、この値は合成リストの次
の要素として用いられるＣブロックｇ６４）。次に、リ
ストＢのメモリブロックが利用できるようになり得るか
ら、手順ＢＦＲＥＥ　（第８図において述べる）がアド
レスされ１、す る。この場合、リストムに対して予定されている第１メ
モリプｐツクのメモリアドレス（ａｍａＸ）が、リスト
要素Ｘムによって満たされ、ピッ）ＲＡは“ｌ”に設定
される。したがって、丁度書込まれたリストムの要素と
処理される第１ブロツクの終端部との間のアドレス距離
はｌエニである（ブロックはただ１個のリスト要素を含
んでいる）。さらに−リストムの最大要素が記憶されて
いるメモリブロック内に正確に１個のリスト要素が存在
することが示される（ｔｎａ−１）。

ブロック２６２の第２出口は、ブロック２６Ｂにつなが
っている。このブロック２６Ｂでは、連続メモリから丁
度読取られたリスト要素Ｘムが、併合リストに加えられ
る。ブロック２６８において、リスト要素ＸムおよびＯ
Ｂが等しいがどうが、さらに併合リストが同じ項目値を
有する要素を含むことができるかどうか（場合２．１）
をテストする。そうであるならば、第８図（ブロック２
）０）に基づいて説明される手順ＢＦＲ１ＣＩＣによっ
てリスト要素ＯＢが無効にされる。ブロック２１Ｂは、
手順ＰＲＯ−ｃｇｓｓムの終了な形成する◇ 、第１ｂ図は、ＲＡ、ＲＢ−００の場合を示す。このこ
とは、読取／書込メモリが完全に空であることを゛意味
している。開始および終了ブロックを除いて、この手順
は、丁度読取られたリスト要素が併合リストに加えられ
る（第７ａ図のブロック２６６におけるように）ブロッ
ク２フロのみを有している〇第ツＯ図は、読取／書込メ
モリが、リストムの１個以上の要素を含む場合を示して
いる。この場合、読取／書込メモリは、先入れ先出しく
ＦＩＦＯ）メモリとして制御される。開始および終了ブ
ロック以外に、この手順はブロックｉｓｇのみを有して
いる。このブロックでは、最初に処理されるべきリスト
ムの要素０ムが、併合リストに加えられる。

次に、手順ムＦＲＩＣＥを実行する。この手順は、第９
図に基づいて説明される。最後に、第１θ図に基づいて
説明される手順５ＴＯＲＩＣＸを実行する。

第７ｄ図は、ＲＡ、ＲＢ−１１，したがって読取／書込
メモリがリストムおよびリストＢの要素を含む最も複雑
な場合に関係している・開始ブーツク、８００の後に、
手順ＤＩＭＲＡＭ（０ム、　ＯＢ、　Ｏム８Ｅ）を、ブ
ロック８０！〜８１６において実行する。この手順によ
れば、最小要素を記憶されたリスト要素から選択して併
合リストに加える。メモリブロックの状態は、必要なら
ば同時に更新される。

ブロック８０２においては、最初に処理すべき２つのリ
ストの要素０ムおよびＯＢが、互いに同じ項目値を有す
るかどうかを検出する。ブロック８０４においては、０
ムがＯＢより小さいか否かを検出する。ブロック８０６
．８０８は互いに逆の部分である・ＯＢ＜Ｏムならば、
ブロック８０６で手順ＢＦＲＩＣＩ：が行われ、項目値
がＯＢである関連するリスト要素が、４１別の出力レジ
スタＲＥＴＺに記憶される。Ｃム＜ＣｉＢならば、ブロ
ック８０Ｂにおいて手順ムＦＲＩＣＥが実行され、項目
値０ムを有するリスト要素が、レジスタＲＩＣＴＺに記
憶される。２個のリスト要素が同一の項目値を有する場
合（ブロックＢｏｇ：Ｙ＞には、手順ＢＩｒＲＩＣＩＣ
をブロック８１０で実行する。ブロック８１０はブロッ
ク８１６と共に、ブロック８０６における動作に相当す
る。ブロック８１２において、リストＺ　（ｔ）が複製
内容（ｄｕｐｌｉｃａｔｅｓ　）を含むかどうかを検出
する。含むならば（イ）、ブロック８１６においてリス
）Ｈの第１ｇ！素が出力レジスタＲＩＣＴＺに供給され
る。このように、要素Ｂは同じ項目値を有する要素ムに
対して優先権を有している。したがって、関連する要素
ムは、後の段階でブロック８０８において処理される。

合成リストが複製内容を含むことができないならば、ブ
ロック８１４において手順ムＦＲＥＥが実行され、関連
する要素ムはその後にはもはや処理されない。したがっ
て１読取／書込メモリに記憶される有効リスト要素の数
は１だけ減少する。最後にブロック８１８において要素
がリス）Ｚ（ｔ）に加えられ、システムハｌｌ了ブロッ
ク８１ＢＯを経て第６図のブロック２２６に戻る。

第８図は、手順ＢＦＲ［を示す。この手順では、リスト
要素が合成リストに加えられるという事実を考慮するた
めに、リストＢに対するブックキーピングが更新される
。必要ならば、メモリブロックを、第２ブロツクリスト
更新装置に対して利用できるようにすることができる。

ブロック８２！ｌにおいては、ｇの値−１であるかどう
かを検出する。

このことは、関連するリスト要素が、読取／書込メモリ
内のりストＢの単一要素であることを意味している。プ
ロッタ８４１においては、変数ＲＢが′″Ｏ１″にされ
、関連するメモリブロックは手順ＧＩ−ＶＩＣＢＬＯＯ
Ｋ（ｋ）、１ｎ）中ｔ、−開放サレす。ｇ＋１ならＧｆ
、処理すべきリス）Ｂの次の最小要素のアドレスが、１
だけ増加する。ＯＢのアドレスが指示され、変数１は１
単位だけ減少する・ ブロック８３６においては、変数″ｎｂ”が値１を有す
るかどうかをテストする。”ｎｂ″は、実際の要素Ｂと
、関連するメモリブロック（このブロックは、リス）Ｂ
の要素によって最後まで必ずしも完全に満たされる必要
はない）の終端部との間のアドレス距離である。ｎｂ−
１ならば、関連するメモリブロックはただ１個のリスト
要素を含んでおり、この最終要素が読取られるときに、
ブロックは手順ＧＩＶＩＢＬＯＯＩＣ（ｂ、Ｌｌｎ）に
よって空にされる。

この手順は、第１８図に基づいて麺に説明する。

さらに、ブロック８４０において、リストＢの次のメモ
リブロックに対して切換が行われ、ブロック境界がシフ
トされ（”ｌ１ｉｎ−ｂ！ｌ１ｉｎ”ｍ＆Ｘ）　’関連
するメモリブロックの終端部からのアドレス距離はその
長さく７．ａｘ）に等しくなる。ブロック８４４は、終
了ブロックである。

第９図は、手順ムＦＲＩＩＣを示す。この手順では、リ
スト要素が合成リストに加えられたという事実を考慮す
るために、リストムのブックキーピングが更新される。

必要ならば、第８プｐツクリスト更新装置に対して、メ
モリブロックを利用できるようにすることができる。そ
の場合、次にアドレスされるべきメモリブロックは、第
１ブロツクリスト更新装置を作動させることによって見
つけられる。その理由は、連続するメモリブロックが、
直接に連続するアドレスを含む必要がないからである。

開始ブロック８６０の後に、ブロック８６２において、
最初のリスト要素と最後のリス）要素とが同じ（同じア
ドレス）であるかどうかをテストする。同じであるなら
ば、グセツク８フＯにおいてメモリブロックが開放され
、ビットＲムが更新される。同じでないならば、ブロッ
ク８６４において、関連するメモリプリッタ（このブロ
ックにおいて読取が実行される）がただ１つの要素を含
むかどうかをテストする。含まない場合には、ブロック
８６６において、実際のアドレス”ｍｉｎ　ａ”が増大
され、関連するメモリブロックの終端部からの距離は減
少する。すなわちｎａ−ｎｇ−１となる。関連するメモ
リがただ１つのリスト要素を含むならばそのリスト要素
は、ブロック８６８．　ＧＩＶＫＢＬＯＯＫ（ａｒｎｌ
ｎ）において開放される。さらに、処理すべき次のメモ
リブロックが選択される。まず初めに、第１１図に基づ
いて説明される手順υＮＩＣＸＴによって、メモリブロ
ックインデックスが更新される。次に、第１ブロツクリ
スト更新装置の指示位置に変数ａｍｉｎ、　ｗｉｎ　ａ
が指示され、関連するメモリブロックの終端部からのア
ドレス距離は、最大値に調整サレル（ｎａ−１ｍｌ、ｘ
）。

第１θ図は、手順８ＴＯＲＩＸを示す。この手順では、
連続メモリからのリスト要素が読取／書込メモリに記憶
されるという事実を考慮するために、リストムのブック
キーピングが更新される。必要ならば、メモリブロック
を、第２ブｐツクリスト更新装置から取り出すことがで
きる。この次のメモリブロックは、物理的に直接連続す
るメモリブロックである必要はない（第δｇｌｐ−おい
て第）番目の列と第８番目の列との間を参照）。開始ブ
ロック８８０の後で、このようにアドレスされたメモリ
ブロックのすべてのメモリ位置が、関連するサイクルに
おいてすでに１度書込まれたかどうかをテストするｉｔ
　ｎａ−１，ａ！？　）。書込まれていなければ、少く
とも１個の自由なメモリ位置が、このメモリブロックの
終端部に残り、ブロック８８４において、ランニング書
込アドレスｗａｘ　ａと関連するメモリブリック″ｔｎ
ａ”で処理されたアドレスの一数とが、１単位だけ増加
する。メモリブロックが満たされているならば、ブロッ
ク８８６において新しいメモリブロックが探索される。

これは、前述の構成で常に可能なことがわかっている。

まず第１に、第１１図に基づいて説明される手順ＵＭ１
ｔＸＴに従って、インデックスＯ％ａｘが更新される。

次に、第１ブロツクリスト更新装置（メモリブロックの
１ツク牛−ピングを含む）において、アドレスＣｕＩＩ
ａＸが読取られ、変数ａｘ、ｌｌ！Ｌ）ｃ、　！ｌＩ＆
Ｘ　＆によって手順ＴＡＫＥＢＬＯＯＫが実行される。

この手順についてはヘ−１，１！図を参照して後に説明
する◇触後に、実際のアドレスと次のメモリブシックの
開始部との間のアドレス距離である変数ｔ　ｎａを　Ｉ
’１１”に設定する。最後に、ブロック８８８において
、連続メモリから丁度受は取ったリスト要素Ｘムを、メ
モリアドレス（ｗａｘ　ａ）に書込み゛、この手順を終
了するために用いら−れる手順ＵＮＩＣＸＴを示す。開
始ブロック４００の後で、ブロック４０Ｓ１において、
第１ブロツクリスト更新装置におけるメモリインデック
スが（１ｊｕ−ａ＊−”に等しいかどうかをテストする
。

これは、最終メモリ要素がアドレスされることを意味し
ている。この条件が満足されないならば、このインデッ
クスはブロック４０４において増２７ｕされる。しかし
前記状膝が満足されないならば、このインデックスはブ
ロック４０６において０に設定される。これらインデッ
クスは、このようにサイクルされる（　ｍｏｄｕｌ　ｏ
　ｕｍＪＬ）Ｃ）。この手順はブロック４０８において
終了する（復帰）。Ｕ工。は少くともｋｍａＸに等しく
なければならない（Ｕ工、は大きくすることもできるが
、このことは第１ブロツクリスト更新装置において追加
の記憶容量を必要とする）ことに注意すべきである。次
に、リストムの少なくとも１個の要素を含む各メモリブ
ロックに対して、メモリブロック境界を、第１ブロツク
リスト更新装置に記憶する。手順ムＦＲＩＣＥ（Ｏｕ、
ｎ１ｎ）およびＳＴＯＲＩＣｘ（Ｏｕｍａｘ）の間に、
メモリブロックインデックスが更新される。

第１８図および第１８図は、手順ＴＡ■ＢＬＯＯＫおよ
びＧＩＶＩＢＬＯＯＫを示している。これら手順は、第
１θ図のブロック８８６において開始されるメモリブロ
ックの実際の占有と、第６図＊　＊　ｙａ図、第７ｂ図
、第フｏ　ｆＡ　ｓ第７ｄｇＪ、第８図、第９図におけ
る種々の位置において開始されるメモリブシックの実際
の開放とに関係している。この手順は、１ｎｄｏ”およ
び”ユｎｄ　１″によってそれぞれアドレスされる８個
のメモリ位置を有する第２ブロツクリスト更新装置によ
って行われる。２個のメモリ位置のそれぞれは、＄１！
ｌブロックリスト更新装置のためのメモリインデックス
を収容することができるので、第１ブロックリスト更新
装、置における第２ブロツクリスト更新装置のアドレッ
シングによって読取／書込メモリのためのメモリブロッ
ク開始アドレスを得ることができる。さらに、７ラグビ
ツ）　ＫＢが示される。第１１１図において、開始ブロ
ック４２０の後で、ビットＥＢが値″ｌＩ′を有するか
どうかを検出する。値”１″を宥さなければ、ブロック
４１１４において、変数“土ｎｄ”（第１ブロツクリス
ト更新装置ｆに対するメモリインデックス）を、第２１
費ツタリスト更新装置におけるアドレス”ｉｎｄ　Ｏ″
′の内容に等しくする。ＸＢ−１ならば、ｉｎｄ　１に
関して同様のことが適用される。次に、ビットＥＢをブ
ロック会２８において反転し、システムはブロック４８
０における元のフｐ−チャートニ戻る。第Ｌ８ｔｉＵに
おいて、開始ブロック４４０の後で、ビット値ｇＢ　ｔ
ブロック４４ｇにおいて反転する。ブロック４４４では
、ＥＢが１″であるかどうかを検出する。′ＩＩ′でな
いならば、アドレス”１ｎｄｏ″の変数を第１ブロツク
リスト更新装置における実際のメモリインデックスに等
しくする。

その結果、このように割り当てられたメモリブロックが
自由に利用できるものとして示される。しかし、ＪＣＢ
−１ならば、アドレス“ｉｎｄ　１”は、第１ブロツク
リスト更新装置のための実際のメモリインデックスとな
る。第２ブロツクリスト更新装置によって第１８図の７
０−チャートが終了した後に、最も新しく空にされた２
個のメモリブロックが、アドレスｉｎｄ　ｏ、　ｉｎｄ
　１に与えられる。これらの８個のメモリブロックのう
ちの少くとも１つは、第１１図の７０−チャートが終了
した後にまで利用できるように保持される。第１ｇ図の
７０−チャートが終了した後には、リス）ムの他の要素
の記憶に対して他のメモリブロックが利用できないこと
となる。しかし、このフローチャートに再び到達する前
に、システムは１１８図のフローチャートを少くとも１
度常に終了させている。

【図面の簡単な説明】

第１図は、現在の技術に基づく装置のブロック線図、 第！図は、本発明装置のブロック線図、第８図は、この
ような装置の動作中に生じ得る多数の状態を示す図、 第４図は、併合動作の一般的フローチャートを示す図、 第５図は、主メモリに第２リス）Ｂを記憶させるフロー
チャートを示す図、 第６図は、併合中の実際の連続動作のフローチャートを
示す図、 第７ａ図、第？ｂ［、第７０図、第’７ｄ図は、比較手
段の基本的機能とそれらの関係を示す図、第８図は、第
２ランニング読取アドレスの更新の７ｐ−チャートを示
す図、 第９図は、第１ランニング読取アドレスの更新の７０−
チャー）１味す図、 第１θ図は、第１ランニング書込アドレスの更新の７０
−チャートを示す図、 第１１図は、第１ブロツクリスト更新装置の動作の７０
−チャートを示す図、 第１２図は、指示されたメモリブロックの不作動時にお
ける第２ブロツクリスト更新装置の動作のフローチャー
トを示す図、 第１８図は、′新しい有効メモリブロックの指示の作動
時における第２ブロツクリスト更新装置のフローチャー
トを示す図である。 ２０、６８・・・連続（逐次）メモリ、２２・・・アク
セス兼読取手段、 ２４・・・アクセス要素、ｚ６・・・ランダムアクセス
読取／書込メモリ、２８・・・プロセッサ、８０・・・
接続部、　　　　Ｈ，８４・・・入力レジスタ、８６・
・・演算論理ユニット、 ８８・・・出力レジスタ、４０．６４・・・制御装置、
４２・・・第１ブロツクリスト更新装置、４４・・・デ
ータ母線、　　慟６・・・アドレス母線、４Ｂ、　６０
．　！Ｉｌａ・・・レジスタ、５６、６８・・・ライン
、６０・・・双方向性データバッファ、６６・・・アク
セス兼読取／書 込手段、　　　　　　　　フ２・・・第８ブロツクリス
ト更新装置。 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペン７アブリケン ＦｌＯ，１ Ａ２　　Ａ４　　Ａ５　　Ａ７　　Ａｌｌ　　Ａ１０　
　Ａｌｌ　　Ａｌ１　　Ａｌ１　　Ａ１６　　Ａ１７　
　Ａ１９ＡＩＡ２　　Ａ４　　Ａｓ　　Ａ７　　Ａ８　
　ＡＩＯＡ１１　　Ａｌ１　４１４　　Ａ１６　　Ａ１
７−　　８０　　　Ａ１　　　Ａ２　　８３　　　　Ａ
４　　　　Ａ５　　１１１６　　　　Ａ７　　　　ＡＢ
　　　　日９　　　Ａ１０−−ＢＯ・＾＋　　　Ａ２　
８３　　　Ａ４　　Ａ５　　ＥＬ６Ａ７　　　＾［１８
９ＦＩＯ，３

Claims (1)

1. 【特許請求の範囲】 Ｌ　第１線形配列規準に従って配列される第１要素の第
   １リストム（幻を、第３線形配列規準に従って配、列さ
   れる第８要素の第３リス）Ｂ（０と併合して、第８１Ｉ
   形配列規準に従って配列される第８要素の合成リス）Ｚ
   （ｔ）を形成することにより、前記各第１要素および各
   第２要素を第８デ素によって表わすためのリスト併合装
   置において、前記のリスト併合装置がａ）多数（〉２）
   個のメモリプａｙりｔｇａａａｘ ・・・・・・２６１＞を有するランダムアクセス読取／
   書込メモリＭ（５）（２６）であって、このメモリの（
   ｋ□Ｘ−２＞個の非最大ブロックは、前記第８リストの
   記憶に対して充分な容量を有するようにしたメモリ、 ｂ）前記第１要素を受取り、これと同期して前記第８要
   素を出力する連続動作メモリ接続部（ｍｇ、　６６）お
   よび ０）　併合動作のための制御装置（２８）を具え、前記
   の制御装置が、 ＯＸ）　　前記（ｋＩｌ＆！−”個のメモリブロックに
   前記第３要素を連続的に記憶させる記憶制御装置、 ａｍ）　　前記連続動作メモリ接続部が附勢されたとき
   に、前記第１要素の書込のための第１ランニング書込ア
   ドレス（４８）を更新し、前記読取／書込メモリに記憶
   された第１要素のための第１ランニング読取アドレス（
   ５０）を更新し、前記読１に／書込メモリに記憶された
   第８要素のための第３ランニング読取アドレス（Ｓ８）
   を更新する指示器手段、 Ｏｌ）　　第１状態で且つ前記第８線形配列規準に従っ
   て、前記第１および第３ランニング読取アドレスｈ−記
   憶され且つ前記指示器手段によって指示された第１要素
   と第２要素とを比較し、この比較に基づいて一方の要葉
   を前記連続メモリ接続部への供給に利用できるようにす
   る比較手段（ｓ６）、 ０４）　　前記第１要素の記憶に用いられるメモリブロ
   ックの一連の開始アドレスな更新する第１ブロツクリス
   ト更新装置（４＄１）、０・）少くとも８個のメモリブ
   ロックの開始アドレスを指示し、前記第１ｔたは第２ラ
   ンニング読取、アドレスによるメモリブロック終端部の
   通過の制御の下に、空にされたメモリブロックの開始ア
   ドレスを指示し、前記第１ランニング書込アドレスによ
   るメモリブロック終端部の通過の制御の下に、すでに指
   示されているメモリブロックの開始アドレスを一前記第
   １要素の記憶のための新しい第１書込アドレスとして前
   記指示器手段に対して利用てきるようにし、前記第３ブ
   ロツクリスト更新装置内の後者の指示を附勢し、前記（
   ｋ工。 −１個のメモリブ賞ツタ以外の少くとも８個のメモリブ
   ロックを初、網状態において指示するＩＩｚブロックリ
   スト更新装置（１ｍ）、０１）　　前記連続メモリ接続
   部に前記第１要素の最終要素を受取った後に、前記比較
   手段と協働して、前記連続メモリ接続部に、前記読取／
   書込メモリに記憶された他の第１および／または第２要
   素を与える空白化手段 を具えたことを特徴とするリスト併合装ｒｔ。 ２、特許請求の範囲第１項記載のリスト併合装置におい
   て、（ｋｍａｘ）個のすべてのメモリブロックが、＜１
   １ａｘ）個の前記＠１および第２リスト要葉に対して同
   じ容量を有することを特徴とするリスト併合装置０ ３　特許請求の範囲第２項記載のリスト併合装置におい
   て、前記第２ブロツクリスト更新装置は、第１および第
   ２メモリブロツク開始アドレスを指示し、最も新しく受
   取った開始アドレスを指示する指示器を嫉え１最も遅く
   受信した開始アドレスを、新しく受信した開始アドレス
   で置き換えることができ且つ最も新しく受信した開始ア
   ドレスが前記指示器手段１□ に対して利用できることを指示するようＱこしたことを
   特徴とするリスト併合装置。 ４、特許請求の範囲第１項記載のリスト併合装置におい
   て前記第１および第２Ｉｉ形配列規準の配列方向が同じ
   場合に、前記記憶制御手段が、前記指示器手段と同じア
   ドレス増〃口方向を有し、配列方向が同じでない場合に
   、前記制御装置が、前記指示器手段に対して反対のアド
   レス増加方向を有することを特許とするリスト併合装置
   。 ５、　特許請求の範囲第１項から第４項のいずれか１つ
   に記載のリスト併合装置において、前記記憶制御装置を
   前記連続動作メモリ接続部と前記指示器手段とに接続し
   て、前記メモリ接続部に前記第２要素を連続して受取る
   ときに、前記（ｋｍ＆ｘ−２）個のメモリブロック内の
   第２ランニング畜込アドレスを更新し、前記記憶制御装
   置は、前記第２要素の最終要素を受取ったときすなわち
   前記（ｋ工ｘ−２）個のメモリブロックの最終ブロック
   の終わりに達したとき、前記制御装置の他の要素を附勢
   し、この場合に排他的に、前記空白化手段の減勢時に前
   記記憶制御装置を再び附勢する検出手段を嫉え、前に併
   合された第８賛意を第１９１！素として拘び作用させる
   ことを特徴とするリスト併合装置。 ６、特許請求の範囲第１項から第６項のいずれか１つに
   記載のリスト併合装置において、前記比較手段が第２状
   態を有し、この第２状態は、附勢時に発生し且つ前記指
   示器手段によって指示された第２要素を前記連続メモリ
   接続部に受取ったＩＦＩＩ要素と直接に比較する働きを
   し、前記読取／書込メモリに第１要素が供給された後に
   のみ前記第１状態を附勢するようにしたことを特徴とす
   るリスト併合装置。