JPS58168130A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ディジタル信号処理プロセッサに関し、特
に外部装置との信号転送時間を短縮したものである。

従来、ディジタル信号処理プロセッサは音声認識、音声
合成、音声分析、モデム、ディジタルフィルタ、コーデ
ック（ＣＯＤＥＣ）　、エコーキャンセラ等の種々の分
野に用いられ、アナログ信号をディジタル回路で処理す
ることによって、アナログ回路では実用化が難かしい機
能を実現している。

第１図は従来から用いられているディジタル信号処理プ
ロセッサの一例を示すブロック図である。

同図において、１はディジタル信号処理プロセッサであ
って、その並列入出力端子２は図示しない外部装置に接
続されている。３は制御入力端子であって、図示しない
外部装置からディジタル信号処理プロセッサ１０制御動
作に必要な信号が供給される。４はクロック入力端子で
あって、ディジタル信号プロセッサ１の単位動作時間を
決めるクロック信号が、図示しない外部装置から供給さ
れる。５はシリアルデータ出力端子、６はシリアル出力
制御端子、７はシリアル出力クロック入力端子、８はシ
リアルデータ入力端子、９はシリアル入力制御端子、１
０はシリアル人力クロック入力端子であって、端子５〜
１はシリアル信号出力用、端子８〜１０はシリアル信号
入力用に用いられる。

１１は第１の入出力回路としての並列入出力回路であっ
て、並列入出力端子２ｔ−介して外部装置との間で行わ
れるデータ転送時に、そのデータの転送が行われる方向
を制御す〕る。１２はデータメモリであって、ディジタ
ル信号処理プロセッサ１の内部で扱かうデータを１必要
に応じて一時記憶する。１３は乗算回路、１４は加減算
回路である。

１５はレジスタ、１６はインストラクションメモリ回路
、１７は制御入力回路、１８はタイミング発生回路であ
る。タイミング発生回路１８はクロック入力端子４から
供給されるクロック信号によってタイミング信号を発生
する。このタイミング信号に基づいて、制御入力端子３
から制御入力回路１Ｔｔ−介して入力されるディジタル
信号処理プロセッサ１の動作に必要な信号が、インスト
ラクションメモリ回路１６で解読されて、解読された信
号に基づく信号がディジタル信号処理プロセッサ１の内
部回路に供給される。

１９はシリアル出力回路、２０はシリアル入力回路であ
って、ディジタル信号処理プロセッサ１と外部装置との
間でシリアル形式の信号授受を行う。なお、シリアル出
力回路１９とシリアル入力回路２０とで第２の入出力回
路を構成する。

２１．２２はタイミング発生回路１８からシリアル出力
回路１９およびシリアル入力回路２０ヘタイミング信号
を供給するタイミング線、２３゜２４はインストラクシ
ョンメモリ回路１６からシリアル出力回路１９およびシ
リアル入力回路２０へ命令信号を供給する命令線であシ
、２５はデータパスラインである。なお、並列入出力回
路１１とシリナル出力回路１９およびシリアル入力回路
２０を除く部分はデ〒り処理回路を構成している。

このように構成された従来のディジタル信号処理プロセ
ッサ１において、並列入出力端子２にはディジタル信号
を使用する外部装置（以下ディジタル機器と称する）が
接続されて、パラレル形式の信号が入力され、シリアル
データ出力端子５およびシリアルデータ入力端子ｄには
アナログ信号を使用する機器（以下アナログ機器と称す
る）が接続されて、シリアル形式のディジタル信号に変
換されたアナログ信号が入出力される。そして、ディジ
タル信号処理プロセッサ１は、並列入出力端子２を介し
て供給されたディジタル信号を制御入力端子３に供給さ
れる信号に応じてディジタル機器に送出したシ、シリア
ルデータ出力端子５からアナログ機器に送出したシする
。

また、シリアルデータ入力端子８を介して供給されるア
ナログ機器からの信号を処理して、シリアルデータ出力
端子５を介してアナログ機器に送出したシ、並列入出力
端子２ｔ−介してディジタル機器に送出したシする。

この場合、アナログ機器とディジタル信号処理プロセッ
サ１とは第２図に示す付加回路を介して接続される。同
図において、第１図と同一部分は同記号を用いておシ、
シリアルデータ出力端子５から出力されたシリアル形式
の信号は、シリアル・パラレル変換器（以下ｓ／Ｐ変換
器と称する）３１でシリアル形式からパラレル形式に変
換され、ビット圧縮器３２でビット圧縮された後、ディ
ジタル・アナログ変換器（以下シム変換器と称する）３
３でディジタル信号からアナログ信号に変換され、出力
端子３４から出力されて、アナログ機器に供給される。

一方、アナログ機器から入力端子３５を介して供給され
たアナログ信号は、アナログ・ディジタル変換器（以下
匈変換器と称する）３６によつてディジタル信号に変換
されて、ビット伸長器３７でビット伸長されてパラレル
・シリアル変換器（以下−変換器と称する）３８によっ
てパラレル形式からシリアル形式の信号に変換され、シ
リアルデータ入力端子８に供給される。

ここで用いられるビット圧縮器３２およびビット伸長器
３７は、ビット数の変換を行うものであって、これはデ
ィジタル信号処理プロセッサ１の内部で扱かうビット数
が１６ビツトで構成されているのに対して、シ、変換器
３３および偽変換器３６で処理できるビット数は一般に
８ピツトであるために、ビット数の変換を行うものであ
るが、シ　　変換器３３および偽変換器３６が１６ビツ
トのものであればビット圧縮およびビット伸長は不要で
ある。このビット圧縮、ビット伸長特性は国際電信電話
諮問委員会によって勧告されたμｍｔよ特性等を使用す
ると好適である。

ディジタル信号処理プロセッサ１と　シ、変換器３１お
よび　／８変換器３８との信号受渡し部分であるシリア
ル出力回路１９およびシリアル入力回路２０は、第３図
に示すように構成されている。同図において、シリアル
入力制御端子９に供給された信号に基づいて、シリアル
データ入力端子８に供給される４変換器３８からの信号
が入力制御回路４Ｇを介して％変換器４１に供給される
。そして、シリアル人カクロック入方端子１０に供給さ
れる信号によってクロック作、成回路４２がクロック信
号を　ｑ　変換器４１に供給する。この結果、　シを変
換器４１はシリアル形式の信号をパラレル形式の信号に
変換する。そして、　／Ｐ変換器４１から出力される信
号は出方レジスタ４３にストアされ、インストラクショ
ンメモリ回路１６からのタイミング１１！２２と命令線
２４の信号によってデータバスライン２５に送出される
。

データバスライン２５に送出された信号はディジタル信
号処理プ四セッサ１内で必要な信号処理が行われ、イン
ストラクションメモリ回路１６からのタイミング！２１
と命令線２３の信号によって入力レジスタ４４にストア
される。そして、入力レジスタ４４にストアされた有号
は、クロック作成回路４５から供給されるクロック信号
のタイミングによって２４　変換器４６でパラレル形式
の信号からシリアル形式の信号に変換され、出力制御回
路４Ｔに供給される。この出力制御回路々はシリアル出
力制御端子６に信号が供給されている時、７４変換器４
６からの信号をシリアルデータ出力端子５に出力する。

なお、クロック作成回路４５はシリアル出力制御端子６
とシリアル出力り四ツク入力端子７０両方に信号がある
時にクロック信号を出力する。

このように、従来のディジタル信号処理プロセッサ１で
アナログ信号を処理する場合、パラレル形式のディジタ
ル信号として供給される信号を、一度シリアル形式に変
換してディジタル信号処理プロセッサ１に取込み、その
内部で今度はシリアル形式の信号をパラレル形式の信号
に変換する必要があるため、信号転送時間が長くなって
しまうという欠点を有していた。

したがってこの発明の目的は、信号転送時間の短いディ
ジタル信号処理プロセッサを提供することにある。

このような目的を達成するためこの発明は、データバス
ラインからのディジタル信号と外部装置からのディジタ
ル信号を選択して記憶回路に記憶させ、この記憶内容を
必要に応じてデータバスラインまたは外部装置に供給す
るようにして、外部機器との信号入出力會パラレル形式
のデータで行えるようにしたものである。以下、実施例
を示す図面を用いてこの発明の詳細な説明する。

第４図はこの発明の一実施例を示すブロック図である。

同図において、５Ｇはこの発明のディジタル信号処理プ
ロセッサで、５１は内部バス入出力切換回路、５２は記
憶回路、５３は第２の入出力回路としての外部入出力切
換回路、５４は出力制御端子、５５１〜５５ユは入出力
端子、５６は入力制御端子、５７は入力クロック端子で
あり、他の部分は第１図と同一であシ、同記号を用いて
いる。

第５図は内部パス入出力切換回路５１、記憶回路５２、
外部入出力切換回路５３０部分を示す詳細ブロック図で
あシ、内部バス入出力切換回路５１は内部バス出力回路
６１．内部バス入力回路６２゜切換回路６３１〜６３ｎ
で構成されている。そして・内部バス出力回路６１はイ
ンストラクションメモリ回路１６からの命令線２４から
供給される命令とタイミング発生回路１８からのタイミ
ング線２１から供給される信号によってレジスタ６４の
出力信号をデータバスライン２５に送出し、内部バス入
力回路６２はインストラクションメモリ回路１６からの
命令線２３によってデータバスライン２５からの信号を
切換回路６３１〜６３．に送出する。切換回路６３１〜
６３ｎは、インストラクションメモリ回路１６から命令
＠２３ｆ：介して供給される命令によって内部パス入力
回路６２から供給される信号と、外部入出力切換回路５
３から供給される信号とを切換え、レジスタ６４に供給
するが、通常、即ち内部バス入力回路６２から信号が供
給されていない時は、外部入出力切換回路５３からの信
号を送出している。レジスタ６４は、インストラクショ
ンメモリ回路１６からの命令線２３の信号がある時、タ
イミング発生回路１８からタイミング線２１を介して供
給される信号によって切換回路６３１〜６３１から供給
されるデータを取込み、それ以外の時は入力クロック端
子５Ｔから供給される信号によって切換回路６３１〜６
３ｎよシ供給される信号を取込む。外部入出力切換回路
５３は、出力制御端子５４に信号が供給された時に、レ
ジスタ６４の出力信号が入出力端子５５１〜５５ｎに送
出され、入力制御端子５６に信号が供給された時に、入
出力端子５５１〜５５ｎに供給されている信号全切換回
路６３１〜６３．に送出する。

このように構成されたディジタル信号処理プロセッサ５
０と外部のアナログ機器との接続は、第６図に示すよう
に、入出力端子５５１〜５５．に接続した外部データバ
ス３９、　”／、変換器３３、νＬ変換器３６を介して
行われる。

この発明に係るディジタル信号処理プロセッサ５０の動
作を第４図〜第６図のブロック図、第７図の各部波形図
を使用して説明する。第７図において、げ）はデータバ
スライン２５に信号が転送されるタイミングであシ、←
）はデータバスライン２５に転送されるデータであって
、斜線の部分は転送されるデータを示している。

ディジタル信号処理プロセッサ５ｏのインストラクショ
ンメモリ回路１６は、（ロ）に示すデータバスライン２
５の斜線部の信号ｏｆニレジスタロ４に取込むための信
号’ｋｆ→に示すように、命令Ｉｖｉ２３に送出する。

命令線２３の信号は内部パス大刀回路６２および切換回
路１ｉＬ〜６３．に供給されているので、データバスラ
イン２５の信号ｉはレジスタ回路６４に供給され、タイ
ミング発生回路１８からタイミング信号線を介して供給
されるに）に示す信号によって、（へ）に示すようにレ
ジスタ６４に取込まれる。そして、出方制御端子５４に
（へ）に示す制御信号が供給された時、レジスタ６４に
取込まれているデータは外部入出力切換回路５３ｔ−介
して入出力端子５５１〜５５１にょシ（ト）に示す石の
信号が出力される。

一方、外部のアナログ機器から（ト）に示すｉの入力信
号が入出力端子５５ｓ〜５５゜に供給された時、入力制
御端子５６に対して嬶に示す制御信号が供給されると、
入力信号ｉは外部入出力切換回路５３を介して切換回路
６３１〜６３゜に供給される。この時、インストラクシ
ョンメモリ回路１６からの命令Ｍ２３には信号が供給さ
れていないので、切換回路６３１〜６３．は外部入出力
切換回路５３からの信号をレジスタ６４に供給する。レ
ジスタｂ４に供給された信号は入力クロック端子５７に
供給されるω）に示すりｐツク信号によって（へ）のｌ
に示すように、レジスタ回路６４に取込まれる。そして
、インストラクションメモリ回路１６から命令１２４に
対して（至）に示す信号が供給された時点で、内部バス
出力回路６１を介してデータバスライン２５に←）に示
すデータｉが送出される。

この結果、データバスライン２５から入出力端子５５１
〜５５１にデータを送出することも、入出力端子５５１
〜５５．よシデータバスライン２５にデータを送出する
こともでき、レジスタ６４で扱かうビット数および、切
換回路８３１〜６３ｎの数を入出力するデータのビット
数と等しくしておけば、外部のアナログ機器とのデータ
の授受をパラレル形式のデータのまま行うことができる
。

以上説明したように、この発明に係るディジタル信号処
理プロセッサは、データバスラインからのディジタル信
号と外部装置からのディジタル信号を選択して記憶装置
に記憶させ、この記憶内容を必要に応じてデータバスラ
インまたは外部装置に供給するようにして、外部装置と
の間をパラレル形式のデータのままで入出力で粘るよう
にしたものであるから、外部装置との間の信号転送時間
が短くてすむという優れた効果を有する。

【図面の簡単な説明】

第１図〜第３図は従来のディジタル信号処理プロセッサ
の一例を示すブロック図、第４図〜第６図はこの発明に
係るディジタル信号処理プロセッサの一実施例を示すブ
ロック図、第７図は各部波形図である。　　　　　　　
　１ １６・・０・インストラクションメモリ回路、１８・・
・・タイミング発生回路、２１・・・・タイミング線、
２３，２４・・・・命令線、２５・・・−データバスラ
イン、３３・拳・・、〆／、　変換器、３６・・・・／
　変換器、５１・・・・内り 部バス入出力切換回路、５２・・・−記憶回路、５３・
・・・外部入出力切換回路、５４・・働・出力制御端子
、５５１〜５５聰−〇・・入出力端子、５６・・・・入
力制御端子、５７・・・・入力クロック端子、６１・・
・・内部バス出力回路、６２・・・−内部パス入力回路
、６３１〜６３ｎ＃・・・切換回路、６４・・・・レジ
スタ。 特許出願人　　日立電子株式会社 代　　理　　人　　　山川政樹（＃ｂ為１名）□ 第１図 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 外部装置に対してデータの入出力制御を行う第１および
   第２の入出力回路と、この第１または第２の入出力回路
   を介して外部装置から供給されたデータの処理を行うデ
   ータ処理回路と、前記各回路の制御を行うための命令が
   記憶されたインストラクションメモリ回路と、前記各回
   路のタイミングを制御するタイミング発生回路と、前記
   データ処理のためのデータが供給されるデータパスライ
   ンとを有するディジタル信号処理プロセッサにおいて、
   前記インストラクションメモリ回路からの信号に応じて
   データパスラインから供給されるデータと前記第２の入
   出力回路を介して外部装置から供給されるデータとを切
   換えて出力する切換回路と、前記切換回路から供給され
   るデータを記憶すると共に前記インストラクションメモ
   リ回路からの信号と前記タイミング発生回路からの信号
   に応じて記憶したデータをデータパスラインおよび前記
   第２の入出力回路に供給する記憶回路とを備え、前記第
   ２の入出力回路は外部装置から供給される制御信号に応
   じて外部装置から供給されるデータの前記切換回路への
   供給または前記記憶回路から供給されるデータの外部装
   置への供給の切換えを行うことｔ−特徴とするディジタ
   ル信号処理プロセッサ。