JPS5894033A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル信号処理プロセッサに関し、特に外
部装置との信号転送時間を短縮したものである。

従来、ディジタル信号処理プロセッサは音声認識、音声
合成、音声分析、モデム、ディジタルフィルタ、コーデ
ック（ＯＯＤＥＯ）、エコーキャン上２等の種々分野に
用いられ、アナログ信号をディジタル回路で処理するこ
とによってアナログ回路では実用化が難かしい機能を実
現している。

第１図は従来から用いられているディジタル信号処理プ
ロセッサの一例を示すブロック図である。

同図において１はディジタル信号処理プロセッサであっ
て、その並列入出力端子２は図示しない外部装置に接続
されている。３は制御入力端子であって、図示ｔない外
部装置からディジタル信号処理プロセッサ１の制御動作
に必要な信号が供給される。４はクロック入力端子であ
って、ディジタル信号処理プロセッサ１の単位動作時間
を決めるクロック信号が図示しない外部装置から供給さ
れる。５はシリアルデータ出力端子、６はシリアル出力
制御端子、７はシリアル出力クロック入力端子、８はシ
リアルデータ入力端子、９はシリアル入力制御端子、１
０はシリアル人力クロック入力端子であって、端子５〜
７はシリアル信号出力用、端子８〜１０はシリアル信号
入力用に用いられる。

１１は第１のデータ入力回路としての並列入出力回路で
あって、並列入出力端子２を介して外部装置との間で行
われるデータ転送時に、そのデータの転送が行われる方
向を制御する。１２はデータ転送時であってディジタル
信号プロセッサ１の内部で扱かうデータを必要に応じて
一時記憶する。

１３は乗算回路、１４は加減算回路であって、これらの
回路で各種演算を行う。

１５はレジスタ、１６はインストラクションメモリ、１
７は制御入力回路、１８はタイミング発生回路でちる。

タイミング発生回路１Ｂはクロック入力端子４から供給
されるクロック信号によってタイミング信号を発生する
。このタイミング信号に基づいて、制御入力端子３から
制御入力回路１７を介して入力されるディジタル信号処
理プロセッサ１の動作に必要な信号が、インストラクシ
ョンメモリ１６で解読され、解読された信号がディジタ
ル信号処理プロセッサ１内部の各回路に供給される。

１９はシリアル出力回路、２０はシリアル入力回路であ
って、ディジタル信号処理プロセッサ１と外部装置との
間でシリアル形式の信号の授受を行う。なお、シリアル
出力回路１９とシリアル入力回路２０とで第２のデータ
人出力回路を構成する。

２１．２２はタイミング発生回路１８からシリアル出力
回路１９およびシリアル入力回路２０へのタイミング線
、２３．２４はインストラクションメモリ１６からシリ
アル出力回路１９およびシリアル入力回路２０への命令
線であり、２５はデータバスラインである。なお、並列
入出力回路１１とシリアル出力回路１９およびシリアル
入力回路２０を除く部分がデータ処理手段を構成する。

このように構成された従来のディジタル信号処理プロセ
ッサ１においては、並列入出力端子２にはディジタル信
号を使用する外部装置（以下ディジタル機器と称す）が
接続されて、パラレル形式の信号が入出力され、シリア
ルデータ出力端子５およびシリアルデータ入力端子８に
はアナログ信号を使用する機器（以下アナログ機器と称
す）が接続されてシリアル形式のディジタル信号に変換
されたアナログ信号が入出力される。そして、ディジタ
ル信号処理プロセッサ１は、並列入出力端子２を介して
供給されたディジタル信号を制御入力端子３に供給され
る信号に応じて種々の処理を行い、並列入出力端子２を
介してディジタル機器に送出したり、シリアルデータ出
力端子５がらアナログ機器に送出したりする。また、シ
リアルデータ入力端子８を介して供給されるアナログ機
器からの信号を処理して、シリアルデータ出力端子５を
介してアナログ機器に送出したり、並列入出力端子２を
介してディジタル機器に送出したりする。

この場合、アナログ機器とディジタル信号処理プロセッ
サ１とは第２図に示す付加回路を介して接続される。同
図において、第１図と同一部分は同記号を用いており、
シリアルデータ出力端子５から出力されたシリアル形式
の信号はシリアル・パラレル変換器（以下４変換器と称
す）３１でシリアル形式からパラレル形式に変換され、
ビット圧縮器３２でビット圧縮された後、ディジタル・
アナログ変換器（以下％変換器と称す）３３でディジタ
ル信号からアナログ信号に変換され、出力端子３４から
出力されてアナログ機器に供給される。

一方、アナログ機器から入力端子３５を介して供給され
たアナログ信号は、アナログ・ディジタル変換器（以下
％変換器と称す）３６によってずイジタｐし信号に変換
され、ビット伸長器３７でビット伸長されてパラレル・
シリアル変換器（以下％変換器と称す）３８によってパ
ラレル形式からシリアル形式の信号に変換されて、シリ
アルデータ入力端子８に供給される。

ここで用いられるビット圧縮器３２およびビット伸長器
３７はビット数の変換を行うものであって、これはディ
ジタル信号処理プロセッサ１の内部で扱かうビット数が
１６ビツトで構成されているのに対して、％変換器３３
および％変換器３６−１で処理できるビット数は一般に
８ピシトであるために、ビット数の変換を行う。このピ
ット圧縮、伸長特性は国際電信電話諮問委員会によって
勧告され九μ−１ａｗ特性等を使用することができる。

ディジタル信号処理プロセッサ１と％変換器３１および
％変換器３８との信号受渡し部分であるシリアル出力回
路１９およびシリアル入力回路２０は、第３図に示すよ
うに構成されている。同図において、シリアル入力制御
端子９に供給された信号に基づいて、シリアルデータ入
力端子８に供給される％変換器３Ｂからの信号が、入力
制御回路４０を介して％変換器４１に供給される。そし
てシリアル人力クロック入力端子１０に供給される信号
によってクロック作成回路４２で作られたクロック信号
が％変換器４１に供給される。この結果、％変換器４１
はシリアル形式の信号をパラレル形式の信号に変換する
。そして％変換器４１から出力される信号は出力レジス
タ４３にストアされ、インストラクションメモリ１６か
らのタイミング線２２と命令線２４の信号によってデー
タバスライン２５に送出される。

データバスライン２５に送出された信号はディジタル信
号処理プロセッサ１内で必要な信号処理が行われ、イン
ストラクションメモリ１６からのタイミング線２１と命
令線２３の信号によって人力レジスタ４４にストアされ
る。そして、入力レジスタ４４にストアされた信号はζ
クロック作成回路４５から供給されるクロック信号のタ
イミングによって％変換器４６でパラレル形式の信号か
らシリアル形式の信号に変換され、出力制御回路４７に
供給される。この出力制御回路４７はシリアル出力側・
卿端子６に信号が供給されている時、％変換器４６から
の信号をシリアルデータ出力端子５に出力する。なお、
クロック作成回路４５はシリアル出力制御端子６とシリ
アル出力クロック入力端子７の両方に信号がある時クロ
ック信号を出力する。

このように、従来のディジタル信号処理プロセッサ１で
アナログ信号を処理する場合、パラレル形式のディジタ
ル信号として供給されるアナログ信号を、一度シリアル
形式に変換してディジタル信号プロセッサ１に取込み、
その内部で今度はシリアル形式の信号をパラレル形式に
変換する必要があるため、信号転送時間が長くなってし
まうという欠点を有していた。

したがって本発明の目的は、信号転送時間の短かいディ
ジタル信号処理プロセッサを提供することにある。

このような目的を達成するために、本発明はディジタル
信号処理プロセッサとアナログ機器との間のデータ転送
をパラレル形式のデータで行うと共に、転送データはビ
ット数の変換をしたものと、ビット数の変換をしないも
のを切換えて使用する。

以下実施例を示す図面によって本発明の詳細な説明する
。

第４図および第５図は本発明の一実施例を示すブロック
図であつ１第１図〜第３図と同一部分および相当部分は
同記号を用いている。第４図において、５０はディジタ
ル信号処理プロセッサ、５１は図示しないアナログ機器
にデータを供給するだめの出力回路、５２はアナログ機
器からのデータを取込むだめの入力回路であって、これ
ら出力回路５１および入力回路５２の詳細は第５図に示
す。第５図において、５３はデータ出力端子、５４は出
力制御端子、５５は人力レジスタ出力信号、５６はビッ
ト圧縮語出力信号である。また、５７はデータ入力端子
、５８は入力制御端子、５９はビット伸長器入力信号、
６０は出力レジスタ入力信号、６１は出力信号切換端子
、６２は入力信号切換端子である。そして、出力制御回
路４７は出力信号切換端子６１に信号がある時、ピット
圧縮器３２から供給されるデータの全ピットをデータ出
力端子５３に出力し、出力信号切換端子６１に信号のな
い時、入力レジスタ４４から供給されるデータのうち上
位８ビツトだけを出力する。出力レジスタ４３は入力信
号切換端子６２に信号のある時、ビット伸長器３７から
供給されるデータの全ビットをデータバスライン２５に
出力し入力信号切換端子６２に信号のない時、入力制御
回路４０から供給されるデータをデータバスライ／２５
に出力する。なお、入力信号切換端子６２に信号のない
時、出力レジスタ４３からデータバスライン２５に出力
されるデータは、インストラクションメモリ１６によっ
てデータバスライン２５の上位８ピツトのデータとして
処理される。

このように構成されたディジタル信号処理プロセッサ５
０とアナログ機器との接続は、第６図に示すように、９
データ出力端子５３およびデータ入力端子５７に接続し
た、％変換器３３および％変換器３６を介して行われる
。本発明に係るディジタル信号処理プロセッサ５０の動
作を第７図に示す各部波形図を使用して説明する。

第７図において、（イ）はデータバスライン２５に信号
が転送されるタイミングであり、（ロ）はデータバスラ
イン２５に転送されるデータである。インストラクショ
ンメモリ１６は、（ロ）に示すデータバスライン２５の
斜線部の信号を入力レジスタ４４に取込むだめの信号を
（ハ）に示すように命令線２３′に送出する。そして、
入力レジスタ４４は命令線２３の信号が１１“レベルで
、かつインストラクションメモリ１６から供給されるｌ
に）に示すタイミング線２１の信号が′Ｘ１“レベルの
時、（ロ）に示すデータバスライン２５の斜線部のデー
タを取込む。

そして、入力レジスタ４４は取込んだデータを保持して
、この保持したデータを（ホ）に示すようにビット圧縮
器３２および出力制御回路４７に供給する。

ピット圧縮器３２は前述したように国際電信電話諮問委
員会で勧告されているμ−１ａｗ特性によって、第８図
（ロ）に示す１６ビツトのデータを第８図（イ）に示す
ような８ビツトのデータに変換して、第７図（へ）に示
すようにピット圧縮器用力データとして出力制御回路４
７に供給する。

そして、出力制御回路４Ｔは出力信号切換端子６１に供
給される信号によって入力端４７ａに供給されるデータ
と入力端４７ｂに供給されるデータの切換えが行われ、
出力制御端子５４に供給される（ト）に示す信号が供給
されている期間、（１）に示すように出力データをデー
タ出力端子５３に送出する。

この場合の出力データは８ビツトであるが、入力端４７
ａのデータが選択された時はデータバスライン２５の１
６ビツトのデータが８ビツトに圧縮されたものが出力デ
ータとなり、入力端一！ＩＬ４７ｂのデータが選択され
た時は第８図ρ］に示すようにデータバスライン２５の
１６ビツトのデータのうち上位８ビツトが出力データと
なる。出力データは本来、ビット圧縮したデータだけで
良いが、データの使われる状態によっては上位８ビツト
だけを使用した方が良好な精度が得られるため、条件に
よってどちらかが選択して取出せるようになっている。

この時、出力制御端子５４に供給する信号（ト）はディ
ジタル信号処理プロセッサ５０に外付する％変換器３３
が動作するのに十分な期間だけ供給すればよい。

一方、データ入力端子５７には凹に示すデータが供給さ
れ、このデータに同期して入力制御端子５Ｂに（ヌ）で
示す信号が供給され、（男に示す斜線部のデータが入力
制御回路４０を介して（４）に示すようにピット伸長器
３７および出力レジスタ４３に供給される。

ビット伸長器３７はピット圧縮器３２の逆変換特性を有
し、第８図の（ホ）に示す８ビツトのデータを第８図の
に）に示すように１６ビツトに変換して第７図（（イ）
に示すように出力レジスタ４３に供給する。そして、出
力レジスタ４３は入力信号切換端子６２に供給される信
号に応じて入力端４３ａ、４３ｂのうち一方のデータを
取込む。そして、出力レジスタ４３はインストラクショ
ンメモリ１６から命令線２４を介して供給される（力に
示す信号力ｒ１“レベルでかつ、インストラクションメ
モリ１６から供給される（力）に示すタイミング線２２
の信号が１１″レベルの時、取込んだデータを（ヨ）に
示すようにデータバスライン２５に送出する。

この時、データバスライン２５に送出されるデータはピ
ット伸長器３７からのデータの場合は１６ビツトのデー
タである。しかし、入力制御回路４０からのデータの場
合は８ビツトであるから、インストラクションメモリ１
６はこの８ビツトのデータが第８図（へ）に示すように
データパスライン２５上の、上位８ビツトのデータとな
るように出力しジスタ４３からの送出時期を制御する。

なお、第７図中、括弧内の数字はブロック図上の番号と
一致する。

このように、データバスライン２５の１６ピツトのパラ
レル形式のデータはビット圧縮された８ビツトのデータ
か、上位８ビツトのデータのどちらかが８ビツトのパラ
レル形式のデータとして選択され、データ出力端子５３
に転送される。そしテ、データ入力端子５７の８ビツト
のパラレル形式のｆ−夕は、ビット伸長された１６ビツ
トのデータか、上位８ビツトとして使用される入力制御
回路４０からのデータのどちらかがデータバスライン２
５にパラレル形式のデータとして送出される。

この場合、データバスライ／２５のデータはパラレル形
式のデータで、デり出力端子５３およヒデータ入力端子
５７のデータもパラレル形式のデータであるため、従来
必要であったシリアル・パラレルおよびパラレル・シリ
アル変換が不要となるので、このための変換時間が不要
となり、極めて短いデータ転送時間でデータ転送が行え
る。

また、信号の転送が完了した時点で、各部はリセットさ
れ、次のデータを入力できる状態となる。

以上説明したように、本発明に係るディジタル信号処理
プロセッサは、アナログ機器との間のデータ転送をパラ
レルデータの形で行うと共に、転送データはビット数の
変換をしたものと、ビット数の変換をしないものを切換
えて使用するものであるから、信号転送時間が従来のも
のと較べて極めて短くできる優れた効果を有する。

【図面の簡単な説明】

第１図〜第３図は従来の信号処理プロセッサの一例を示
すブロック図、第４図〜第６図は本発明の一実施例を示
すブロック図、−第７図は各部波形図、第８図はビット
圧縮およびビット伸長状態を示す図である。 ２５・・・・データバスライン、３２・・・・ビット圧
縮器、３７・・・・ビット伸長器、４０・・・・入力制
御回路、４３・・・・出力レジスタ、４４・・・・入力
レジスタ、５０・・・・ディジ、タル信号処理プロセッ
サ、５１・・・・出力特許出願人　日立電子株式会社 株式会社日立製作所 第１１！ｌ 第４図 第２図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. データバスラインを介して接続される第１のデータ入出
   力回路と、データバスラインのデータを処理して再びデ
   ータバスラインに送出するデータ処理手段を有するディ
   ジタル信号処理プロセッサにおいて、データバスライン
   のデータをビット圧縮したものとビット圧縮せず一部の
   ビットだけを使用するものとを切換えて外部装置に転送
   する出力回路と、外部装置からのデータをビット伸長し
   たものと、ビット伸長しないものとを切換えてデータバ
   スラインに転送する入力回路とを備えたことを特徴とす
   るディジタル信号処理プロセッサ。