JPS58168131A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ディジタル信号処理プロセッサ′に関し、
１ｆＩｉＫ外部懺置との信号転送時間を短縮したもので
ある。

従来、ディジタル信号処理プロセッサは音声開繊、音声
合成、音声分析、モデム、ディジタルフィルタ、コーデ
ック（ＣＯＤＩＣ）、エコーキャンセラ等の種々の分野
に用いられ、アナログ信号をディジタル回路で処理する
ことによって、アナログ回路では実用化が難かしい機能
を実現している。

第１゛図は従来から用いられているディジタル信号処理
プロセッサの一例を示すブロック図である。

同図において、１はディジタル信号処理プロセッサであ
って、その並列入出力端子２は図示しない外部装置に接
続されている。３は制御入力端子であって、図示しない
外部装置からディジタル信号処理プロセッサ１の制御動
作に必要な信号が供給される。４はクロック入力端子で
あって、ディジタル信号処理プロセッサ１０単位動作時
間を決めるクロック信号が、図示しない外部装置から供
給される。５はシリアルデータ出力端子、６はシリアル
出力制御端子、７はシリアル出力クロック入力端子、８
はシリアルデータ入力端子、９はシリアル入力制御端子
、１０はシリアル人力クロック入力端子であって、端子
５〜１はシリアル信号出力用、端子８〜１０はシリアル
信号入力用に用いられる。

１１は第１の入出力回路としての並列入出力回路であっ
て、並列入出力端子２を介して外部装置との間で行われ
るデータ転送時に、そのデータの転送が行われる方向を
制御する。１２はデータメモリであって、ディジタル信
号処理プロセッサ１の内部で扱かうデータを、必要に応
じて一時記憶する。１３は乗算回路、１４は加減算回路
である。

１５はレジスタ、１６はインストラクションメモリ回路
、１７は制御入力回路、１８はタイミング発生回路であ
る。タイミング発生回路１８はクロック入力端子４から
供給されるクロック信号によってタイミング信号を発生
する。このタイミング信号に基づいて、制御入力端子３
から制御入力回路１Ｔを介して入力されるディジタル信
号処理プロセッサ１の動作に必要な信号が、インストラ
クションメモリ回路１６で解読されて、解読された信号
に基づく信号がディジタル信号処理プロセッサ１の内部
回路に供給される。

１９はシリアル出力回路、２０はシリアル入力回路であ
って、ディジタル信号処理プロセッサ１と外部装置との
間でシリアル形式の信号授受を行う。なお、シリアル出
力回路１９とシリアル入力回路２０とで第２の入出力回
路を構成する。

２１．２２はタイミング発生回路１８からシリアル出力
回路１９およびシリアル入力回路２ｏヘタイミング信号
を供給するタイミングＭ、２３゜２４はインストラクシ
ョンメモリ回路１６からシリアル出力回路１９およびシ
リアル入力回路２゜へ命令信号を供給する命令線であシ
、２５はデータバスラインである。なお、並列入出力回
路１１とシリアル出力回路１９およびシリアル入力回路
２０を除く部分はデータ処理回路を＃ＩＩ成している。

このように構成された従来のディジタル信号処理プロセ
ッサ１において、並列入出力端子２にはディジタル信号
を使用する外部装置（以下ディジタル機器と称する）が
接続されて、パラレル形式の信号が入力され、シリアル
データ出力端子５およびシリアルデータ入力端子８には
アナログ信号を使用する機器（以下アナログ機器と称す
る）が接続されて、シリアル形式のディジタル信号に変
換されたアナログ信号が入出力される。そして、ディジ
タル信号処理プロセッサ１は、並列入出力端子２を介し
て供給されたディジタル信号を、制御入力端子３に供給
される信号に応じてディジタル機器に送出したり、シリ
アルデータ出力端子５からアナログ機器に送出したシす
る。また、シリアルデータ入力端子８を介して供給され
るアナログ＋１ＡｆｉＦからの信号を処理して、シリア
ルデータ出力端子５を介してアナログ機器に送出したり
、並列入出力端子２を介してディジタル機器に送出した
シする。

この場合、アナログ機器とディジタル１１号処理プロセ
ッサ１とは第２図に示す付加（ロ）路を介して接続され
る。同図において、第１図と４一部分は同記号を用いて
おり、シリスルデータ出力端子５から出力されたシリア
ル形式の信号は、シリアル−パラレル変換器（以下外変
換器と称する）３１でシリアル形式からパラレル形式に
変換され、ビット圧−器３２でビット圧縮され先後、デ
ィジタル・アナログ変換器（以下”ＡＨ挾器と称する）
３３でディジタル信号からアナログ信号に変換され、出
力端子３４から出力されて、アナログ機器に供給される
。

一方、アナログ機器から入力端子３５を介して供給され
たアナログ信号は、アナログ・ディジタル変換ｈ（以下
怖変換器と称する）３６によってディジタル信号に変換
されて、ビット伸長器３Ｔでビット伸長されてパラレル
・シリアル変換器（以下〃変換器と称する）３８によっ
てパラレル形式からシリアル形式の信号に変換され、シ
リアルデータ入力端子８に供給される。

ここで用いられるビット圧縮器３２およびビット伸長器
３７は、ビット数の変換を行うものであって、これはデ
ィジタル信号処理プロセッサ１の内部で扱かうビット数
が１６ビツトで構成されているのに対して、”Ａ　諷決
器３３およびｌ変換器３６で処理できるビット数は一般
に８ビツトであるために、ビット数の変換を行うもので
あるが、ｌ変換器３３およびｌ変換器３６が１６ビツト
のものであればビット圧縮およびビット伸長は工費であ
る。このビット圧縮、ピッ、、、ト伸長特性は国際電信
電話酪間安員会によって勧告され九μ−ｔａｗ特性等を
使用すると好適である。

ディジタル信号処理プロセッサ１とｌ変換器３１および
ｌ変換器３８との信号受渡し部分であるシリアル出力回
路１９およびシリアル大刀回路２０は、第３図に示すよ
うに構成されている。同図においてシリアル入力制御端
子９に供給された信号に基づいて、シリアルデータ入力
端子８に供給されるｌ変換器３８から信号が入力制御回
路４゜を介してｌ変換器４１に供給される。そして、シ
リアル人力クロック入力端子１Ｇに供給される信号によ
ってクロック作成回路４２がクロック信号をｌ変換器４
１に供給する。この結果、ｌ変換器４１はシリアル形式
の信号をパラレル形式の信号に変換する。そして、ｌ変
換器４１がら出力される信号は出力レジスタ４３にスト
アされ、インストラクションメモリ回路１６からのタイ
ミング［２２と命令線２４の信号によってデータバスラ
イン２５に送出される。

データバスライン２　、、、ｊ、ｐ送出された信号はデ
ィジタル信号処理プロセッサ１内で必要な信号処理が行
われ、インストラクションメモリ回路１６から９タイミ
ング線２１と命令線２３の信号にょって入力レジスタ４
４にストアされる。そして、入力レジスタ４４にストア
された信号は、クロック作成（ロ）路４５から供給され
るクロック信号のタイミングによってＰ／ＢＫ換器４６
でパラレル形式の信号からシリアル形式の信号に変換さ
れ、出力制御回路４Ｔに供給される。この出力制御回路
４Ｔはシリアル出力制御端子６に信号が供給されている
時、ｌ変換器４６からの信号をシリアルデータ出力端子
５に出力する。なお、クロック作成回路４５はシリアル
出力制御端子６とシリアル出力クロック入力端子Ｔの両
方に信号がある時にクロック信号を出力する。

このように、従来のディジタル信号処理プロセッサ１で
アナログ信号を処理する場合、パラレル形式のディジタ
ル備考として供給される信号を、一度シリアル形式に変
換してディジタル１！Ｉ号処理プロセッサ１に取込み、
その内部で今度はシリアル形式の信号をパラレル形式の
信号に変換する必要があるため、イぎ号転送時間が長く
なってしまうという欠点を有してい九。

したがってこの発明の目的は、信号転送時間の翅いディ
ジタル信号処理プロセッサを提供することにある。

このような目的を達成するためこの発明は、データバス
ラインからのデータを記憶させ、このデータを必貴に応
じて外部装置に出力し、また外部装置からパラレル形式
で入力されるデータを記憶させ、必要に応じてデータバ
スラインに送出して、外部機器との信号入出力をパラレ
ル形式のデータで行えるようにしたものである。以下、
実施例を示す図面を用いてこの発明の詳細な説明する。

第４図はこの発明の一実施例を示すブロック図であシ、
第１図と同一部分は同記号を用いている。

同図において５０はこの発明のディジタル信号処理プロ
セッサであ）、５１は第２の入出力回路としての外部入
出力回路、５２はパス入力レジスター路、５３はパス出
力レジスタ回％、５４１〜５４ｎは外部入出力端子、５
６は外部出力制御端子、５７は外部出力制御端子、５８
は入力クロック端子で６０ 第５図は外部入出力回路５１とパス入力レジスタ回路５
２およびバス出力レジスタ回路５３との詳細接続を示す
図である。こζで、バス入力レジスタ回路５２はインス
トラクションメモリ回路１６から命令線２３を介して入
力される信号がある時、データバスライン２５のデータ
をタイミング発生回路１８からタイミング線２１を介し
て供給される信号のタイミングで取込み、外部入出力回
路５１に送出する。パス出力レジスタ回路５３は、外部
入出力回路５１からのデータを入力クロック端子５８を
介して外部装置から供給される信号のタイミングで取込
み、タイミング発生回路１８からタイミング！２１を介
して供給される信号のタイミングで取込んだデータをデ
ータバスライン２５に供給する。外部入出力回路５１は
、外部出力制御端子５６に信号が供給された時はパス入
力レジスタ回路５２から供給されるデータを入出力端子
５４１〜５４ｎを介して外部装置に出力し、外部入力制
御端子５Ｔに信号が供給された時は入出力端子５４１４
４ｎを介して外部装置から入力されたデータをバス出力
レジスタ回路５３に供給する。

このように構成されたディジタル信号処理プロセッサ５
０と外部のアナログ機器との接続は、第６図に示すよう
に、外部入出力端子５４１〜５４ｎに接続した外部デー
タバス３９、％変換器３３、％変換器３６を介して行わ
れる。

この発明に係るディジタル信号処理プロセッサの動作を
＠４図〜第６図のブロック図、第７図の各部波形図を使
用して説明する。第７図において、０）はデータバスラ
イン２５に信号が転送されるタイミングであシ、（ロ）
はデータバスライン２５に転送されるデータであって、
斜線の部分は転送されるデータを示している。

ディジタル信号処理プロセッサ５ｏのインストラクショ
ンメモリ回路１６は、（ロ）に示すデータバスライン２
５の斜線部の信号石をパス入力レジスター路５２に取込
むための信号を（→に示すように、命令線２３に送出す
る。そして、°タイミング発生回路１８からタイミング
ｆｉ！２１を介して（ハ）に示す信号が供給されると、
データバスライン２５の信号５はに）に示すようにパス
入力レジスタ回路５２に取込まれる。ここで、必要に応
じて外部出力制御端子５６に対して（へ）に示す信号が
供給されれば、パス入力レジスタ回路５２に取込まれた
データは（ト）の石に示すように外部入出力端子５４１
〜５４ｎを介して外部のアナログ機器に出力される。

一方、外部のアナログ機器から（ト）に示す１の信号が
外部入出力端子５４１〜５４ｎに供給された時、外部入
力制御端子５Ｔに対して（イ）に示す信号が供給されれ
ば、入力信号１は外部入出力回路５１を介してバス出力
レジスタ回路５３に供給される。

そして、バス出力レジスタ回路５３に入力された信号は
、入力クロック端子５８を介して外部機器から入力され
る（す）に示す信号のタイミングで（ロ）に示すように
バス出力レジスタ回路５３に取込まれる。取込まれたデ
ータはインストラクションメモリ回路１６から命令線２
４を介してに）に示す信号が供給されている時、タイミ
ング発生回路１８からタイミング線２１を介して供給さ
れるに）に示す信号のタイミングで、データバスライン
２５に出力される。

この結果、データバスライン２５から外部入出力端子５
４１〜５４ｎにデータを送出することも、外部入出力端
子５４１〜５４ｎからデータバスライン２５にデータを
送出することもでき、パス入力レジスタ回路５２および
バス出力レジスタ回路５３で扱かうビット数を入出力す
るパラレル形式のデータのビット数と等しくしておけば
、外部のアナログ機器とのデータの授受を、パラレル形
式のデータのまま行うことができる。

以上説明したように、この発明に係るディジタル信号プ
ロセッサは、データバスラインからのデータを記憶させ
、このデータを必用に応じて外部装置に出力し、また外
部装置からパラレル形式で入力されるデータを記憶させ
、必要に応じてデータバスラインに送出するようにして
、外部装置との間をパラレル形式のデータのままで入出
力できるようにしたものであるから、外部装置との間の
信号転送時間が短くてすむという優れた効果を有する。

【図面の簡単な説明】 Ｍ１図〜第３図は従来のディジタル信号処理プロセッサ
の一例を示すブロック図、第４図〜第６図はこの発明に
係るディジタル信号処理プロセッサの一実施例を示すブ
ロック図、第７図は各部波形図である。 １６・・・・インストラクションメモリ回路、１８・−
・・タイミング発生回路、２１・・・・タイミング線、
２３，２４・・・・命令線、５１・・・・外部入出力回
路、５２・・・・バス入力レジスタ回路、５３・・・・
バス出力レジスタ回路、５４１〜５４ｎ・・・・外部入
出力端子、５６・・・・外部出力制御端子、５７・・・
−外部入力制御端子、５８・・拳・入力クロック端子。 特許出願人　　　日立電子株式会社 代理人　　山川□政樹（ｌυ・１名） 第１図 第２図 第３図 第４図 第５図 第６図 第７図 （）し−）　（２４）

Claims (1)

【特許請求の範囲】
1. 外部装置に対してデータの入出力制御を行う第１および
   第２の入出力回路と、この第１または第２の入出力回路
   を介して外部装置から供給されたデータの処理を行うデ
   ータ処理回路と、前記各回路の制御を行うための命令が
   記憶されたインストラクションメモリ回路と、前記各回
   路のタイミングを制御するタイミング発生回路と、前記
   データ処理のためのデータが供給されるデータバスライ
   ンとを有するディジタル信号処理プロセッサにおいて、
   前記タイミング発生回路からの信号と前記インストラク
   ションメモリ回路からの信号によってデータバスライン
   のデータを取込みその出力を第２の入出力回路に送出す
   るバス入力レジスタ回、路と、外部装置から供給される
   信号によって第２の入出力回路から供給されるデータを
   取込み前記インストラクションメモリ回路から信号が供
   給されている時に前記タイミング発生回路から供給され
   る信号のタイミングによって堆込んでいるデータをデー
   タバスラインに送出するパス出力レジスタ回路とを備え
   、前記第２の入出力回路は外部装置から供給される制御
   信号に応じて外部装置から供給されるデータのパス出力
   レジスタ回路への供給を九社パス入力レジスタ回路から
   供給されるデータの外部装置への供給の切換えを行うこ
   とを特徴とするディジタル信号処理プロセッサ。