JPS6286912A - フイルタ演算制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データを圧縮して係数と共に１ワードとしてメモリに書
込み、そのメモリから読出した圧縮データを伸張して係
数との演算を行うもので、データを圧縮することにより
メモリ容量を小さくし、且つ読出した圧縮データを異な
るアドレスに書込むことにより、メモリをシフトレジス
タとして動作させ、又入力データに対応した係数を形成
して、適応型のフィルタ演算を行わせるものである。

〔産業上の利用分野〕

本発明は、適応型のフィルタ演算を行うフィル１　夕演
算制御方式に関するものである。

ディジタルフィルタは、通常、乗算器と加算器とシフト
レジスタとから構成されるもので、シフトレジスタは、
サンプル時間の遅延を与える遅延回路として作用するも
のである。又長距離電話回線に於いては、ディジタルフ
ィルタと同様に動作するエコーキャンセラが用いられて
いる。

〔従来の技術〕

１次のディジタルフィルタは、入力データを１サンプル
時間遅延させて、乗算器で係数と乗算し、乗算結果と入
力データとを加算器で加算して出力するもので、係数の
設定によって各種の周波数特性のフィルタが構成される
ものである。又高次のディジタルフィルタに於いては、
複数段のサンプル時間単位の遅延を入力データに与える
為に、シフトレジスタが用いられる。このシフトレジス
タをランダムアクセスメモリを用いて実現することも知
られている。

又フィルタ特性を定める係数を固定的でなく、入力デー
タに対応して変化させる適応型のフィルタも知られてお
り、前述のエコーキャンセラに於いては、適応型のフィ
ルタ演算を行う構成が用いられる。この場合、入力デー
タは、シフトレジスタとして作用するメモリに書込み、
係数は他のメモリに格納する構成が一般的であった。

〔発明が解決しようとする問題点〕

ディジタル音声信号は、一般に直線符号化により１４〜
１６ビソト構成となるものであり、このようなディジタ
ル音声信号を処理するディジタルフィルタに於ける係数
は、１６ビツト程度となるものである。従って、データ
及び係数をそれぞれ格納するメモリは、比較的大きな容
量を必要とするものである。

半導体技術の進歩により複雑な回路構成も集積回路化す
ることが可能であり、ディジタルフィルタやエコーキャ
ンセラ等についても集積回路化することができる。その
場合、ランダムアクセスメモリも一緒に集積回路化する
ことになるが、メモリ容量に制限がある。従って、前述
のように、比較的大きなメモリ容量を必要とするディジ
タルフィルタを構成することが困難となる。　　−゛本
発明は、データを圧縮して係数と共にメモリに書込むこ
とにより、メモリ容量を縮小して、集積回路化も容易と
することを目的とするものである。

〔問題点を解決するための手段〕

本発明のフィルタ演算制御方式は、シフトレジスタとし
て作用するメモリに、圧縮データと係数とを１ワードと
して書込み、読出した圧縮データを伸張して係数との演
算を行うものであり、第１図を参照して説明すると、デ
ータ圧縮回路１による圧縮データと、このデータに対す
る係数とを１ワードとしてメモリ２に書込み、このメモ
リ２から演算周期内に順次読出した１ワード中の圧縮デ
ータを、この圧縮データと異なるアドレスに書込み、且
つデータ伸張回路３に加えて伸張する。データ伸張回路
３は、データ圧縮回路１による圧縮処理と逆の処理によ
りデータを伸張して直線符号化データとするものである
。

このデータ伸張回路３により伸張されたデータと、読出
した１ワード中の係数とを演算回路４に加えて演算を行
ってフィルタ出力とし、又その演算によって形成された
係数を次のデータに対する係数としてメモリ２に書込む
ものである。

〔作用〕

直線符号化されたデータが１６ビツト構成の場合に、デ
ータ圧縮回路１により、Ａ則やμ則等の圧伸側に従って
８ビツトに圧縮することができ、又ＡＤＰＣＭにより４
ビツトに圧縮することができるから、メモリ２の容量を
小さくすることができる。又続出した圧縮データをその
まま異なるアドレスに書込むことにより、メモリ２をシ
フトレジスタとして作用させることができる。又演算回
路４によるデータと係数との演算によって形成された係
数を次のデータに対する係数とすることにより、適応型
のフィルタ演算を行うことができ、エコーキャンセラに
も適用することができることになる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１はデ
ータ圧縮回路、１２．．１４．１５はセレクタ、１３．
１７．１８．１９，２１．２２はレジスタ、１６はメモ
リ、２０はデータ伸張回路、２３．２４は乗算器、２５
．２６は加算器、２７．２８はアキュムレータ、３１は
通常のディジタル音声信号等のデータが加えられる端子
、３２は圧伸側に従って圧縮されたデータ或いはＡＤＰ
ＣＭデータが加えられる端子、３３は係数を加える端子
、３４はアドレス信号を加える端子、３５は書込パルス
を加える端子、３６は定数にの入力端子、３７は出力端
子である。

データ圧縮回路１１は、端子３１に加えられた直線符号
化ディジタル音声信号等の例えば１４〜１６ビツトの入
力データを、Ａ則或いはμ則等の圧伸側に従って８ビツ
トに圧縮するか、又は４ビツトのＡＤＰＣＭ信号に変換
する構成を有するものである。又既に８ビット或いは４
ビツト等に圧縮符号化されているデータについては、端
子３２からセレクタ１２を介してレジスタ１３に加えら
れるように制御される。

端子３４．３５には、図示を省略した制御回路からアド
レス信号及び書込パルスが加えられ、セレクタ１４によ
り選択された圧縮データと、セレクタ１５により選択さ
れた係数とが、アドレス信号により指定されたメモリ１
６の領域に１ワードとして書込まれる。又リードサイク
ルの時のアドレス信号で指定されたメモリ１６の領域か
ら１ワードとしての圧縮データと係数とが読出され、圧
縮データはレジスタ１７に、係数はレジスタ１８にそれ
ぞれセットされる。

例えば、メモリ１６のワード数を１２８、データ圧縮回
路１１により１６ビツト構成の直線符号化データを８ビ
ツトに圧縮し、係数を１６ビツトとすると、メモリ１６
の容量は、（８＋１６）Ｘ１２８＝３０７２　　（ビッ
ト）となる。これに対して、データ圧縮を行わない従来
の場合は、（１６十１６）Ｘ１２８＝４０９６　　（ビ
ット）となる。

従って、この場合は、メモリ容量を３／４とすることが
できる。

又続出された圧縮データはレジスタ１７にセットされた
後、データ伸張回路２０に加えられると共に、レジスタ
１９に加えられ、レジスタ１９にセントされた圧縮デー
タは、セレクタ１４を介してメモリ１６に加えられ、ラ
イトモード時のアドレス信号に従って書込まれる。この
圧縮データの続出アドレス信号と書込アドレス信号とを
異なるように設定するものであり、それによって、メモ
リ１６はシフトレジスタと同様に作用することになる。

又データ伸張回路２０は、データ圧縮回路１１と逆の処
理を行うものであり、例えば、８ビツトの圧縮データを
１６ビツトの直線符号化データに変換するものである。

伸張されたデータはレジスタ２１を介して乗算器２３．
２４に加えられる。

又メモリ１６から読出された例えば１６ビツトの係数は
レジスタ１８にセットされ、レジスタ２１とタイミング
を合わせる為のレジスタ２２を介して乗算器２３及び加
算器２６に加えられる。

この実施例は、乗算器２３，２４、加算器２５．２６、
アキュムレータ２７．２８により、第１図に示す演算回
路４を構成した場合を示すものであり、フィルタ演算が
行われる。即ち、ｈ　ｉ　（、、ｏＷ）　＝　ｈ　ｉ　
＋Δｈ、　　　　　　　−（２）Δｈ　＝　　＝　Ｋ　
’　Ｘ　ｎ−４−−（３）の演算が行われ、累積加算結
果が適応型のフィルタ演算出力信号として、出力端子３
７から出力される。なお、Ｋは端子３６から加゛えられ
る定数であり、Ｋ＝０とすると、係数りはデータＸに関
係なく固定される。

又第２図に於いては、メモリ１６のアドレス０〜１２７
に、圧縮されたデータｘ７−１□、〜ｘ、と、係数ｈ０
〜ｈ＋ｚｔとがそれぞれ１ワードして書込まれている場
合を示している。

第３図は動作説明図であり、（ａ）はスタートパルス、
（ｂ）は端子３４に加えるアドレス信号で、Ｒはリード
サイクル、Ｗはライトサイクルを示す。又（Ｃ）はメモ
リ１６の読出データ、（ｄ）はレジスタ１７の内容、（
ｅ）はレジスタ１８の内容、（ｆｌはレジスタ２１の内
容、（蜀はレジスタ２２の内容、（ｈ）はアキュムレー
タ２７の内容、（１）はアキュムレータ２８の内容、０
１はレジスタ１９の内容、（ｋ）はセレクタ１４の選択
出力データ、（１）は書込パルス、（ｍ）はレジスタ１
３の内容をそれぞれ示す。

（ａ）に示すスタートパルスによってフィルタ演算が開
始されるものであり、セレクタ１４はレジスタ１９側を
選択し、セレクタ１５はアキュムレータ２８側を選択す
る。又ライトサイクルＷに於いて、メモリ１６のアドレ
ス１２７が選択された時に、セレクタ１４はレジスタ１
３側を選択するように制御され、レジスタ１３にセット
された圧縮データをメモリ１６のアドレス１２７に書込
むことになる。

又アドレスＯから読出されたデータはレジスタ１９にセ
ットされず、次のアドレス１〜１２７から読出されたデ
ータはレジスタ１９にセットされて、セレクタ１４を介
してメモリ１６に加えられるもので、リードサイクルＲ
のアドレスと、ライトサイクルＷのアドレスとを異なら
せることによって、読出されたデータは異なるアドレス
に書込まれ、データのシフトが行われる。

スタートパルスによって開始された演算周期の最初のリ
ードサイクルＲのアドレス信号は、（ｂ）に示すように
、メモリ１６のアドレスＯを示すから、データＸｎ−１
□７と係数り。とが（Ｃ）に示すように１ワードとして
読出される。このデータＸｎ−１□７はｆｄ）に示すよ
うにレジスタ１７にセットされ、係数ｈ０は（１１４１
に示すようにレジスタ１８にセットされる。

レジスタ１７にセントされたデータｘ＋！−１２７は、
レジスタ１９とデータ伸張回路２０とに加えられ、デー
タ伸張回路２０により１６ビツト等の直線符号化データ
に伸張されて、（ｆｌに示すように、レジスタ２１にセ
ットされる。又レジスタ１８にセットされた係数ｈ０は
（ｇｌに示すようにレジスタ２２にセットされる。なお
、レジスタ１７からレジスタ１９へ加えられたデータＸ
ｎ−１□７は、レジスタ１９にセット信号（図示せず）
が加えられないので、セットされない。

この間に、次のリードサイクルＲのアドレス信号がメモ
リ１６のアドレス１を示すので、メモリ１６のアドレス
１からデータＸ、、−，□、と係数り。

とが１ワードとして読出され、前述と同様にレジスタ１
７．１８にセットされる。

レジスタ２１に伸張された例えば１６ビツトのデータｘ
＋＋−＋ｚ７がセットされ、レジスタ２２に例えば１６
ビツトの係数ｈ０がセットされると、乗算器２３に於い
てｈｏ　・Ｘｎ−１２−１の乗算が行われ、乗算器２４
に於いてＫ　’　Ｘｎ−Ｉｆ？の乗算が行われる。乗算
器２３の出力とアキュムレータ２７の内容とが加算器２
５に加えられ、加算出力がアキュムレータ２７に加えら
れ、最初はアキュムレータ２７の内容Ａが０であるから
、（ｈ）に示すように、乗算器２３の出力のｈｏ　・”
ｎ−１１１がアキュムレータ２７に加えられる。又乗算
器２４の出力とレジスタ２２の内容とが加算器２６に加
えられ、加算出力はアキュムレータ２８に加えられるか
ら、（１）に示すように、最初はに’　ｘｌｌ−１２７
＋　ｈｏとなり、定数ＫをＯ以外の値に設定すれば、最
初の係数ｈ０とは異なる新しい係数ｈａ　（ｎｅｗ）と
してセレクタ１５を介してメモリ１６に加えられる。

メモリ１６のアドレス１から読出されたデータｘ、−，
□、は、データ伸張回路２０により伸張されると共に、
レジスタ１９にセントされ、ライトサイクルＷに於ける
アドレス信号がアドレスＯを示す時に、（ｋｌに示すよ
うに、セレクタ１４からメモリ１６に加えられるから、
メモリ１６のアドレス１から読出されたデータｘｎ−１
２６は、（りに示す書込パルスに従ってアドレス０に書
込まれることになる。即ち、データｘｎ−１２６は、ア
ドレス１からアドレスＯにシフトされたことになる。

又データ伸張回路２０により伸張されたデータＸｎ−１
２６と、係数り、とが乗算器２３に加えられて乗算され
、乗算出力のｈｌ　・ｘ７−１□６とアキュムレータ２
７の内容Ａが加算器２５に加えられて、Ａ＋ｈ、　　・
ＸＦＩ−１２６の加算出力がアキュムレータ２７に加え
られる。又乗算器２４に端子３６からの定数にとレジス
タ２１からデータＸｎ−１２６とが加えられ、Ｋ’Ｘｆ
ｉ−１□６が出力されて、加算器２６によりＫ　’　ｘ
ｎ−１Ｚ６　＋　ｈｌが出力されてアキュムレータ２８
に加えられる。

以下同様にして、リードサイクルＲに於けるアドレス信
号がメモリ１６のアドレス１２７を示して、データｘｎ
と係数り、２．とが続出され、圧縮されたデータＸ、、
は、ライトサイクルＷに於けるアドレス１２６のアドレ
ス信号と書込パルスとに従って、メモリ１６のアドレス
１２６に書込まれる。又アキュムレータ２７の内容は、
ｙ、、＝Ａ＋ｈ１□７　・ｘｆｉとなり、アキュムレー
タ２７の新たな内容は、フィルタ演算出力信号として出
力端子３７から出力される。

又ライトサイクルＷに於けるアドレス１２７のアドレス
信号と書込パルスとに従って、（ｍ）に示すレジスタ１
３にセットされた次のデータｘＩ、や、が（ｋ＋に示す
ように、セレクタ１４からメモリ１６に加えられ、メモ
リ１６のアドレス１２７にデータｘｎ、、が書込まれる
。そして、次のスタートパルスが加えられて、次の演算
周期が開始される。この演算周期は、ディジタル音声信
号が８ＫＨｚサンプリング周波数の場合に、１２５μｓ
とし、１サンプル期間内に、（１）式のフィルタ演算を
行うことになる。

前述の実施例に於ける乗算器２３．２４及び加算器２５
．２６を時分割的に使用すれば、１個の乗算器と１個の
加算器とを用いて、前述のフィルタ演算を行うこともで
きる。又エコーキャンセラとしても適用することができ
、その場合は、出力端子３７からのフィルタ演算出力信
号を用いてディジタル音声信号から減算処理する構成が
付加されることになる。

〔発明の効果〕

以上説明したように、本発明は、圧縮されたデータとこ
のデータに対する係数とを１ワードとしてメモリ２に書
込むことにより、メモリ２の容量を小さくすることがで
き、集積回路化を容易とする利点がある。データとそれ
に対する係数とを１ワードとして書込み、読出しを行う
ことにより、別個のメモリを用いた場合に比較して、書
込み。

読出しの制御構成が簡単化される利点がある。

又メモリ２から読出した１ワードの中のデータをデータ
伸張回路３で伸張して、係数と共に演算回路４に加えて
フィルタ演算を行い、この演算によって形成された係数
を次のデータに対する係数とし、又メモリ２から読出さ
れた圧縮データを異なるアドレスに書込むことにより、
メモリ２をシフトレジスタとして作用させて、フィルタ
演算を行うことができる。その場合、圧縮データとして
循環させるものであるから、回路規模が比較的小さくな
る利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は動作説明図である。 １はデータ圧縮回路、２はメモリ、３はデータ伸張回路
、４は演算回路、１１はデータ圧縮回路、１２，１４．
１５はセレクタ、１６はメモリ、１３．１７．１Ｂ、１
９，２１．２２はレジスタ、２０はデータ伸張回路、２
３．２４は乗算器、２５．２６は加算器、２７．２８は
アキュムレータである。

Claims (1)

1. 【特許請求の範囲】 データ圧縮回路（１）と、メモリ（２）と、データ伸張
   回路（３）と、乗算器及び加算器を含む演算回路（４）
   とを備え、 前記データ圧縮回路（１）により圧縮されたデータと、
   該データに対する係数とを１ワードとして前記メモリ（
   ２）に順次書込み、該メモリ（２）から演算周期内に順
   次読出した１ワード中の圧縮データを該圧縮データとは
   異なるアドレスに書込むと共に前記データ伸張回路（３
   ）に加えて伸張し、伸張されたデータと前記１ワード中
   の係数とを前記演算回路（４）に加えて演算を行い、該
   演算によって形成された係数を次のデータに対する係数
   とする ことを特徴とするフィルタ演算制御方式。