JPS58166854A - 制御信号検出装置 - Google Patents
制御信号検出装置Info
- Publication number
- JPS58166854A JPS58166854A JP57050618A JP5061882A JPS58166854A JP S58166854 A JPS58166854 A JP S58166854A JP 57050618 A JP57050618 A JP 57050618A JP 5061882 A JP5061882 A JP 5061882A JP S58166854 A JPS58166854 A JP S58166854A
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- JP
- Japan
- Prior art keywords
- signal
- flag
- output
- input data
- input
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、画像データ信号の区切りを示すフラグ信号
の検出、及び画像データ信号と同一の信号にならないよ
うに予め挿入するダミー信号の検出、除去を行なう制御
信号検出装置に関するものである。
の検出、及び画像データ信号と同一の信号にならないよ
うに予め挿入するダミー信号の検出、除去を行なう制御
信号検出装置に関するものである。
最近の情報化社会の発展に伴ない、情報を伝達する各種
装置の開発、また情報の伝達を受は手主導形で行なう新
しい情報メディアに属する情報伝送装置の關宛が盛んで
ある。
装置の開発、また情報の伝達を受は手主導形で行なう新
しい情報メディアに属する情報伝送装置の關宛が盛んで
ある。
これらの装置における伝送信号（１）の伝送形式は、第
１図に示すように、画像データ信号（３）と、この画像
データ信号（３）の始まりや終わりを示すフラグ信号（
２）とを時間的にシーケンシャルに挿入してディジタル
伝送するのが一般的である。このフラグ信号（２）は画
像データ信号（３）と区別するためにこれと異なった信
号を設定して奢り、受信側でまず、フラグ信号（２）の
みに着目しこれを検出することによって、それ以後のデ
ータが１Ｉｌｌ像デ一タ信号（３）か、それ以外のもの
かを判別することができる。ところが、画像データ信号
（３）はときとしてフラグ信号（２）と同一になること
がある。これを区別するために画像データ信号＋３）に
予めフラグ信号（２）と同一にならないような、第２図
におけるダミー信号（４）を挿入して、フラグ信号（２
）や画像データ信号（３）の判別を可能にしている。つ
まり第２図に示しているように、フラグ信号（２）がデ
ィジタル信号 ０１１１１１１０ なる８ビツトの信
号で表現される時、画像データ信号（３）のなかでディ
ジタル信号の １ が５ケ連続する場合、フラグ信号（
２）と区別するために次にディジタル信号０ のダミー
信号（４）を挿入する。こうすると、とによって連続し
て受信する伝送信号（１）のなかから誤りのない正確な
画像データ信号（３）を得ることが可能になる。
１図に示すように、画像データ信号（３）と、この画像
データ信号（３）の始まりや終わりを示すフラグ信号（
２）とを時間的にシーケンシャルに挿入してディジタル
伝送するのが一般的である。このフラグ信号（２）は画
像データ信号（３）と区別するためにこれと異なった信
号を設定して奢り、受信側でまず、フラグ信号（２）の
みに着目しこれを検出することによって、それ以後のデ
ータが１Ｉｌｌ像デ一タ信号（３）か、それ以外のもの
かを判別することができる。ところが、画像データ信号
（３）はときとしてフラグ信号（２）と同一になること
がある。これを区別するために画像データ信号＋３）に
予めフラグ信号（２）と同一にならないような、第２図
におけるダミー信号（４）を挿入して、フラグ信号（２
）や画像データ信号（３）の判別を可能にしている。つ
まり第２図に示しているように、フラグ信号（２）がデ
ィジタル信号 ０１１１１１１０ なる８ビツトの信
号で表現される時、画像データ信号（３）のなかでディ
ジタル信号の １ が５ケ連続する場合、フラグ信号（
２）と区別するために次にディジタル信号０ のダミー
信号（４）を挿入する。こうすると、とによって連続し
て受信する伝送信号（１）のなかから誤りのない正確な
画像データ信号（３）を得ることが可能になる。
この発明は、ダミー信号を挿入したｌ１ＩＩｌ像デ一タ
信号とフラグ信号より構成される伝送信号が入力された
とき、この入力１ｄ号からフラグ検出ならびにダミー信
号の検出、除去を行なう制匈信号検出装置を提供するも
ので、特にフラグ信号の割り当て方が異なっていても、
プログラムを変えることによって、簡単にフラグ信号を
検出できるところに特長を有するものである。
信号とフラグ信号より構成される伝送信号が入力された
とき、この入力１ｄ号からフラグ検出ならびにダミー信
号の検出、除去を行なう制匈信号検出装置を提供するも
ので、特にフラグ信号の割り当て方が異なっていても、
プログラムを変えることによって、簡単にフラグ信号を
検出できるところに特長を有するものである。
次に、第３図、第４図及び第５図を用いて、本発明につ
いて大略的な説明を行なう。第３図において、制御イｇ
号検出回路ブロック囚のデータ入力端子Ｑυとクロック
入力端子（２）に、第２図における伝送信号（１）の一
部分に対応した、第４図に示す入力データイ１号（１１
）とクロック信号（１〔がそれぞれ入力されると、制御
信号検出回路ブロック（４）のデータ出力端子のには入
力データ信号：ｌυとまったく同一の信号波形をもつ出
力データ信号（１３が、またクロック出力端子（至）か
らはクロック信号ｔｌ（Ｉと同位相の出力クロック信号
・須がそれぞれ出力される。
いて大略的な説明を行なう。第３図において、制御イｇ
号検出回路ブロック囚のデータ入力端子Ｑυとクロック
入力端子（２）に、第２図における伝送信号（１）の一
部分に対応した、第４図に示す入力データイ１号（１１
）とクロック信号（１〔がそれぞれ入力されると、制御
信号検出回路ブロック（４）のデータ出力端子のには入
力データ信号：ｌυとまったく同一の信号波形をもつ出
力データ信号（１３が、またクロック出力端子（至）か
らはクロック信号ｔｌ（Ｉと同位相の出力クロック信号
・須がそれぞれ出力される。
この例は実は入力データ信号（１旧こフラグ信号’ ０
１１１１１１０ が混合した例を示しており、制御信
号検出回路ブロック（至）内でそれを検出することによ
ってフラグ検出信号（１２をフラグ検出−チーから出力
する。
１１１１１１０ が混合した例を示しており、制御信
号検出回路ブロック（至）内でそれを検出することによ
ってフラグ検出信号（１２をフラグ検出−チーから出力
する。
次に、入力データ信号（ｌυが、第５図のようにディジ
タル４Ｗ号の １ が５ケ連続し、その次にダミー信号
（４）が挿入されているものであるとする。制御１ｄ号
検出回路ブロック（至）では人力されるクロック４ｇ
＠ ＩＩと入力データ信号（１１）とからこのダミー信
号（４）の検出を行ない、この部分に対応するクロック
信号叫のパルスの除去を行ない、クロック出力端子（至
）から出力クロック信号Ｌ１４１を出力する。
タル４Ｗ号の １ が５ケ連続し、その次にダミー信号
（４）が挿入されているものであるとする。制御１ｄ号
検出回路ブロック（至）では人力されるクロック４ｇ
＠ ＩＩと入力データ信号（１１）とからこのダミー信
号（４）の検出を行ない、この部分に対応するクロック
信号叫のパルスの除去を行ない、クロック出力端子（至
）から出力クロック信号Ｌ１４１を出力する。
このように制御信号検出回路ブロック（至）では、入力
される入力データ信号Ｕυのうちから、フラグ検出を行
なったり、ダミー信号の除去を行なったりする機能を有
している。そして、その機能の実現を主としてプログラ
ム処理で行えるところに特長がある。以下、この発明の
詳細な説明して行く。
される入力データ信号Ｕυのうちから、フラグ検出を行
なったり、ダミー信号の除去を行なったりする機能を有
している。そして、その機能の実現を主としてプログラ
ム処理で行えるところに特長がある。以下、この発明の
詳細な説明して行く。
第６図は、制御信号検出回路ブロック（至）の内容を詳
しくした回路図である。図において、（至）は第７図に
示されているテーブルの内容を記憶しているＲ ＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）、Ｔ３１１はＲ
ＯＭ［から出力されるうちの４ピツ） （Ｏｓ −Ｏａ
）の信号レベルを保持するラッチである。そして、ｇ
Ｊ７図のテーブルの構成のしくみを流れ図で示したもの
が第８図である。
しくした回路図である。図において、（至）は第７図に
示されているテーブルの内容を記憶しているＲ ＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）、Ｔ３１１はＲ
ＯＭ［から出力されるうちの４ピツ） （Ｏｓ −Ｏａ
）の信号レベルを保持するラッチである。そして、ｇ
Ｊ７図のテーブルの構成のしくみを流れ図で示したもの
が第８図である。
１ｓ７図のＤＯ−、Ｄｉの記号はＲＯＭ（至）の入力端
子ＤＯ、、−ｗ ＤＩの記号に対応する。同様に１７図
の０１〜０＠の記号は、ＲＯＭ １３１１の出力端子０
１〜０６の記号に対応している。そして、ＲＯＭ１３１
の入力端子Ｄｓ に入力データ信号ｔ１１）が、また入
力端子Ｄａ にクロック信号（１Ｇが入力される。
子ＤＯ、、−ｗ ＤＩの記号に対応する。同様に１７図
の０１〜０＠の記号は、ＲＯＭ １３１１の出力端子０
１〜０６の記号に対応している。そして、ＲＯＭ１３１
の入力端子Ｄｓ に入力データ信号ｔ１１）が、また入
力端子Ｄａ にクロック信号（１Ｇが入力される。
まず入力データ信号（ｉｌｌにフラグ信号（０１１１１
１１０）が混在している時のその検出アルゴリズムにつ
いてのべる。ＲＯＭ（至）の入力端子Ｄ１〜Ｄ４に加え
られているラッチ１３１）の出力信号は予めリセットさ
れた状態になっている。それは、第７図中のテーブル状
態−のＤｓ ｗ Ｄ ａに対応する状態に相当する。こ
の時、ＲＯＭ（至）の入力端子Ｄ６にフラグ信号の１ビ
ツト目の信号 ０ が加わっていると、入力端子Ｄｏ
（第７図中の記号Ｄｏに対応）に加わるクロック信号（
ｌｌの極性に対応して、ＲＯＭ（至）の出力端子０１〜
Ｏ＠は第７図に示す状態ωになる。
１１０）が混在している時のその検出アルゴリズムにつ
いてのべる。ＲＯＭ（至）の入力端子Ｄ１〜Ｄ４に加え
られているラッチ１３１）の出力信号は予めリセットさ
れた状態になっている。それは、第７図中のテーブル状
態−のＤｓ ｗ Ｄ ａに対応する状態に相当する。こ
の時、ＲＯＭ（至）の入力端子Ｄ６にフラグ信号の１ビ
ツト目の信号 ０ が加わっていると、入力端子Ｄｏ
（第７図中の記号Ｄｏに対応）に加わるクロック信号（
ｌｌの極性に対応して、ＲＯＭ（至）の出力端子０１〜
Ｏ＠は第７図に示す状態ωになる。
ところで、出力端子０１〜０・のうち０−〜０−の信号
は、次にどの番地に飛ぶかの番地情報になっており、ラ
ッチ回路６υを介した後ＲＯＭ ｇＩＩの入力端子Ｄ１
〜Ｄ４に加わる。これをもう少しわかりやすく説明した
図が第８図で、図中判断ステップ−の中に書かれている
数字がフラグ信号の１ビツト目の ０ に相当し、その
右下に飛先番地暢υを示している。クロック信号ｆｉＧ
の立下りで、レベル保持するラッチ回路６υはテーブル
状態６υの記号Ｄ１〜Ｄ４に対応する信号を出力するが
、ＩＬＯＭ、ｌ）の入力端子ＤＩに続いてフラグ信号の
２ビツト目の信号１ が入力されると、ＩＬＯＭ−の出
力は予めプログラムされた信号、例えば第７図における
状態（社）のような信号を出力する。同様にこれらの信
号はラッチ回路ＣＩ旧こよりレベル保持され、ＲＯＭ１
３１に加えられる。以後同様な操作を順次繰り返してｋ
ＯＪ３Ｉｉｌに記憶された飛先番地に従ってプログラム
が進行して行く。なお、ｉＬ（ＪＭＪＩの出力端子Ｏ！
からは、第７図に示しているように、 ０ 除去を行な
うテーブル状態−以外はクロ・ツク信号ｉｌｌと、つま
り入力端子ＤＯに加わっている信号と同一な信号を出力
する。
は、次にどの番地に飛ぶかの番地情報になっており、ラ
ッチ回路６υを介した後ＲＯＭ ｇＩＩの入力端子Ｄ１
〜Ｄ４に加わる。これをもう少しわかりやすく説明した
図が第８図で、図中判断ステップ−の中に書かれている
数字がフラグ信号の１ビツト目の ０ に相当し、その
右下に飛先番地暢υを示している。クロック信号ｆｉＧ
の立下りで、レベル保持するラッチ回路６υはテーブル
状態６υの記号Ｄ１〜Ｄ４に対応する信号を出力するが
、ＩＬＯＭ、ｌ）の入力端子ＤＩに続いてフラグ信号の
２ビツト目の信号１ が入力されると、ＩＬＯＭ−の出
力は予めプログラムされた信号、例えば第７図における
状態（社）のような信号を出力する。同様にこれらの信
号はラッチ回路ＣＩ旧こよりレベル保持され、ＲＯＭ１
３１に加えられる。以後同様な操作を順次繰り返してｋ
ＯＪ３Ｉｉｌに記憶された飛先番地に従ってプログラム
が進行して行く。なお、ｉＬ（ＪＭＪＩの出力端子Ｏ！
からは、第７図に示しているように、 ０ 除去を行な
うテーブル状態−以外はクロ・ツク信号ｉｌｌと、つま
り入力端子ＤＯに加わっている信号と同一な信号を出力
する。
このように順次、入力データ信号０υがＲＯＭ１．！Ｏ
の入力端子１１に加わって、やがてフラグ信号の８ビツ
ト目の信号 Ｏが到来したとしよう。この時のラッチ３
１１の出力信号は第７図に８けるテーブル状態（６３の
Ｄ１〜Ｄ４ に対応している。この時、ｋＯＪＪＩの出
力端子Ｏ１−，−Ｏｓには入力端子ＤＯ昏こ対応して状
態嘔のような信号を出力する。つまり、この時点でフラ
グ信号の到来が検出できるので、出力端子Ｏ１には、予
めディジタフレレベル １ なる信号が出力するように
プログラムを作っておけば、フラグ検出信号ｔ１３を得
ること力ｆできる。一方、フラグ検出を行なった（第８
図のステ・ノブ（４３参照）後は、飛先番地を示す出力
端子０８〜０６番こは、状 □態−におけるよう
な値にプログラムしておくことにより、最初の番地に飛
ぶことになる。第８図番こ従えば、飛先番地（＠に対応
する。
の入力端子１１に加わって、やがてフラグ信号の８ビツ
ト目の信号 Ｏが到来したとしよう。この時のラッチ３
１１の出力信号は第７図に８けるテーブル状態（６３の
Ｄ１〜Ｄ４ に対応している。この時、ｋＯＪＪＩの出
力端子Ｏ１−，−Ｏｓには入力端子ＤＯ昏こ対応して状
態嘔のような信号を出力する。つまり、この時点でフラ
グ信号の到来が検出できるので、出力端子Ｏ１には、予
めディジタフレレベル １ なる信号が出力するように
プログラムを作っておけば、フラグ検出信号ｔ１３を得
ること力ｆできる。一方、フラグ検出を行なった（第８
図のステ・ノブ（４３参照）後は、飛先番地を示す出力
端子０８〜０６番こは、状 □態−におけるよう
な値にプログラムしておくことにより、最初の番地に飛
ぶことになる。第８図番こ従えば、飛先番地（＠に対応
する。
なお、ＲＯＭ（至）の出力端子０１から出力される信号
は、クロック信号ｔｌｌと同一の出力クロック信号αΦ
になっているので、結局第４図に示すようなフラグ検出
信号ａ２と出力クロック信号（１番及びデータ出力信号
０３が、それぞれフラグ検出端子凶、クロック出力端子
（至）、データ出力端子−から出力されることになる。
は、クロック信号ｔｌｌと同一の出力クロック信号αΦ
になっているので、結局第４図に示すようなフラグ検出
信号ａ２と出力クロック信号（１番及びデータ出力信号
０３が、それぞれフラグ検出端子凶、クロック出力端子
（至）、データ出力端子−から出力されることになる。
さて、次に ０ 除去のアルゴリズムについて説明を行
なう。ＲＯＭ（至）に加わっている入力端子ＤＩ〜Ｄ４
はテーブル状態（財）の記号ＤＩ〜Ｄ４に示すよう
に通常 ０ で設定される。これは第８図のフローチャ
ートより簡単に理解できる。ｓ５図における入力データ
信号（ｌυにダミー信号 ０ が混在するディジタル信
号 １１１１１０１ を想疋する時のダミー信号０
の除去を具体的に説明する。テーブル番地（−に示すよ
うに、入力端子Ｄ６に入力ディジタル信号の１ビツト目
の １ なる信号が入力されると、ＲＯＭ（至）の出力
端子Ｏｓ〜０６には、次の飛先番地を示す信号がのぞく
。この信号は、クロック信号ｔ１１の立下りでレベル保
持するラッチ回路３Ｄを通して、先述したようにＲＯＭ
（７）の入力端干出〜Ｄ４ に加えられる。第８図に、
入力ディジタル信号が到来するごとにＲＯＭ（至）の出
力端子０＄〜０・に対応する飛先番地をω〜−に示す。
なう。ＲＯＭ（至）に加わっている入力端子ＤＩ〜Ｄ４
はテーブル状態（財）の記号ＤＩ〜Ｄ４に示すよう
に通常 ０ で設定される。これは第８図のフローチャ
ートより簡単に理解できる。ｓ５図における入力データ
信号（ｌυにダミー信号 ０ が混在するディジタル信
号 １１１１１０１ を想疋する時のダミー信号０
の除去を具体的に説明する。テーブル番地（−に示すよ
うに、入力端子Ｄ６に入力ディジタル信号の１ビツト目
の １ なる信号が入力されると、ＲＯＭ（至）の出力
端子Ｏｓ〜０６には、次の飛先番地を示す信号がのぞく
。この信号は、クロック信号ｔ１１の立下りでレベル保
持するラッチ回路３Ｄを通して、先述したようにＲＯＭ
（７）の入力端干出〜Ｄ４ に加えられる。第８図に、
入力ディジタル信号が到来するごとにＲＯＭ（至）の出
力端子０＄〜０・に対応する飛先番地をω〜−に示す。
このように飛先番地が入力ディジタル信号に対応して順
々に進行して行く。そのうち、ダミー信、％０＃が到来
するが、このダミー信号′０“の除去は以下のアルゴリ
ズムにより実現できる。いま、ｌＬＯＭｃｌｌの入力端
子Ｄ６にダミー信号０ が到来しているとしよう。テー
ブル番地は６１である。この時、そのアドレスに対応す
るデータの内容をテーブル状態（財）のようにプログラ
ムして書き込んでおけば、所定の飛先番地に飛ばすこと
が行なえると同時°に出力端子０諺からは出力クロック
信号が０ として出力されることになる。このことは入
電 ｌ 力されたクロック信号０〔に対しダミー信号０ の存在
する時のみクロックパルスを阻止したことになっている
。このようにして結局、第５図に示すような出力データ
信号１１ｍ及び出力クロック信号０４１がデータ出力端
子（ハ）とクロック出力端子（至）より出力される。
々に進行して行く。そのうち、ダミー信、％０＃が到来
するが、このダミー信号′０“の除去は以下のアルゴリ
ズムにより実現できる。いま、ｌＬＯＭｃｌｌの入力端
子Ｄ６にダミー信号０ が到来しているとしよう。テー
ブル番地は６１である。この時、そのアドレスに対応す
るデータの内容をテーブル状態（財）のようにプログラ
ムして書き込んでおけば、所定の飛先番地に飛ばすこと
が行なえると同時°に出力端子０諺からは出力クロック
信号が０ として出力されることになる。このことは入
電 ｌ 力されたクロック信号０〔に対しダミー信号０ の存在
する時のみクロックパルスを阻止したことになっている
。このようにして結局、第５図に示すような出力データ
信号１１ｍ及び出力クロック信号０４１がデータ出力端
子（ハ）とクロック出力端子（至）より出力される。
以上のように本発明によれば、入力データ信号。
クロック信号および数ビットの飛先番地の情報信号によ
って決まるＲＯＭのアドレスに、フラグ検出信号、ダミ
ー信号の検出情報を含むクロック信号および飛先番地の
情報信号からなる出力を記憶させ、該ＲＯＭの出力のう
ち飛先番地の情報信号をラッチ回路によりクロックの時
間間隔ごとに保持して上記ＲＯＭの飛先番地の情報信号
入力に入力し、予めプログラムされた内容に従って処理
が進行してゆくようにしたため、情報伝送装置における
伝送信号の伝送形式がフラグ信号とＩｉ像データ信号よ
り構成される方式のものでは、フラグ信号の割り当て方
が異なったりしてもＲＯＭの差し替えやあるいは予め伝
送信号フォーマットにあったテーブルの内容をプログラ
ム化しておくことにより、異なる他゛の方式にも藺単に
対応できる効果がある。
って決まるＲＯＭのアドレスに、フラグ検出信号、ダミ
ー信号の検出情報を含むクロック信号および飛先番地の
情報信号からなる出力を記憶させ、該ＲＯＭの出力のう
ち飛先番地の情報信号をラッチ回路によりクロックの時
間間隔ごとに保持して上記ＲＯＭの飛先番地の情報信号
入力に入力し、予めプログラムされた内容に従って処理
が進行してゆくようにしたため、情報伝送装置における
伝送信号の伝送形式がフラグ信号とＩｉ像データ信号よ
り構成される方式のものでは、フラグ信号の割り当て方
が異なったりしてもＲＯＭの差し替えやあるいは予め伝
送信号フォーマットにあったテーブルの内容をプログラ
ム化しておくことにより、異なる他゛の方式にも藺単に
対応できる効果がある。
第１図は従来の伝送信号の伝送形式を説明するための図
、第２図は第１図の伝送信号の詳細を示す図、′ｓ３図
は本発明の一実施例の制御信号検出装置のブロック図−
１第４図及び第５図は第３図の動作を説明するためのタ
イムチャート図、第６図は本発明の一実施例の詳細なブ
ロック図、ｇ１６７図及び第８図は第６図の動作を説明
するためのテーブル及びフローチャートをそれぞれ示す
図である。 図において、（至）は制御信号検出回路ブロック、（社
）は入力データ端子、固′はクロック入力端子、［有］
はデータ、出力端子、勿はクロック出力端子、（至）は
フラグ検出端子、橢はＲＯＭ、１３１１はラッチ回路、
−〜（財）はテーブル状態、鴫〜輛は状態、ｆ４ｉｌ〜
１４擾。 ω〜（財）は飛先番地である。 なお図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第４図 （ｃ）１２ （ｅ）１４ 第５図 （ｃ）１４ 第６図 第７図 第８図
、第２図は第１図の伝送信号の詳細を示す図、′ｓ３図
は本発明の一実施例の制御信号検出装置のブロック図−
１第４図及び第５図は第３図の動作を説明するためのタ
イムチャート図、第６図は本発明の一実施例の詳細なブ
ロック図、ｇ１６７図及び第８図は第６図の動作を説明
するためのテーブル及びフローチャートをそれぞれ示す
図である。 図において、（至）は制御信号検出回路ブロック、（社
）は入力データ端子、固′はクロック入力端子、［有］
はデータ、出力端子、勿はクロック出力端子、（至）は
フラグ検出端子、橢はＲＯＭ、１３１１はラッチ回路、
−〜（財）はテーブル状態、鴫〜輛は状態、ｆ４ｉｌ〜
１４擾。 ω〜（財）は飛先番地である。 なお図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第４図 （ｃ）１２ （ｅ）１４ 第５図 （ｃ）１４ 第６図 第７図 第８図
Claims (1)
- （１） 入力データ信号の区切りを示すフラグ信号を
検出しかつ上記入力データ信号に該データ信号がフラグ
信号と同一の信号にならないように挿入したダミー信号
を検出、除去するための制御信号検出装置であって、入
力データ信号、クロック信号および数ビットの飛先番地
の情報信号によって決まるアドレスにフラグ検出信号、
ダミー信号の検出情報を含むクロック信号および飛先番
地の情報信号からなる出力を記憶しているリード・オン
リ・メモリ（以下ＲＯＭと称す）と、入力クロック信号
の時間間隔ごとに上記ＲＯＭの出力の数ビットからなる
飛先番地の情報信号を保持し上記ｋＯＭの入力のうちの
数ビットに入力するラッチ回路とを備え、上記ＲＯＭに
おける入力アドレスと出力との関係が、入力データ信号
の１ビツトずつの情報に応じて上記飛先番地が変化し入
力データ信号中にフラグ信号が現われたとき上記出力中
のフラグ検出信号がこれを検出した信号となっており上
記入力データ信号中にダミー信号が現われたとき上記出
力中のクロック信号がダミー信号を検出、除去した信号
となっていることを特徴とする制御信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050618A JPS58166854A (ja) | 1982-03-26 | 1982-03-26 | 制御信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050618A JPS58166854A (ja) | 1982-03-26 | 1982-03-26 | 制御信号検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166854A true JPS58166854A (ja) | 1983-10-03 |
Family
ID=12863958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050618A Pending JPS58166854A (ja) | 1982-03-26 | 1982-03-26 | 制御信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2592731A1 (fr) * | 1986-01-03 | 1987-07-10 | Sagem | Terminal d'un reseau de transmissions de donnees numeriques a commutation par paquets |
-
1982
- 1982-03-26 JP JP57050618A patent/JPS58166854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2592731A1 (fr) * | 1986-01-03 | 1987-07-10 | Sagem | Terminal d'un reseau de transmissions de donnees numeriques a commutation par paquets |
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