JPS58166464A - Ｚａｐデ−タ修正制御方式 - Google Patents
Ｚａｐデ−タ修正制御方式Info
- Publication number
- JPS58166464A JPS58166464A JP57049452A JP4945282A JPS58166464A JP S58166464 A JPS58166464 A JP S58166464A JP 57049452 A JP57049452 A JP 57049452A JP 4945282 A JP4945282 A JP 4945282A JP S58166464 A JPS58166464 A JP S58166464A
- Authority
- JP
- Japan
- Prior art keywords
- correction
- control
- block
- memory
- modification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、情報処理システムにおけるＺＡＰデータによ
るロードモジエールの修正制御方式に関し、特に修正処
理の際に、直接アクセスがリューふとメ＝りとの間でテ
キストがロードあるいはストアされるためＫＩＬ’する
処理時間を最小にして、ＺＡＰ修正処理の高速化を実現
する修正制御方式％式％ 技術の背景 ｏ−トーｖ−ソユールは、制御セクション毎ニ、小さな
ブロックの集合体として、直接アクセス？リュームＤＡ
ＳＤ上に格納されている。このロードモジュールに、Ｚ
ＡＰデータに基づく修正を行なう際には、修正制御文（
ＲＥＰ文）毎に、修正対象のブロックを、直接アクセ誠
Ｉリューム上に書き戻す処理が行なわれる。
るロードモジエールの修正制御方式に関し、特に修正処
理の際に、直接アクセスがリューふとメ＝りとの間でテ
キストがロードあるいはストアされるためＫＩＬ’する
処理時間を最小にして、ＺＡＰ修正処理の高速化を実現
する修正制御方式％式％ 技術の背景 ｏ−トーｖ−ソユールは、制御セクション毎ニ、小さな
ブロックの集合体として、直接アクセス？リュームＤＡ
ＳＤ上に格納されている。このロードモジュールに、Ｚ
ＡＰデータに基づく修正を行なう際には、修正制御文（
ＲＥＰ文）毎に、修正対象のブロックを、直接アクセ誠
Ｉリューム上に書き戻す処理が行なわれる。
＠１図は、従来方式におけるＺＡＰデータによるロード
モジュール修正処理の概要を示し、箒２図はその処理フ
ローを示している。以下に、図にしたがって説明する。
モジュール修正処理の概要を示し、箒２図はその処理フ
ローを示している。以下に、図にしたがって説明する。
第１図（１） において、１制御セクシヨン分の修正制
御文を入力する。（ｉｆ）において、ＤＡＳＤ＆リュー
ム上のロードモジュールの中て、Δ印で指示された修正
制御文が示す修正対象箇所を含むブロックの１つをアク
セスし、そのテキストをＧｉＤにおいて、メ毫す上に読
み込む。ここで、修正制御文にしたがってテキストを修
正し、修正績テキストを鳴りでＤＡＳＤ ＆リエーム上
のロードモジュールに書き戻し、該ＤＡＳＤ上のロード
モジュールを一部修正済にする。次の修正制御文につい
て、再びＤＡＳＤ ｚリューム上のロードモジュールか
ら、修正対象箇所を含むブロックをアクセスし、そのテ
キストをメモリに読み込み、同様にテキスト修正を行な
ってＤＡＳＤへ書き戻す。以上の処理は、１制御セクシ
ヨンについて入力され要修正制御文の数だけ繰り返され
る。この結果、最終的にＤＡＳＤ上のロードモジュール
は、修正処理されたものとなる。
御文を入力する。（ｉｆ）において、ＤＡＳＤ＆リュー
ム上のロードモジュールの中て、Δ印で指示された修正
制御文が示す修正対象箇所を含むブロックの１つをアク
セスし、そのテキストをＧｉＤにおいて、メ毫す上に読
み込む。ここで、修正制御文にしたがってテキストを修
正し、修正績テキストを鳴りでＤＡＳＤ ＆リエーム上
のロードモジュールに書き戻し、該ＤＡＳＤ上のロード
モジュールを一部修正済にする。次の修正制御文につい
て、再びＤＡＳＤ ｚリューム上のロードモジュールか
ら、修正対象箇所を含むブロックをアクセスし、そのテ
キストをメモリに読み込み、同様にテキスト修正を行な
ってＤＡＳＤへ書き戻す。以上の処理は、１制御セクシ
ヨンについて入力され要修正制御文の数だけ繰り返され
る。この結果、最終的にＤＡＳＤ上のロードモジュール
は、修正処理されたものとなる。
このように、従来方式では、ＤＡＳＤとメモリとの間で
、修正制御文毎にテキストの出入のための転送がなされ
、たとえば同一ブロック内に複数の修正箇所がある場合
には、その回数だけ同一テキストが出入される仕組みと
なっていた。このため、ＺＡＰデータを用いて行なわれ
るロードモジュールの修正処理においては、テキストの
転送処理時間が処理速度を低下させる大きな原因となっ
ていた。
、修正制御文毎にテキストの出入のための転送がなされ
、たとえば同一ブロック内に複数の修正箇所がある場合
には、その回数だけ同一テキストが出入される仕組みと
なっていた。このため、ＺＡＰデータを用いて行なわれ
るロードモジュールの修正処理においては、テキストの
転送処理時間が処理速度を低下させる大きな原因となっ
ていた。
発明の目的および構成
本発明は、上述し九従来方式の欠点を改善する九め、修
正対象のロードモジュール全体をまとめてメモリに移し
ておき、修正は全てその移されたロードモジュールに対
して行ない、修正後に、修正されたプロッタのみをまと
めて書き戻すことＫより、メモリのスペースは従来より
も必要となるが、処理速度の著しい向上を可能にする亀
のである。
正対象のロードモジュール全体をまとめてメモリに移し
ておき、修正は全てその移されたロードモジュールに対
して行ない、修正後に、修正されたプロッタのみをまと
めて書き戻すことＫより、メモリのスペースは従来より
も必要となるが、処理速度の著しい向上を可能にする亀
のである。
本発明は、そのための構成として、処理装置と、メモリ
と、ロードモジュールが格納され九直接アクセスがリュ
ームとを具えたデータ処理システムにおいて、更に、修
正対象のロートモＪ ニー ルｆ１１１１ＪＩＩセクシ
ョン単位で上記直接アク七スゲリュームから上記メモリ
に読み込む手段と、骸メモリ上に読み込まれた制御セク
ションについて、与えられた修正制御文にしたがって全
ての修正箇所を修正する修正処理手段と、皺修正された
制御セクションについて、皺制御セクションを構成する
ブロック毎に修正の有無を表示する手段とを！し、制御
セクション内の全ての修正箇所が修正された後、上記ブ
ロック毎の修正有無表示を参照して、修正有表示をとも
なうブロックのみを、上記メモリから上記直接アクセス
がリュームへ書き戻すことを特徴としている。
と、ロードモジュールが格納され九直接アクセスがリュ
ームとを具えたデータ処理システムにおいて、更に、修
正対象のロートモＪ ニー ルｆ１１１１ＪＩＩセクシ
ョン単位で上記直接アク七スゲリュームから上記メモリ
に読み込む手段と、骸メモリ上に読み込まれた制御セク
ションについて、与えられた修正制御文にしたがって全
ての修正箇所を修正する修正処理手段と、皺修正された
制御セクションについて、皺制御セクションを構成する
ブロック毎に修正の有無を表示する手段とを！し、制御
セクション内の全ての修正箇所が修正された後、上記ブ
ロック毎の修正有無表示を参照して、修正有表示をとも
なうブロックのみを、上記メモリから上記直接アクセス
がリュームへ書き戻すことを特徴としている。
発明の実施例
以下に、本発明を実施例にしたがって詳述する。
１８３図は、本発明によるＺＡＰデーデー正制御方式の
概要を示し、第４図はその処ｌ！フローを示している。
概要を示し、第４図はその処ｌ！フローを示している。
はじめに、ＮＡＭＥ制御文を用いて修正対象のロードモ
ジュール名とその制御セクション名とを指定する。続い
て、修正制御文を全て読み込む。
ジュール名とその制御セクション名とを指定する。続い
て、修正制御文を全て読み込む。
それから、第３図（１）に示すように、ＤＡＳＤ＆リュ
ーム上の指定され九ロードモゾエールの制御セクション
から、テキスト部を全部、仮想メモリ上にロードする。
ーム上の指定され九ロードモゾエールの制御セクション
から、テキスト部を全部、仮想メモリ上にロードする。
この結果、仮想メモリ上に１制御セクシヨンの全ブロッ
クが展開される。
クが展開される。
次Ｋ 、 （ｉｆ）において、仮想メモリ上の全テキス
トブロックを対象に、先に読み込まれている修正制御文
を逐次的に適用して、それぞれの修正箇所の修正処理を
奥行する。修正績ブロックには、修正有マーク本を付記
する。全ての修正制御文を適用して修正処理が終了しえ
ら、転送処理に移る。
トブロックを対象に、先に読み込まれている修正制御文
を逐次的に適用して、それぞれの修正箇所の修正処理を
奥行する。修正績ブロックには、修正有マーク本を付記
する。全ての修正制御文を適用して修正処理が終了しえ
ら、転送処理に移る。
Ｇｉｔｌにおいて、仮想メモリ上の全テキストブロック
について、修正有！−り＊の有無を調べる。修正有マー
ク＊が検出されたとき、その修正績のテキストブロック
を、ＤＡＳＤ−リューム内のロードモジュールに書き戻
し、修正を行なう。これを全ての修正有マーク本につい
て繰り返す。全テキストブロックの修正有マーク＊のチ
ェックとそれにともなうテキストブロックを書き戻す処
理が終了したとき、ＺＡＰデータ修正処理は終了する。
について、修正有！−り＊の有無を調べる。修正有マー
ク＊が検出されたとき、その修正績のテキストブロック
を、ＤＡＳＤ−リューム内のロードモジュールに書き戻
し、修正を行なう。これを全ての修正有マーク本につい
て繰り返す。全テキストブロックの修正有マーク＊のチ
ェックとそれにともなうテキストブロックを書き戻す処
理が終了したとき、ＺＡＰデータ修正処理は終了する。
以上のように、本実施例では、ＤＡＳＤ〆リュームとメ
モリとの間の転送処理は、最初に制御セクション全体を
ＤＡＳＤから仮想メモリへ飲み込んだ処理と、修正処理
終了後に、その制御セクション中の修正されたテキスト
ブロックのみをＤＡＢＤへ書き戻す処理とがあるだけで
、従来のようにテキストブロックを修正する度にそのブ
ロックを出入させる転送処理は行なわれない。
モリとの間の転送処理は、最初に制御セクション全体を
ＤＡＳＤから仮想メモリへ飲み込んだ処理と、修正処理
終了後に、その制御セクション中の修正されたテキスト
ブロックのみをＤＡＢＤへ書き戻す処理とがあるだけで
、従来のようにテキストブロックを修正する度にそのブ
ロックを出入させる転送処理は行なわれない。
第５図は、本発明実施例のシステム構成図である。図に
おいて、１は処理装置、２はメモリであり仮想メモリ空
間を表わす。３はＤＡＳＤ、４は入出力処理部１．５は
ＺＡＰデータ修正処理部、６は修正有テキスト転送制御
部、７乃至ｌＯはメモリ２内に格納され九データでｉｎ
’、７はＮＡＭＥ文データ、８はＤＡＳＤから読み込ま
れ九修正対象ロードモジュール、９はロードモジュール
のテキストブロック毎に対応させて設けられた修正有マ
タを示している。また１１は入力装置、ルは出力装置で
ある。
おいて、１は処理装置、２はメモリであり仮想メモリ空
間を表わす。３はＤＡＳＤ、４は入出力処理部１．５は
ＺＡＰデータ修正処理部、６は修正有テキスト転送制御
部、７乃至ｌＯはメモリ２内に格納され九データでｉｎ
’、７はＮＡＭＥ文データ、８はＤＡＳＤから読み込ま
れ九修正対象ロードモジュール、９はロードモジュール
のテキストブロック毎に対応させて設けられた修正有マ
タを示している。また１１は入力装置、ルは出力装置で
ある。
動作において、まず、入力装置１１からＮＡＭＥ文？、
ＲＥＰ文１０等のロードモジュール修正用のＺＡＰデー
タが入力され、ＮＡＭＥ文７で指定され７ｊｏ−トモジ
ュールの制御セクション・テキスト全部が、入出力処理
部４により、ＤＡＢＤ３からメモリ２へ読み込まれる。
ＲＥＰ文１０等のロードモジュール修正用のＺＡＰデー
タが入力され、ＮＡＭＥ文７で指定され７ｊｏ−トモジ
ュールの制御セクション・テキスト全部が、入出力処理
部４により、ＤＡＢＤ３からメモリ２へ読み込まれる。
ＺＡＰｊ”−夕修正処理部５は、ＲＥＰ文１０ｔ−１１
１次取）出し、指示された修正箇所および内容にしたが
って、制御セクション８のテキスト修正を行なう。修正
処理は、前述したように、メモリ２上に展開され九制御
セクション８について行なわれ、その間、ＤＡＢＤ３と
の出入転送は行なわない。
１次取）出し、指示された修正箇所および内容にしたが
って、制御セクション８のテキスト修正を行なう。修正
処理は、前述したように、メモリ２上に展開され九制御
セクション８について行なわれ、その間、ＤＡＢＤ３と
の出入転送は行なわない。
ＺＡＰデータ修正処環処理は、修正有マークテーブル９
を管理している。修正有マークテーブル９は制御セクシ
曹ン８を読み込んだ後生成され、制御セクタ曹ン内の各
ブロックに対応する各１つの７ラグをもつテーブルであ
る。ＺＡＰ修正処理部５は、各１！ロツクに関する全て
のＲＥＰ’ｆｆ１Ｋついて、その修正処理を終了したと
き、修正有１−クチ−プル９中の該轟ブロックの７ラグ
をＯＮ（すなわち、修正有マーク＊の付与）にする。
を管理している。修正有マークテーブル９は制御セクシ
曹ン８を読み込んだ後生成され、制御セクタ曹ン内の各
ブロックに対応する各１つの７ラグをもつテーブルであ
る。ＺＡＰ修正処理部５は、各１！ロツクに関する全て
のＲＥＰ’ｆｆ１Ｋついて、その修正処理を終了したと
き、修正有１−クチ−プル９中の該轟ブロックの７ラグ
をＯＮ（すなわち、修正有マーク＊の付与）にする。
制御セクション８に関する全てのＲＥＰ文を処理し終る
と、ＺＡＰデータ修正処理部５は、修正有テキスト転送
制御部６に制御を移す。修正有テキスト転送制御部６は
、修正有マークテーブル９を読み取り、フラグがＯＮと
なっているブロックを検出する。次に、これら修正有り
のブロックのみを、入出力処理部４を介して、順次的に
ＤＡＢＤ３へ書き戻すように制御する。
と、ＺＡＰデータ修正処理部５は、修正有テキスト転送
制御部６に制御を移す。修正有テキスト転送制御部６は
、修正有マークテーブル９を読み取り、フラグがＯＮと
なっているブロックを検出する。次に、これら修正有り
のブロックのみを、入出力処理部４を介して、順次的に
ＤＡＢＤ３へ書き戻すように制御する。
以上により、指定された１制御セクシヨンの修正処理は
完了する。
完了する。
発明の効果
本発明によれば、従来ＲＥＰ文の数だけ必要とされたＤ
ＡＳＤ ＆リュームとメモリとの間でのロードモジュー
ル・ブロックの出入転送回数を、修正ブロックの書き戻
し回数だけに減少させることができ、特に−一ノロック
内に多数の修正箇所をもつ、すなわち多数のＲＥＰ文が
適用される修正処理の場合Ｋ、処理速度を大幅に改善す
ることができる。
ＡＳＤ ＆リュームとメモリとの間でのロードモジュー
ル・ブロックの出入転送回数を、修正ブロックの書き戻
し回数だけに減少させることができ、特に−一ノロック
内に多数の修正箇所をもつ、すなわち多数のＲＥＰ文が
適用される修正処理の場合Ｋ、処理速度を大幅に改善す
ることができる。
第１図は従来方式によるＺＡＰデータ修正処理の概要説
明図、第２図はその処［１７０−図、第３図は本発明方
式によるＺＡＰデータ修正処理の概１１１［明図、第４
図はその処理フロー図、第５図は実施例システムの構成
図である。 図中、１は処ｍ装置、２はメモリ、３はＤＡＳＤ。 ４は入出力処理部、５はＺＡＰデータ修正処理部、６は
修正有テキスト転送制御部、７はＮＡＭＥ文データ、８
はロードモジュール制御セクション、９は修正有マーク
テーブル、１０はＲＥＰ文データ、１１は入力装置、Ｕ
は出力装置を示している。 特許出願人 富士通株式金社 代理人弁理士 長 谷 川 文 贋 （外１名） 才１０ （ｉ）７ 律３目 才４目
明図、第２図はその処［１７０−図、第３図は本発明方
式によるＺＡＰデータ修正処理の概１１１［明図、第４
図はその処理フロー図、第５図は実施例システムの構成
図である。 図中、１は処ｍ装置、２はメモリ、３はＤＡＳＤ。 ４は入出力処理部、５はＺＡＰデータ修正処理部、６は
修正有テキスト転送制御部、７はＮＡＭＥ文データ、８
はロードモジュール制御セクション、９は修正有マーク
テーブル、１０はＲＥＰ文データ、１１は入力装置、Ｕ
は出力装置を示している。 特許出願人 富士通株式金社 代理人弁理士 長 谷 川 文 贋 （外１名） 才１０ （ｉ）７ 律３目 才４目
Claims (1)
- 処理装置と、メモリと、ロードモジュールが格納された
直接アクセスーリュームとを具えたデータ処理システム
において、更に、修正対象のロードモジュールを制御セ
クシ曹ン単位で上記直接アクセスがリュームから上記メ
モリー読み込む手段と、骸メモリ上に読み込まれた制御
セクションについて、与えられた修正制御文にしたがっ
て全ての修正箇所を修正する修正処理手段と、諌修正さ
れ九制御セクションについて、−ｍ−セクションを構成
するプ四ツク毎に修正あ肴無を表示する手段とを有し、
制御セクシ冒ン丙の全ての修正箇所が修正され九俵、上
記ブロックｉの修正有無表示を参照して、修正有表示を
ともなうブロックのみを、上記メモリから上記直接テク
セスーリュームへ書き戻すことを特徴とするＺＡＰデー
タ修正制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049452A JPS58166464A (ja) | 1982-03-27 | 1982-03-27 | Ｚａｐデ−タ修正制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049452A JPS58166464A (ja) | 1982-03-27 | 1982-03-27 | Ｚａｐデ−タ修正制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166464A true JPS58166464A (ja) | 1983-10-01 |
| JPS6346862B2 JPS6346862B2 (ja) | 1988-09-19 |
Family
ID=12831527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57049452A Granted JPS58166464A (ja) | 1982-03-27 | 1982-03-27 | Ｚａｐデ−タ修正制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296141A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | セグメント範囲外のロ−ドモジュ−ルパッチ方式 |
-
1982
- 1982-03-27 JP JP57049452A patent/JPS58166464A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296141A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | セグメント範囲外のロ−ドモジュ−ルパッチ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346862B2 (ja) | 1988-09-19 |
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