JPS58164320A - 制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＬＳＩパッケージ内の回路を制御するための制
御回路に係り、特に符号器・復号ａ（コーデック）　Ｌ
ＳＩ　Ｋ好適な制御回路に関する。

一般に、音声通信等において、アカログ（音声）信号を
ＰＣＩ信号２に符号化する符号器は、第１図に示すよう
に、アナログ入力信号１をサンプリングに必要な帯域内
に制限するフィルタ５と、４／Ｄ変換器６よ多構成され
、ｐｃＭ信号５をアナログ信号４に変換する復号器は、
ルタ変換器７とその出力の高周波成分を除去するフィル
タ８から構成される。

このコーデックの製造時には、上記の各ブロック５〜８
毎の特性評価が必要であり、その従来の方法を第２図及
び第３図に示す。

第２図の方法は、各ブロック５〜８の入出力端子（相互
接続１１１）を個別に端子９〜１２へ重比して。

各ブロックの特性を評価できるようにし９通常動作時に
はフィルタ出力端子９とルの変換器入力端子１０を接続
し、かつＤ／Ａ変換器出力端子１１とフィルタ入力端子
１２を接続して第１図と同等の構成とする。

又、第５図の方法では、切換スイッチ１５〜１６を設け
、これを制御信号入力端子１７〜２０からの制御信号に
よって切換え、対象とするブロックの評価が行えるよう
にしたものである。

ところで近年の半導体技術の向上により、コーデックも
ＬＳＩ化されてきている。このＬＳＩの場合には、パッ
ケージの端子数の増加は、経済上及び実装上の一点から
極力避けなければならない。しかし、上述した従来方法
では、第２図の場合には４個の端子９〜１２．第３図の
場合にも４個の端子１７〜２０を試験評価のために増設
せねばならない、という欠点がある。

本発明の目的は、上記した従来技術の欠点をなくし、Ｌ
ＳＩもしくはＩＣパッケージの端子数を増加させること
なく、そのパッケージを構成する各ブロックの特性評価
を可能とし、又各種の内部制御を容易とする制御回路を
提供する忙あ上記の目的を達成するために１本発明に於
ては１、ラッチ回路、計数回路、及び排他−理回路を設
け、パルス信号がある時と、一定時間以上パルス信号の
オンレベルがａ続した時、及びオフレベルが継続した時
の各々によって５４類の異った制御信号を出力し、これ
によって必要な制御を行うように構成したことを特徴と
するものである。

以下１本発明を第４図の実施例及び第５図の動作タイム
チャートによって詳ｔａｌｔ説明する。

第４図及び第５図に於て、入力端子２１には通常の変化
のあるパルス信号もしくはそのオン又はオフレベルの一
定値で継続する入力信号Ｃが印加され、入力端子２２に
はクロック信号Ｂが入力される。

今、入力信号Ｃが第５図の時刻１．で低から高レベルへ
変化したとすると、その直後のクロックｂ・によってラ
ッチ回路２７出力りが高レベルとなシ、更に次のクロッ
クｂ１でラッチ回路２６出力もハイレベルとなる。従っ
て排他的論理２８の出力Ｅはクロックｈａ　（！：　ｂ
ｌの間でだけ高レベルとなり、その立下りで計数回路５
ｏをリセットする。

更に入力信号Ｃが時刻ｔ２で、第５図の点線のようにレ
ベル変化を起すと、その後に！＜’２つの隣接クロック
間で出力Ｅは高レベルとなる。

一方、計数回１８５つけ、リセットさ７ｔてからクロッ
クＢのカラントラ続け、予め足められたクロックを計数
するとその田カＧが高レベルとなり、これによってオア
ゲート２９出カも高レベルに維持され、計数回１ｉｉＳ
５００計数は停止する。従って今計数回路のカウントア
ツプ数を８とした時、入力信号Ｃが時刻１．に於る変化
の後日クロック以上（実線の場合）つづけば、クロック
ｂ−の時点でオアゲート出力Ｆは高レベル釦なって次に
リセットされる迄は出力Ｇは高レベルを推持する。同様
に、ある時点で入力信号Ｃが低レベルとなってこの状態
が８クロツク以上継続しても、出力Ｅは高レベルで、虐
待される。

ところが、第５図の点線で示したような入力信号Ｃの場
合、即ち時刻を１続いて８クロツク以内の時刻１ｇで再
び変化が起るようなパルス信号である場合は、計数回路
が８クロツクを計数し終る迄にりセットされてしまうか
ら、出方Ｅは低レベルの１１である。

以上の動作をまとめて示すと第１表のようになる。即ち
、２値レベルの制御入力ｃＫ対し。

一定時間内での 違いによシ出力Ｇ、Ｄ　Ｋは５種類の組合せができる。

従って出力Ｇが低の時、出力Ｇが高で出力゛Ｄが高又は
低、という安定した制御信号によってＬＳＩ内の種々の
制御が以下のように行える。

まず、コーデックの従来の評価法を示す第５図の場合Ｉ
ＩＣ＃′ｉ、ｓ４図の回路を予めコーデックと同一のＬ
ＳＩＶｃｍ込んでおく。そしてクロックＢとしてはコー
デック内で用いるクロックをそのまま使い、入力値＠Ｃ
の端子２１はルタ変換器７へのＰＣＭ入力端子を接続す
るか、１１１！だけ専用の端子を設ける。これＶこよっ
て入力についての余分の端子は高々１１固で丁ひ、 このような接続を行い、更に出力Ｇが低レベルの時ｒｊ
＠　５７の切換スイッチ＋５．１５かともにその接点Ｓ
２．Ｓ５のみ一オンするように、出力Ｇが高レベルの時
は出力りの高又は低に応じて接点Ｓ１かＳ５．及びＳ４
かＳ６のいずれかのみがオ／するように切換スイッチＬ
５．Ｉｓを構成し、第４図の出力Ｇ、Ｄを第５図の端子
１７．１９へ接続して１岬する。同様に切換スイッチ１
４．１（Ｓの構成も。

出力Ｇ及びＤにより１ｌｉｌＪ御されるようにする。

以上のような構成によると、通常の動作状態ではパルス
信号が入力信号Ｃとなるので、コーデックは通・にの状
態に接続され、入力信号Ｃｔ高又は低レベルの一定とす
ることによって任意のブロックの入出力端子ｆ　ＬＳＩ
コーデック用端子からとり出すことができる。このため
に必要となる余分の端子は高々１個である。即ち、復号
器のブロック評価時には、第３図のルク変換器７の入力
端子と第４図の端子２１は共用できない（端子２１ｔｌ
ｊテスト時に一定レベルに固定される）から、余分の１
個の端子数は必要である。

次に第２の適用例について述べる。ｃｃｉｒｒ　（国際
電信電話諮問委員会）の勧告Ｇ　７５５．４項の機能を
備えたシステムでは、音声通信用の８ビツトのＰＣＭ信
号中に、ダイヤルパルス等のシグナル情報が１ビツト挿
入される。例えば、１２フレームの標準データフォーマ
ット中の第６フレームと第１２フレームに挿入される。

この挿入フレームでは、シグナル情報を取除いて、　Ｓ
／Ｎ劣化を補償した特殊な復号化を要求される。

このため復号器にシグナル情報の有無を知らせる制御信
号か入力されるが、この制御信号を１８４図の制御入力
端子２１に接続し、計数回路５０としては４ビツトカク
ンタを用いればよい。

なお、このシステムでは、＃述の挿入パルス除去のため
に、　Ｉ）／Ａ変換器には制御信号のラッチ回路及び排
他論理回路を具備しているため、わずかに計数回路のみ
を付加すれば本発明を適用できる。

更に別の応用例として、２Ｐ：発明をロー５Ｖ専の低醒
圧で動作する系に適用した時は、２電信号入力で３値の
制御出力か得られるため、従来方法の５１ＵｉＬレベル
を感知「る副−信号入力回路に比べ、設計か容易になる
というｆ１点かめる。

以上に詳述した卯〈、不発明によ扛ば、１１ｉ！ｉ革な
回路のけ劇によυ、ＬＳＩもしくはＩＣノクツクージの
端チ数２増加させることなく、コーデック内各ブロック
の＃注評価や各種の制御が可能となるという効果がある
。

【図面の簡単な説明】

第１図はコーデックの構成を示す図、第２図及び第５図
はコーデック内の各ブロックの特性評価を行うための従
来方法を示す図、第４図は本発明の一実廁列を示す図、
第５図は第４図の実施例の動作タイミングチャートであ
る。 ２６．２７・・・ラッチ回路、２８・・・排他的論理、
２９・・・オアゲート、　　　　５０・・・針数回路。 代理人弁理士　薄　１）利　串

Claims (1)

【特許請求の範囲】
1. 入力クロック信号に同期して入力２値信号のレベル変化
   の有無を検出してリセット信号を出力するレベル変化検
   出回路と、上記入力クロック信号を計数しその計数値が
   予め定められた値に達した時に出力信号をオンとする計
   数回路と上記出力信号のオンにより上記計数回路の計数
   動作を停止せしめて上記出力信号のオン状態を維持する
   ゲート回路とから成るとともに、上記計数回路が、上記
   リセット信号が出力された時には上記出力信号のオンオ
   フに抱らずリセットされその出力信号もオフされるよう
   に構成することによって、上記予め定められた計数値を
   上記計数回路が計数する時間内に上記人力２値信号のレ
   ベル変化があったか否かを上記出力信号によシ判別でき
   、更に該レベル変化がない時にそのレベルが高低いずれ
   であるかＫよって３ｓ類の出力信号を得るように構成し
   たことを％傅とする制御回路。