JPS58159286A - 記憶装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、記憶装置の制御方式、特に、中央処理装置の
バッファメモリ（キャッシュメモリ）のストア方式とし
てストア・イン・バッフ１方式を採用するシステムに用
いる記憶装置の制御方式に関する。

周知のように、ストア・イン・バッフ１方式のバック１
メモリと記憶装置の間のデータの転送は所浦ブロック転
送である。ブロックの大きさくすなわち１ブロツクを構
成する記憶容量のバイト数）は、システムによって逼尚
に定められているが、一般的には記憶装置とのインタフ
Ｘ−ステータ幅、肖い換えれば記憶装置内での処理デー
タ幅の何倍かの大きさであるのが晋通である。

従って、記憶装置にあってＦｉ、ブロックの大きさをイ
ンタフェースデータ幅で制った商の数に郷しいかまたは
その整数分の１のバンクを一般には持ち、ブロック転送
に際しては、指定される順番に従って各バンクに順次書
込または読出を行っている。

これはメモリのインタリープ（あるいはインタレース）
動作と呼ばれるものであ）、中央処理装置の速度と記憶
装置の速度のギャップを補うために採用されている技術
であるが、インタリープ数が増すに従いバンク固有に必
要なデータレジスタやアドレスレジスタなどのノ＼−ド
ウエア量が増大し、記憶装置の原価、信頼性、性能（と
くにアクセスタイム）などの点では望ましくないものと
なっている。

このようなインタリーブ動作を行なう記憶装置としてベ
ージモード機能を有するものとニブルモード機能を有す
るものとがある。

以下に、ベージモード機能およびニブルモード機能につ
いて、図面を参照して説明する。

第１図（１）は、ベージモード機能を有する配憶装置の
制御方式における゛インターリーブ動作を説明するため
のタイムチャートである。

アドレスＡＤＤのラスアドレスＲｉがラスクロックＲＡ
Ｓの立下り時に確定され、ついてカスアドレス０１〜Ｃ
ｉ＋３がカスクロックＣＡ８の立下ｐ毎に確定され、動
作指定が続出であれば、各アドレスＡＤＤに対応して続
出データＤＡＴＡとしてデータＤｉ−Ｄｉ＋３が順次読
み出される。

（なお、＃Ｖ１図（Ｊｌ）、（ｂ）では読出／書込指示
信号は省略しである。

一方、篇１図（ｂ）はニブルモード機能を有する記憶−
装置の制御方式におけるインターリーブ動作を説明する
ためのである。

第１図（ｂ）は、ニブルモード機能を有する記憶素子の
概略動作タイムチャートを、第１図（１）に示すベージ
モード機能を有する記憶素子の概略動作タイムチャート
とを対比させて示すものである。

ニブルモードは、たとえばｉｒｔｎｏｍ社が１９８１年
２月１８日国際園体回路金議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　８ｏ１ｊｄＳｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏ
ｎｆｅｒｅｎｃｅ）　　で発表した＠１０Ｑｎｓ６４　
ｋ　Ｄｙｎａｍｉｃ　ＲＡＭ　Ｕｓｉｎｇ　Ｅｆｆｉｃ
ｉｅｎｔ　Ｒ４ｄｕｎｄａｎｃｙ１’ｅｃｈｎｉｑｕｅ
ｓ“にその概略か述べられている。

さて、第１図Φ）に示すニブルモードの動作タイムチャ
ートでは、アドレスＡＤＤにおけるラスアドレスＲｉは
一連の動作の開始時のみ第１図（ａ）に示すベージモー
ド機能のときと同様に与えられるのみでるシ、カスクロ
ックＣＡＳの２番目以降のクロックのカスアドレスＣｉ
は２スアドレス几りとともに与えられたカスアドレスＣ
ｉＫ引きつづいてＲＡＭチップ内で予め定められた手順
に従って自動的に発生され、外部から与える必要はない
ように構成されている。

ニブルモードでは ■　−回のラスクロックに対して加えられるカスクロッ
クの最大数が制御されゐこと、■　一連の動作は読出オ
たは書込のどちらか一方のみでなければならないこと、 ■　一連の読出あるいは書込のデータはその先頭アドレ
スが任意に与えられるのみでそれに続くデータのアドレ
スは一方的に定められてしオうこと、 などの、従来のベージモードにはない制約が加わってい
る。

しかしながら、これらの制約は、中央処ｌｌ装置のバッ
ファメモリと記憶装置間でのブロック転送にはさして不
利にはならず、むしろニブルモードサイクルタイムはベ
ージモードサイクルメイムより大輪に高速であるため、
ニブルモードを使用することによってバンク数を低減で
きることの方が、はるかに大きな利点である。

従来の記憶装置の制御方式は、複数のパンクで構成され
る配憶アレイの一連の動作開始時に全バンク同時に同一
の２スアドレスと１バンクずつ指定された順に同一のカ
スアドレスとを付与し、外部からの読出書込動作要求の
受付時に１バンクずつ指定された鵬に動作を開始させ、
１バンクずつ指定された順に動作稽示信号を付与し、１
バンクずつ指定された順に書込読出動作を行なうように
構成される。

次に、従来の記憶装置の制御方式について、図面を参照
して詳細に説明する。

第２図は従来の一例を示すブロック図であｐ１第４図は
第２図に示す従来例の動作を説明するタイムチャートで
ある。

アドレスパッ７ルジスタ１５０に格納されているラスア
ドレスＲムおよびカスアドレスＣ１は、セレクタ１５５
−１で順次に選択されて、セレクタ１６０−１を介して
記憶アレイ１０に供給され、バンクＢＫＱに対して書込
読出動作が行なわれる。

このラスアドレスＲ４およびカスアドレスＣ１は。

同−のアドレスがセレクタ１５　Ｂ−２において、セレ
クタ１５５−１での選択から１クロツクおくれて順次選
択され、セレクタ１６０−２を介して記憶アレイｇＯＫ
供給されバンクＢＫＩに対して書込読出動作が行なわれ
る。同様にして１クロツクずつ遅れながら、ラスアドレ
スＲ１およびカスアドレスＣｆがセレクタ１５５−２．
　１５５−３で順次選択され、セレクタ１６０−２，１
８０−３ｊを介し、記憶アレイ３０．４０に供給されて
書込読出動作がなされる。

リフレッシェカウンタ１７０はリフレッシエアドレスを
格納し、リフレッシ工時にセレクタ１６０−１＝キ〜１
６０−４で選択されて記憶アレイ１０〜４０に供給され
て記憶アレイ１０−４０のり７レツシエが行なわれる。

第３図社従来の記憶装置の制御方式の他の例を示すブロ
ック図で、セレクタ１５５−１〜１５５−４藏１の代シ
にセレクタ１５０を設け、セレクタ１６０１−４〜１８
０−４の代シにセレクタ１６０を用い、この代９にアド
レスレジスＪＩＩ１１５０−１〜１５０−４たアドレス
をアドレスレジスタ１５０−１〜１５０−４賦４に順次
供給するが、アドレスレジスタ１５０−７−１に供給し
九アドレスをアドレスレジ１１１５０〜２区番〜１５０
−４に順次シフトするものであるが以後の動作は、第４
図に示す場合と同様になる。

このように、従来の記憶装置の制御方式は、各バンクの
動作１始を指定した願に行なわせるために、記憶プレイ
ｌＯ〜４０にアドレスを指定した順に附与しなければな
らないため、アドレス給与のためのノ・−ドクエア量が
多大になｐ、これは、バンクの増大に伴なって増大する
という欠点があった。

本発明の目的はアドレス給与のためのノー−ドウエア量
を削減できる記憶装置の制御方式を蝿供することにある
。

すなわち、本発明の目的線、各バンクの記憶アレイを構
成する記憶素子として、ニブルモード（ｎｉｂｂｌｅ　
ｍｏｄｅ）機能を有する記憶素子を用い１従米各バンク
固有に持っていたアドレスレジスタを全バンク共通に１
組しか準備しないように構成し、動作の開始時に全バン
クに同時に、同一のアドレスを与えるように制御するこ
とによって、ノ−−ウエア量を軽減し念、安価で信頼性
の高い記憶装置の制御方式を提供することにある。

オた、本発明の他の目的は、上述の構成によりハードウ
ェア量を軽減し、制御の容易な記憶装置の制御方式を提
供することにある。

本発明の記憶装置の制御方式社、 複数のバンクで構成される記憶アレイの一連の動作開始
時に全バンク詞時に１＝ｉ−のラスアドレスとカスアド
レスとを付与し、外部からの読出書込動作要求の受付時
に全バンクを同時に動作を開始させ、１バンクずつ従定
された順に動作指示信号を付与し、１バンクずつ指定さ
れた順に書込読出動作を行なうように構成される。

すなわち、本発明の記憶装置の制御方式は、複数のバン
クで構成される記憶プレイを有する記憶装置において該
記憶装置の一連の動作の開始時に全てのバンクに同時に
、かつ同一の番号を４え、指定された順序に従って各バ
ンクに逐次動作指示信号を与え、外部からの畳込読出要
求を受は付けた場合に全てのバンクは同時に動作を開始
するが記憶アレ・ｆの書込読出動作は指定された順序に
従って１バンクずつ順次行なうように構成される。

すなわち、本発明の記憶装置の制御方式は、複数のバン
クを有する記憶装置において、一連の動作の開始時に全
てのバンクに同時に、同一のアドレスを与える手段と、
指定された順序に従って各バンクに逐次動作指示信号を
与える手段とを少くとも有し、中央処理装置からの動作
要求に際しては、各バンクは同時に動作を開始するが、
バンクを構成する記憶アレイの書込読出動作は、指定さ
れ友順に従い１バンクずつ順次行なうように構成される
。

次に、本発明の実施例につｂて、図面を参照して詳細に
説明する。

第５図は本発明の一実施例を示すブロック図である。

第５図に示す実施例では、記憶アレイｌθ〜４０を構成
する記憶素子は上述のニブルモード機能を有することを
＃提として以下の説明を行う。

繭５図に示す記憶装置線、記憶アレイ１０．２０゜３０
．４０を有し、４バンク構成である。各配憶アレイ１０
〜４０のそれぞれ＋：灯先・シて書込データレジスタ１
１．２１．３１．４１および続出データレジスタ１２．
２２．３２．４２を有している。各読出データレジスタ
１２〜４２は場合によっては省略可能である。

中央処理ｋｆＩｔからの制御１１１１１ｇ１号が、バス
３０２経出でバッファレジスタ゛１２０に入力され、バ
ッファレジスタ１２０から制御回路１３０に入力される
と、記憶装置は動作を開始する。アドレス情報はバス３
０３経由でアドレスパッ７ルジスタ１５０にセットされ
、そのうちのバンクアドレスを含む上位アドレスがデコ
ーダ１４０を介して制御回路１３０に送られ、残ｐの記
憶素子用のアドレスはセレクタｔ５５，１６０で選択さ
れて記憶アレイｌＯ〜４（ＨＥ共通に供給される。

制御回路１３０は、パッ７ルジスタ１２０からの制御信
号を解読し、中央処理装置からの動作指示に従って種々
の制御信号を発焼すゐ。

々お、給５図においてはこれらの制御信号のうち記憶ア
レイ１０〜４０への信号のみを図示しており、他は本発
明と／Ｉ′ｉ直接のかかわりはなく、従来技術により自
明でもあるので、こ＼では省略して示しである。

中央処」ｌｖかもの動作指示が記憶アレイ１０を先頭番
地とする読出動作であるとして以下説明する。

バンクＢＫＱ　（記憶アレイ１０あるいは記憶アレ・ｆ
ｌｏと関連する書込データレジスタ１１．読出データレ
ジスタ１２を含んだものを総称してバンクＢＫＱと呼ぶ
。バンクＢＫＩ−ＢＫＢも同様に記憶アレイ２０〜４０
に対応する。）のアドレスがデコーダ１４０でデコード
され制御回路１３０で先頭バンクとして峻別される。−
御回路１３０はこの先頭バンク情報とバッフルレジスタ
１２０からの制御信号によシ、各バンクに読出動作のた
めの制御信号を送出する。

説明をわか〕やすくする九めに、第６図に各ノ（ンク毎
に送受すゐ信号の一部を示したので、以下第６図を参照
して第５図に示す鍵施例の読出動作を説明する。

絡６図からも明らかなように各）（ンクへのラスクロッ
クＲＡＳＯ〜ＲＡ８３．カスクロックＣＡ９θ会啼〜Ｃ
ＡＳ３は、各々時刻ｔ１および時刻ｔ３に制御回Ｍｌ　
２０から一部に供給される。

一方、アドレスＡＩ）Ｑ〜ＡＤ３はアドレスレジスタ１
６０から各バンクに共通に送られた各ノくンクで同一の
記憶素子用゛のアドレスを示したもので。

セレクタ１５５で初めにラスアドレスＲｊが選択され、
次いでカスアドレスＣ４が選択されてセレクタ１６０ｔ
−経由して記憶葉子に供給される。ラスアドレスＲｉお
よびカスアドレスＣｉは第６１７で各バンク同じ文字で
図中に示しであるように。

バンクＢＫＱ〜ＢＫ３にわたって互いに同一である。

各記憶アレイ１０〜４０からのｕ用デーメＬｔＤＯ／、
）ＬＤ３は、時刻を論に続出データｋＬＤＯ−０（ハイ
フンの彼の数字は第６ｔｍの図中の数字と同じ、以下同
様）　、ＲＤＩ−１，ＲＤ２−ｇ、　ＲＤ３−３がおの
おの読出データレジスタ１２．２２，８２．４２におい
て入力可能となるが、同時刻にはこれらの読出データレ
ジスタ１２．２２．３２．４２にセットされず、今はバ
ンクＢＫＯが先願なので１時刻（ｔ３＋丁）に読出デー
タＲＤＯ−０が読出データレジスタ１２にセットされ、
以下時刻（ｔ、＋ｚｒ）ｔ　（ｔ、＋ａτ）。

（ｔ、＋４τ）におのおの読出データＲＤＩ−１゜１−
ＬＤ２−２．ＲＤ３−３が読出データレジスタ２２゜３
２．４２にセットされ、セレクタ１８０で順次選択され
たのち誤り訂正回路１９０で訂正可能な誤ｐが引止され
出力バッ７アレジスタ２００に送られる。

各カスクロックＣＡ３０〜ＣＡｌ５３は、これらの読出
データＲＤＯ−０，ＲＤ１？−１，ＲＤ２−２゜ＲＤ３
−３が必要な時刻まで有効であるようにするため、その
オフする時刻が制御回路１３０で制御される。

第５図に示す実施例ではバンクＢＫＯが先頭とされてい
るのでカスクロックＣＡ８Ｑが時刻（ｔ、＋ｒ）に一度
オフされ次の読出データＲＤＱ−４の読出の丸めに時刻
（ｔ、＋ｚｒ）に再びオンされ、以下第６図から吃明ら
かなようにカスクロックＣＡＤＩ。

ＣＡ３２．ＣＡＳ３は各々時間Ｔずつオフする時刻およ
び次にオンする時刻がシフトされ、バンクＢＫ３が最徒
の読出データＲＤ３−Ｆを読み出した徒の時刻ｔ４にラ
スクロックＲＡＳ３．カスクロックＣＡ３３がオフして
一連のバンクの動作が終了する。

各パンクのラスクロックＲＡ８０〜ＲＡ８３はオフする
時刻が時間τだけシフトしているが制御を簡単にするた
め全て時刻ｔ４にオフしてもよく、こうしたときの各ラ
スクロックＲＡＳＯ−ＲＡ８３の様子を第６図に点線で
示した。

中央処理装置への読出データＲＤＡＴＡは、Ｊ１！６図
に示すように時刻Ｃ１＋２τ）から時間τ毎に第５図に
示す出力バッファレジスタ２００からパス３０４経由で
送られ、時刻（ｔ　４＋２τ）で転送が終了する。

〜”Ｆ”と示しであるのは、各パンクからの読出データ
ＲＤＱ〜ＲＤ３の図中に示した文字と対応していること
を意味している。

次に第７図を参照して第６図に示す実施例の動作を説明
する。

第７囚は書込動作時のタイムチャートを示すもので、書
込データＷＤＡＴＡは第５図のバス３０１紅由で中央処
理装置から送られ書込データバッファレジスタ１００に
セットされハンングコード生成回路１１０でハ建ングビ
ットが生成された後、各バンク毎の書込データレジスタ
１１．２１．８１．４１゜に順次セットされる。

１！ｃ４図においても先頭パンクはパンクＢＫＱと指定
されているものとすると、書込データＷＤＡＴＡの先頭
のデータ（図中°ｏ°と示したデータ）社書込データレ
ジスタ１１に、以下販Ｋ”１°、１２”。

０３°と示したデータが各々書込データレジスタ２１゜
３１．４１にセットされる。各バンクの書込データＷＤ
Ｑ〜ＷＤ３Ｆｉ、各書込データレジスタ１１゜２１．３
１．４１で保持され九これらの書込データを示してお夛
、図中の数字は書込データＷＤＡＴＡの図中の数字と対
応する４のである。

ラスクロックＲＡ８０〜ＲＡ８３．カスクロックＣＡ３
０−ＣＡＳ３．アドレスＡＤＱ〜ＡＤ３は第６図に示す
と同様に第５図に示す制御回路１３０蜘ら与えられ５図
示していない書込／読出指定が書込を指示していること
によりて各書込データが対応するカスクロックＣ＞、Ｓ
Ｏ〜ＣＡ３３によって記憶素子にＮＲ夛込まれ書込が行
なわれる。

第７図に示す時刻”１１１　’１１１　ｔ１＄１　ｔ１
４は各々第６図に示す時刻１１，１．．１ｓ、１４と対
応するものであｐこれらの時間関係は読出動作と書込動
作で異なるようにしてもよいが、一般には制御の容易さ
から同一のタイ建ングとするのが昔通である。

第８図（ａ）、Φ）は′それぞれ第５図に示す実施例に
おける読出データレジスタ１２．２２．３２．４２を省
略あるいは削減した例を部分的に示すブロック図である
。

第８図６）はこれらの読出データレジスタを全て省略し
、記憶アレイ１０〜４０からの読出データを直接セレク
タ１８０で選択するように構成されている。この構成は
第６図、ｊｌＩＴ図に示した時間τが大きく１回路の遥
嶌時間に傘裕がある場合に可能であシ、回路の遅嬌時間
にそれ程余裕がない場合には第８図（ｂ）の構成とする
こともできる。

第８図（ｂ）に示す読出側回路の変形は第５図に示す続
出データレジスタ１２〜４２．セレクタ１８００代シに
読出データレジスタ５２．６２およびセレクタ１８１，
１８２．１８３が図のように接続される。

セレクタ１８１は、動作順序に応じて記憶アレイ１０と
記憶アレイ３０からの読出データを選択して続出データ
レジスタ５２にセットし、一方セレクタ１８２Ｆｉ記憶
アレイ２０と記憶アレイ４０からの続出データを選択し
て読出データレジスタ６２にセットする。

第６図に示すタイムチャートから容易に＠推できるよう
に、続出データレジスタ５２．６２Ｆ１各々２τの時間
だけデータを保持し動作順序に応じてセレクタ１８３に
読出データを送出する。

第９図は、第２図に示す実施例における書込データレジ
スタ１１．２１．３１．４１の代１１つの書込レジスタ
５１．６１で構成し九例を部分的に示すブロック図であ
る。

中央処理装置からの一連のデータ転送に際し。

パンクＢＫＱもしくはパンクＢＫ２が先ＩＮＫ指定され
九ときは、書込レジスタ５１に最初のデータ（第７図の
書込データＷＤＡＴＡの°０°）がセットされ次いで時
間Ｔだけずれて書込データレジスタ６１に次のデータ（
書込データＷＤＡＴＡの・ｌｏ）がセットされ、更に時
Ｍ丁だけずれて書込データＷＤＡＴＡの＠２“が書込デ
ータレジスタ５１にセットされて、以下同様にして２τ
間隔て書込デー声レジスタ５１．６１にデータがセット
される。

記憶アレイ１０，３０は書込データレジスタ５１からデ
ータを転送され、記憶プレイ２０．４０は書込データレ
ジスタ６１からデータを転送され、第５図に示す制御回
路１３０かもの動作指示に応じて各記憶アレイ１０〜３
０は選択的に書込を行う、換言すれば、記憶アレイ３０
は記憶アレイ１０への書込データをも受けるが、この書
込データは配憶アレイ３０では書き込まれないようにカ
スクロックＣＡ３２のタイ建ングが制御される。

なお、第５図においてり７レツシエカウンタ１７０はリ
フレッシ具動作の際のアドレスをアドレスバッファレジ
スタ１５０に代って供給するものであり、リフレッシエ
アドレスを４中央部１１Ｍ置から供給される場合には不
要である。壕九リフレッシュについてはすでに周知の技
術であり、本発明とは直接関係しないので詳細な説明は
省略する。

以上４パンク構成を例にとｐ本発明の詳細な説明を行っ
たが、本発明はパンクの構成によるものではないことは
以上の説明からも明らかである。

本発明の配憶装置の制御方式は、動作の開始を１バンク
ずつ指定された順に行なう代〕Ｋ％全バンク同時に行な
うことによｐ１カスアドレスを１バンクずつ指定され九
順に附与する代〕に、全パンク同時に附与することがで
きる丸め、アドレスレジスタをパンクごとに設ける代Ｄ
Ｋｓ食パンク共通に設けることができる九め、アドレス
レジスタは１個ですむので、ノ１−ドクエア量を削減で
きるという効果がある。

本発明には以上説明したように、各ノ（ンク毎のレジス
タを集約することにより、／１−ドウエア量を少くし九
安価で信頼度の高い記憶装置を得ることができるという
効果がある。

【図面の簡単な説明】

第１図（１）、（ｂ）は一般的なインターリーブ動作を
行なうベージモードお′よびニブル篭−ドの動作を説明
するためのタイムチャート、第２図は従来の一例を示す
ブロック図、第３図は従来の他の例を示すブロック図、
第４図は第２図に示す従来例の動作を説明するためのタ
イムチャート、第５図は本発明の一夷゛施例を示すプロ
ッタ図、第６図は第５図に示す実施例における読出動作
を説明するためのタイムチャート、第７図は第５図に示
す実施例における書込動作を説明する九めのタイムチャ
ート、第８図（１）、（ｂ）はそれぞれ第５図に示す実
施例における読出側データ回路の二つの例を示すブロッ
ク図、第９図は第５図に示す実施例における書込側デー
タ回路の一例を示すブロック図である。 １０．２０．３０．４０−・・・・・記憶アレイ、１１
゜２１．３１．４１．５１．６１・・・・・・書込デー
タレジスタ、１２，２２．３２．４２．５２．６２・・
・・・・読出データレジスタ、１５５，１６０，１８０
゜１８１．１８２，１８３・・・・・・セレクタ、１０
０°゛・−Ｉ　込ｆ−タバッファレジスタ、１２０・・
・・・・バッファレジスタ、１３０°°°・・・制御回
路、１４０°°°°°“デコーダ、１５ｏ・・・・・・
アドレスバッファレジスタ、１７０・・・・・・リフレ
ッシ、カウンタ、ＲＡＳ、ＲＡＳ０．ＲＡ８１ＲＡ８２
　、　ＲＡＳ　３・・・・・・ラスクロック、Ｃｉ８．
ＣＡ３０ＣＡＳ１．ＣＡ３２．ＣＡ３３・・・・・・カ
スクロック、ＡＤＤ。 ＡＤＯ〜ＡＤ３・・・・・・アドレス、Ｒト・・・・・
ラスアドレス、Ｃｉ、Ｃ１−）−１・・・・・・カスニ
ドレス、Ｄｉ〜Ｄ　ｉ＋３・・・・・・データ、ＲＤＱ
〜ＲＤ３．ＲＤＡＴＡ・・・・・・読出データ、ＷＤＯ
〜ＷＤ３．ＷＤＡＴＡ・・・・・・書込データ。 鵠　４　図 １７０ 篤　７　に ４　ｑ　霞

Claims (1)

【特許請求の範囲】
1. 検数のバンクで構成される記憶アレイの一連の動作開始
   時に全バンク同時に同一のラスアドレスとカスアドレス
   とを付与し、外部からの続出書込動作要求の受付時に全
   パンクを同時に動作ｔ−開始させ、１バンクずつ指定さ
   れた順に動作指示信号を付与し、１パンクずつ指定され
   た順に書込読出動作を行なうことを特徴とする記憶装置
   の制御方式。