JPS58153444A - 直列データ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は伝送回線の試験方法に関する。

電子計算機（コンピュータ）の発達に伴な゛い、データ
伝送が盛んに利用されるようになった。

データ伝送では、モデム（ＭＯＤＥＭ、即ちＭｏｄｕＩ
ａｔｏｒ／Ｄｅａ＋ｏｄｕｌａｔｏｒの略）を含む伝送
回線が使用され、伝送されるデータは直列（シリアル）
データである。

データ伝送の利用に伴ない、データ伝送回線の信号を測
定する直列データ測定装置がいくつか提案されている。

従来の直列データ測定装置は取込記憶回路を有し、単に
直列データを取り込んで測定するもの、直列データをパ
ラレル・データに変換して測定するもの、或いはトリガ
機能を有するものがある。しかし、これらの従来の’Ｉ
ＩＩ定装置は、単に伝送回線を監視するという機能しが
有していない。特に、従来の測定装置は、次に挙げる機
能を有していないので、測定に際し非常に不便であった
。即ち、 「（１）取込んだデータ表示と同時に、データのパリテ
ィ・エラー、オーバーラン會エラー、フレミンク・エラ
ー等を表示する機能、ここで、「オーバーラン・エラー
」とは、ＣＰＵ　（中央処理装置）が成るキャラクタを
読み終る以前に１次のキャラクタが準備される誤動作で
あり、「フレミングーエラー」とは、調歩方式（Ａｓｙ
ｎｃｈｒｏｎｏｕｓＭｏｄｅ　）において、ワードの夫
々の終りで有効ストップ・ビットを検出できない場合を
指す。

（２）取込んだデータ表示と同時に、サーチ（検索）ワ
ードを、１６進、８進、２進、ＡＳＣＩ　Ｉ　（Ａｍｅ
ｒｉｃａｎ　５ｔａｎｄａｒｄ　Ｃｏｄｅ　ｆｏｒ　Ｉ
ｎｆｏｒｍａｔｉｏｎＩｎｔｅｒｃｈａｎｇｅ）　、或
いはＥ　Ｂ　ＣＤ　Ｉ　Ｃ（ＥｘｔｅｎｄｅｄＢｉｎａ
ｒｙ　Ｃｏｄｅｄ　Ｄｅｃｉｍａｌ　Ｉｎｔｅｒｃｈａ
ｎｇｅ　Ｃｏｄｅ）等で表示する機能。

（３）伝送回線から取り込んだデータからサーチ・ワー
ド数を計数し、サーチ・ワードとカーソルの位置関係を
表示する機能。」である。

上述したように、従来の直列データ測定装置は、上記の
機能（１）乃至（３）を有していないため、測定を行う
のに種々の不都合があった。

更に、従来、データ伝送回線の障害発見のために、信号
発生機能を有する測定装置或いは試験装置も提案されて
いるが、この種の測定装置では単発データの測定しかで
きないので、伝送回線に離散的に発生する間欠障害を発
見できないという問題があった。

したがって、本発明の目的は、伝送回線から取り込んだ
データの表示と同時に、データにパリティ争エラー、オ
ーバーラン・エラー、フレミング・エラー等が存在すれ
ば、これらのエラーを表示する機能を有する伝送回線の
データ測定方法或いは伝送回線の試験方法を提供するこ
とである。

本発明の他の目的は、伝送回線から取り込んだデータの
表示と同時に、サーチｅワードを、１６ｉｆｆｉ　（ｆ
ｉイハ８　進）　、　２　進、ＡＳＣＩＩ、或イハＥＢ
ＣＤ　Ｉ　Ｃ等で表示する機能を有する伝送回線のデー
タ測定方法或いは伝送回線の試験方法を提供することで
ある。

本発明の他の目的は、伝送回線から取り込んだデータか
らサーチ・ワードの数を計数し、サーチ・ワードとカー
ソルの位置関係を表示する機能を有する伝送回線のデー
タ測定方法或いは伝送回線の試験方法を提供することで
ある。

本発明の更に他の目的は、伝送回線の障害、特に間欠的
障害の発見に好適な伝送回線の試験方法を提供すること
である。

本発明の更に他の目的は、本発明に係る上述の機能を利
用し、伝送回線の障害、特に間欠的障害の発見に顕著な
効果を有する伝送回線の試験方法を提供することである
。

以下、添付の図面を参照して本発明の好適実施例を説明
する。

第１図は、本発明の方法を実施するための直列データ測
定装置の一例を示すブロック図である。

プローブ１０の出力端は、装置の入力端１１及び比較器
１２を介し、Ｕ　Ｓ　Ａ　ＲＴ　（Ｕｎｉｖｅｒｓａｌ
　５ｙｎｃｈｒｏｎｏｕｓ／Ａｓｙｎｃｈｒｏｎｏｕｓ
　Ｒｅｃｅｉ’ｖｅｒ／Ｔｒａｎｓａ＋１ｔｔｅｒの略
であり、例えばインテル社製の８２５ＬＡ）（Ｉ）１４
に接続している。比較器１２は、プローブ１０からの入
力論理データのレベルを、第１図に示す各ブロックに適
した論理レベル（例えば、ＴＴＬ（トランジスタ・トラ
ンジスタ・レベル））に変換し、ＵＳＡＲＴ　（Ｉ）１
４に供給する。したがって、比較器１２を用いたことに
より、プローブ１０から入力される論理データのレベル
は、任意でよいという特徴がある。ＵＳＡＲＴ（Ｉ７１
４は、データ・レジスタ及びスティタス・レジスタを有
し、入力シリアル（直列）信号をパラレル（並列）信号
に変換し、後述するＣＰＵからの命令に従い、入力デー
タ、及び入力データにスティタス情報があればそのステ
ィタス情報を、夫々データ・レジスタ及びスティタス・
レジスタに記憶する。尚、スティタス情報とは、パリテ
ィ・エラー、オーバーラン・エラー、フレミング番エラ
ー等に関する情報である。１６は切換えスイッチ（例え
ば、ＭＯＳ（金属酸化被膜半導体）スイッチ）であり、
キーボードからの指示により、同期方式（Ｓｙｎｃｈｒ
ｏｎｏｕｓ　Ｍｏｄｅ）の場合にはＵＳＡＲＴ　（Ｉ）
１４を外部同期端子１８に接続し、調歩方式の場合には
ＵＳＡＲＴ　（Ｉ）１４を分周器２０に接続する。分周
器２０は、レジスタ（或いは、シリアル・パラメーター
レジスタ）２６に記憶されているポー・レート（Ｂａｕ
ｄ　Ｒａｔｅ、即ち伝送速度）情報に基づき、ライン２
１を介して印加されるクロック信号周波数を分周し、所
定のクロック信号を、スイッチ１６を介してＵＳＡＲＴ
（Ｉ）１４に出力する。緩衝器（或はデータ争トランシ
ーバ）２２の一端は、バス２４を介し、ＵＳＡＲＴ　（
Ｉ）１４、レジスタ２６、ＵＳＡＲＴ（ＩＩ）２８に接
続し、後述するように、情報の授受を行う。ＵＳＡＲＴ
　（Ｉ）１４と同様の機能を有するＵＳＡＲＴ（ＩＩ）
２８は、適当な接続具（例えばＲ５−２３２−Ｃ）に接
続している。

尚、Ｒ３−２３２−Ｃは、遠隔制御の際に用いられると
共に、後述する伝送回線の試験の際にも用いられる。Ｒ
３−２３２−Ｃは当業者間で周知なので、詳細な説明は
省略する。分周器３２は１分周器２０と同一機能を有す
る。３４はアドレスΦデコーダであり、ライン３６．３
８を介し、ＵＳＡＲＴ　（Ｉ）１４のデータ・レジスタ
及びスティタス・レジスタを交互に選択し、記憶されて
いるデータ及びスティタス情報を、バス２４、緩衝器２
２、ＣＰＵバス４０を介してＲＡＭ（ランダム自アクセ
スφメモリ）５０のＣＰＵ・ＲＡＭに順次記憶させる。

同様に、アドレス・デコーダ３４は、ＵＳＡＲＴ（ＩＩ
）２Ｂが選択された場合（即ち、伝送回線の試験の場合
）、ライン４２及び４４を介し、ＵＳＡＲＴ（ＩＩ）２
８のデータ場レジスタ及びステイタステレジスタを交互
に選択し、記憶されているデータ及びスティタス情報を
、バス２４、緩衝器２２、ＣＰＵバス４０を介してＲＡ
Ｍ５０のＣＰＵ−ＲＡＭに順次記憶させる。ＣＰＵバス
４０には、表示装置４６．ＣＰＵ４８、ＲＡＭ５０、Ｒ
ＯＭ　（す°−ド・オンリ・メモリ）５２．入出力用の
キーボード５４、クロック５６が接続しているが、これ
らの動作及び機能は、当業者間で周知なので、説明を省
略する。

尚、表示装置４６は、ラスタ拳スキャン方式が望ましい
。

第２図は、第１図の表示装置°４６に表示される本発明
に係る表示画面の一例を示す図である。第２図において
、最上段の四角で囲った５ＲＣＨは、この表示の右側の
表示がサーチ・ワードに関することを示し、↑５０は、
カーソル・アドレスより前のアドレス（表示画面上では
カーソルより上方）に存在する最も近いサーチ・ワード
が５００番目あることを示す。尚、第２図の８段目の横
棒はカーソルを示している。同じく最上段の７３は、サ
ーチ・ワードの総数が７３であることを示す、２段目の
四角で囲ったＷＯＲＤは、右側にサーチ番ワードが表示
されていることを示し、四角で囲った４Ｆ、１００１１
１１、及び０は夫々サーチφワードを示し、夫々１６進
、２進、ＡＳＣＩＩで表したものである。３段目の四角
で囲ったＨＥＸは真上の表示４Ｆが１６進であることを
示し、７６５４３２１０は下に表示したデータのビット
番号を示し、同じく四角で囲ったＡＳＣＩＩは真上の表
示ＯがＡＳＣＩＩであることを示し、ＥＲＲは、ソノ下
の表示（Ｐ、Ｆ、ｏ）により、左側の対応するデータに
存在するエラー及びその種類を示すことを意味する。尚
、略号Ｐ、Ｆ、Ｏについては後述する０表示画面の４段
目以降の左端のブロックの数字９５乃至１０８は夫々デ
ータが記憶されている記憶回路のアドレスを示し、左か
ら２番目のブロック（ＨＥＸ表示の下）の数字及びアル
ファベットは、左端に示した記憶回路のアドレスに記憶
されているデータを夫々１６進で表したものであり、左
から３番目のブロックは左端のブロックに示した記憶回
路のアドレスに記憶されているデータを夫々２進で表し
たものであり、左から４番目のブロックのアルファヘッ
トは、左端のブロックに示した記憶回路のアドレスに記
憶されているデータを夫々ＡＳＣＩ　Ｉで表したもので
あり、右端のブロックの符号Ｐ、Ｆ、Ｏは、対応する左
側のゾーンに、夫々パリティ・エラー（Ｐ）、フレミン
グ・エラー（Ｆ）、オーバーラン・エラー（０）がある
ことを示している。尚、表示画面の５段目及び１４段目
の４Ｆ、１００１１１１．０を四角で囲ったのは（実際
の表示画面では、例えば、白黒反転）、これらがサーチ
−ワードであることを示し、サーチ・ワードを簡単に識
別できるようにするためである。第２図の表示画面で、
数字のＯに斜線ｉ入れたのは、アルファベットのＯとの
区別を明瞭にするためである。表示画面最上段の↑印は
、例えば、カーソルを表示画面上で下方から上方に移動
させた場合、何れかのサーチ・ワードを通過した場合に
表示するようにすれば都合がよい。逆に、カーソルを表
示画面上で上方から下方に移動させ、何れかのサーチ・
ワードを通過した場合に、第３図に示すように、↓印を
表示するようにすれば、測定或いは試験に際して便利が
よい。第３図は、表示画面の一部分を示し、カーソルの
下の最も近いサーチ・ワードが４８番目であることを示
している。尚、カーソルが丁度サーチ会ワードの箇所に
位置する場合には１例えば、→即成いは←印を表示する
ようにすれば測定に便利である。

このように、本発明によれば、パリティ・エラー、オー
バーラン・エラー、或いはフレミング・エラー等が存在
する場合には、取込んだデータの表示と同時にこれらの
エラー表示を行い、更に、データ表示と匣時庇、サーチ
会ワードを１６進（或いは８進）、２進、ＡＳＣＩＩ、
或いはＥＢＣＤ　Ｉ　Ｃで表示し、更に又、伝送回線か
ら取り込んだデータからサーチ・ワード数を計数し、サ
ーチ・ワードとカーソルの位置関係を表示しているので
、データ伝送回線の測定が簡単に行えるという利点があ
る。

第４図は、第２図及び第３図で説明した本発明に係る機
能を利用し、実際に伝送回線を試験する方法をブロック
で模擬的に示した図である。

第４図において、データ発生手段であるコンピュータ６
０は、適当なバス６２を介してモデム６４に接続し、後
述する第１信号を発生する。モデム６４は、伝送回線６
６を介して他のモデム６８に接続している。７０は、本
発明に係る方法を実施する伝送回線の直列データ測定装
置（第１図参照）であり、コンピュータ６０からの第１
信号を受けると、第２信号を出力する。７２は第１図に
示したＲ３−２３２−Ｃ等の接続具、７４は第１図のプ
ローブｌＯに相当するプローブであり、バス７２の受信
信号線（直列データ測定装置７０からみて）に接続する
。尚、第４図にｉいて、被試験伝送回線は、バス６２か
ら、モデム６４、伝送回線６６、モデム６８、バス７２
に至る回線である。後述するように、コンピュータ６０
は、直列データ測定装置７０から第２信号を受けると所
定の第３信号（直列データ）を所定回数出力する。

このように、直列データ測定装置７０は、コンピュータ
６０と上記の第１乃至第３信号の送受を繰り返えし、直
列データ測定装置７０は第３信号に基づいて伝送回線の
試験を行う。

次に、第１図及び第２図を参照し、本発明に係る伝送回
線のデータ測定及び伝送回線の試験方法を、番号を付し
、順を追って詳細に説明する。

（１）キーボードからＵＳＡＲＴ関係の設定を、下に示
すＡ）乃至Ｇ）のように行う。尚、伝送回線のデータを
単に監視或いは測定するだけの場合には、第１図のＵＳ
ＡＲＴ　（Ｉ）を選択し、伝送回線の試験を行う場合に
は、ＵＳＡＲＴ（Ｉ）及び（ＩＩ）の両方を選択する。

Ａ）伝送回線のデータが同期方式か調歩方式かを調べ、
何れの方式かを設定する。

Ｂ）同期方式の場合には外部クロックを選択し、調歩方
式の場合には内部クロックを選択する。

Ｃ）同期方式の場合には同期キャラクタを設定する。

ｐ）調歩方式の場合（即ち、内部クロックの場合）には
、ポー・レートを設定する。

Ｅ）調歩方式の場合には、ストップ−ビット長を設定す
る。

Ｆ）データのキャラクタ長を設定する。

Ｇ）パリティが偶か奇か、或いは「なし」かを設定する
。

上記Ａ）乃至Ｇ）の設定値（或いは選択値）は、ＲＡＭ
５０のＣＰＵ−ＲＡＭに記憶される。Ｂ）及びＤ）の設
定値は、ＣＰＵ＠ＲＡＭからＣＰＵバス４０及び緩衝器
２２を介してレジスタ２６に記憶され、スイッチ１６及
び分周器２０を制御する。一方、Ａ）、Ｃ）、’Ｅ）、
Ｆ）及びＧ）の設定値は、ＣＰＵバス４０及び緩衝器２
２を介し、ＵＳＡＲＴ　（Ｉ）、或いはＵＳＡＲＴ　（
Ｉ）及び（ＩＩＩ、に転送される。

（２）キーボードよりトリガ・ワードを設定する。第１
図に示した実施例では、内部トリガ方式のみを示してい
るのでトリガ・ワードの設定が必要であるが、外部トリ
が方式の場合には、外部トリガ入力端子に入力されるパ
ルスの立上りでトリガするのか、或いは立下りでトリガ
するのかを選択する必要がある。

（３）キーボードからデータ取込み開始命令を入力する
。

（４）上記の設定条件に応じ、ＵＳＡＲＴ（Ｉ）、或い
はＵＳＡＲＴ　（Ｉ）及び（ＩＩ）はシリアルデータを
パラレルデータに変換し、データをＵＳＡＲＴ内のデー
タ書レジスタに記憶し、データのスティタス情報があれ
ばその情報をＵＳＡＲＴ内のスティタス・レジスタに記
憶する。

（５）ＣＰＵ４Ｂからのアドレス信号により、アドレス
ｅデコーダ３４は、ライン３６．３８（伝送回線の試験
の場合には、ライン３６．３８．４２．４４）を介し、
ＵＳＡＲＴ内のデータ拳レジスタ及びスティタスφレジ
スタを交互に選択する。

（６）ＵＳＡＲＴ内のデータ及びスティタス情報を、Ｃ
ＰＵ−ＲＡＭの第１及び第２領域に順次記憶する。尚１
本実施例のように内部トリガ方式の場合には、ＣＰＵ４
８は、データをＣＰＵ−ＲＡＭの第１領域に記憶する前
に、トリガφワードと比較する。

（７）トリガ・ワードを検出し、更に所定時間経過後（
即ち、所定のクロック信号を計数した後）、アドレス・
デコーダ３４はＵＳＡＲＴの選択を停止する（即ち、デ
ータの取込みを停止する）。

（８）ＣＰＵ−ＲＡＭの第１及び第２領域のデータ及び
スティタス情報の内、最も古いデータ及びスティタス情
報が、最も小さいアドレスになるように整理してＣＰＵ
・ＲＡＭの第３及び第４領域に夫々転送する。尚、デー
タ取込みを停止した際に指定されたアドレスを記憶して
おくようにすれば、上記の第３及び第４領域への転送は
必要ない。

（９）キーボードから、 Ａ）データ表示の命令を入力する。

Ｂ）カーソル・アドレスを設定する、即ち記憶回路に記
憶されているデータ及び スティタス情報のどの部分からデータ 等を表示するかを決定する。

（１０）設定されたカーソル・アドレスから始まる１４
個（第２図に示した本実施例の場合）のデータをＣＰＵ
・ＲＡＭの第３領域から取り出しくアドレスを整理して
第１領域から転送した場合）、ＨＥＸ　（１６進）及び
ＡＳＣＩＩ等に変換し、これらの表示コード（フォント
）をＲＡＭ５０の表示領域に記憶する。更に、アドレス
その他の表示情報も表示コードとしてＲＡＭ５０の表示
領域に記憶する。尚、１６進表示は８進表示でもよく、
ＡＳＣＩＩはＥＢＣＤＩＣでもよｌ、％こと１士勿論で
ある。

（ＩＮ）設定されたカーソル拳アドレスから始まる１４
個のスティタスをＣＰＵ＠ＲＡＭの第４領域から取り出
しくアドレスを整理して第２領域から転送した場合）、
パリティ・エラー、オー／＜−ラン・エラー、フレミン
グ・エラーを検出し、これらを表示コードとしてＲＡＭ
５０の表示領域に記憶する。

（１２）ＲＡＭ５０の表示領域の内容を繰返し読み出し
、表示装置４６で表示する。

次ニ、第５図のフローチャート（流れ図）を参照し、第
１図に示した測定装置を伝送回線の試験に応用する場合
を、更に詳しく説明する。尚、ＵＳＡＲＴ関係の設定、
データ及びスティタス情報の表示等は、上記（１）乃至
（１２）で説明したと同様である。第５図において、 ｘ５−ｙ−１１’仝鵬　：コンピュータ（データ発生手
段）が「＜」（プロンプト）信号（第１信号）を出力し
、直列データ測定装置（第１図参照、以下同様）が、「
＜」（第１信号）を受信すると「ＴＹＰＥ　　ＡＢＣＪ
　　（第２信号）を出力し、データ発生手段がｒＴＹＰ
Ｅ　　ＡＢＣＪ　　（第２信号）を受信するとｒＡＢＣ
・・・ＸＹＺＪ　　（第３信号）を所定回数出力するよ
うに設定する。更に、直列データ測定装置側において、
トリガ・ワードを「ＡＢＣ−−−ＸＹＺＪ　　（即ｔ、
ｒＡＢＣ−−−ＸＹＺ」以外の順序に組み合わされた総
てのワード）をトリガ番ワード−とする。

ステップ（８２）　：データ発生手段が、第１信号であ
る「＜」を出力する。

ステップ（８４）　　：直列データ測定装置が「＜」（
第１信号）を受信すると、ＣＰＵ４８からの指示により
、ｒＴＹＰＥ　　ＡＢＣＪ　　（第２信号）を出力する
。

ステップ（ｓｅ）　　：データ発生手段は、ｒＴＹＰＥ
　　ＡＢＣＪ　　（第２信号）を受信すると、ｒＡＢＣ
−・・ＸＹＺＪ　　（第３信号）を所定回数出力する。

尚、データ発生手段が第２信号を受信した際何個の第３
信号を出力するかはソフトウェアの問題であり、予め所
望個数を設定しておけばよい。

信号を取り込む。

ステップ（Ｈ）：直列データ測定装置内部においてトリ
ガ・ワードを検出したならば（ＹＥＳ）、ステップ（８
２）に行く。一方、所定個数の第３信号を取り込み、取
り込んだデータ中にトリガ・ワードが検出されなければ
（Ｎｏ）、ステップ（８２）に行く。

ステップ（８２）　　：伝送回線からのデータの取込み
を停止する。

以上、第５図のフローチャートを説明したが、第１乃至
第３信号の具体的なデータは例示であり、上記以外のデ
ータを使用してもよいことは勿論である。

以上説明したように、本発明に係る伝送回線の試験方法
によれば、取り込んだデータの表示と同時に、パリティ
・エラー、オーバーラン−エラー、フレミング・エラー
等を表示し、更に、取り込んだデータの表示と同時に、
サーチ・ワードを、１６進、８進、２進、ＡＳＣＩＩ、
或いはＥＢＣＤ　Ｉ　Ｃ等で表示すると共に、更に、取
り込んだデータからサーチ・ワード数を計数してサーチ
・ワードとカーソルの関係を表示することができる。更
に又、上記の機能を利用し、コンピュータからの所定の
データを受信し、このデータを所定のトリガ・ワードと
比較することにより、データ伝送回線を簡単に且つ正確
に試験することができる。この試験は間欠的障害の発見
に特に有効である。

以上、本発明の詳細な説明したが、本実施例を変形変更
することは当業者にとって容易である０例えば、伝送回
線の試験の場合に、ＵＳＡＲＴ　（Ｉ）　及び（ＩＩ）
　ノ両方を使用シタ力、ＵＳＡＲＴ（ＩＩ）のみを用い
るように変更してもよい。

更に、第１図のブロックでは、外部トリガに関する部分
を省略したが、外部トリガを用いることができるように
して・もよい、又、ＵＳＡＲＴの代りに、Ｓ　Ｉ　Ｏ（
Ｓｅｒｉａｌ　０ｕｔｐｕｔ　Ｉｎｐｕｔ　ｃｏｎｔｒ
ｏｌｌｅｒ。

例えば、ザイログ５ＩＯ）、或いは、５ＰＣＣ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ　Ｐｒｏｔｏｃｏｌ　Ｃｏ＋ｕ＋ｕｎ
ｉｃａｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ　、例えば、フ
ェアチャイルド３８４ｇ）を用いてもよい。

【図面の簡単な説明】

８１図は本発明に係る方法を説明するための装置の一例
を示すブロック図、第２図は第１図の表示装置に表示さ
れる表示画面の一例を示す図、第３図は第２図の表示の
一部分を変更しその部分のみを示した図、第４図は本発
明に係る方法を説明するための図、第５図は本発明の詳
細な説明するためのフローチャートを示す図である。 １４　：　ＵＳＡＲＴ　（Ｉ） ２８　：　ＵＳＡＲＴ　（ＩＩ） ３０：接続具 ４６：表示装置 ４８　：　ＣＰＵ 特許出願人　ソニー・テクトロニクス株式会社代理人　
弁理士　森崎　俊明 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 被試験伝送回線の両端を夫々直列データ測定装置及びデ
   ータ発生手段に接続し、上記直列データ測定装置は上記
   データ発生手段から所定の第１信号を受信すると所定の
   第２信号を出力し、上記データ発生手段は上記第２信号
   を受信すると所定の第３信号を出力した後上記第１信号
   を出力し。 上記直列データ測定装置及び上記データ発生手段は上記
   第１乃至第３信号の送受を繰り返えし、上記直列データ
   測定装置は上記被試験伝送回線からの直列データを測定
   することを特徴とする伝送回線の試験方法。