JPS5910858A - ロジツク・アナライザ - Google Patents
ロジツク・アナライザInfo
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- JPS5910858A JPS5910858A JP9889083A JP9889083A JPS5910858A JP S5910858 A JPS5910858 A JP S5910858A JP 9889083 A JP9889083 A JP 9889083A JP 9889083 A JP9889083 A JP 9889083A JP S5910858 A JPS5910858 A JP S5910858A
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- circuit
- area
- logic signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の利用分野
本発明は比較機能を有するロジック・アナライザに関す
る。
る。
発明の背景
マイクロプロセッサ及びコンピュータ技術の発展に伴い
、種々の電子機器（二おいてｒ７．、／７り技術が一般
化してきた。ロジック技術を用いた電子機器の一開発、
調整及び故障修理を行なうための測定器にはオンロスコ
ープ、ロジック・プローブ及びロジック・アナライザ（
論理分析器）等がある。特（−ロジック・アナライザは
、複数チャンイ・ルの入カロジノク信号（データ）をラ
ンダム・アクセス・メモリ（ＲＡＭ）等の記憶手段４二
記憶し、この記憶手段（二記憶されたデータを陰極線管
（ＣＲＴ）等の表示手段に表示するため、トリが信号発
生以前のデータを測定できるので、ロジック技術を用い
た電子機器の測定に最適である。ロジック・アナライザ
には２つの表示モードがあり、その】１）はロジック信
号を信号波形として表示するタイミング表示モードであ
り、他の１つは記憶したデータを２進、８進、１６進法
等のワードとして文字（数字を含む）で表示するステー
ト表示モードである。特にステート表示モードでは表示
手段の表示領域と文字の大きさとの関係で記憶手段（二
記憶された全データを表示することができず、記憶手段
の選択されたアドレス範囲のデータのみを表示している
。
、種々の電子機器（二おいてｒ７．、／７り技術が一般
化してきた。ロジック技術を用いた電子機器の一開発、
調整及び故障修理を行なうための測定器にはオンロスコ
ープ、ロジック・プローブ及びロジック・アナライザ（
論理分析器）等がある。特（−ロジック・アナライザは
、複数チャンイ・ルの入カロジノク信号（データ）をラ
ンダム・アクセス・メモリ（ＲＡＭ）等の記憶手段４二
記憶し、この記憶手段（二記憶されたデータを陰極線管
（ＣＲＴ）等の表示手段に表示するため、トリが信号発
生以前のデータを測定できるので、ロジック技術を用い
た電子機器の測定に最適である。ロジック・アナライザ
には２つの表示モードがあり、その】１）はロジック信
号を信号波形として表示するタイミング表示モードであ
り、他の１つは記憶したデータを２進、８進、１６進法
等のワードとして文字（数字を含む）で表示するステー
ト表示モードである。特にステート表示モードでは表示
手段の表示領域と文字の大きさとの関係で記憶手段（二
記憶された全データを表示することができず、記憶手段
の選択されたアドレス範囲のデータのみを表示している
。
従来のロジック・アナライザは種々の機能を具えており
、その１つに比較機能（コンベア・モード）がある。こ
の機能は特Ｃニステート・表示モード（ニオいて用いら
れ、第１及び第２記憶手段に夫々記憶された人力ロジッ
ク信号及び基準ロジック信号を共（二表示手段（二表示
して、それらの比較を行なうものである。従来のロジッ
ク・アナライザは、この比較を容易（１行なえるように
するため、人力及び基準ロジック信号のうち異なる部分
の表示を輝度変調または白黒反転するが、異なる部分の
表示にマーカを付加している。しかし、従来のロジック
・アナライザは入力ロジック信号及び基準ロジック信号
を全般的に比較しているため、基準ロジック信号の内、
特に関心のある部分な人力ロジック信号から識別するこ
とが困難であった。
、その１つに比較機能（コンベア・モード）がある。こ
の機能は特Ｃニステート・表示モード（ニオいて用いら
れ、第１及び第２記憶手段に夫々記憶された人力ロジッ
ク信号及び基準ロジック信号を共（二表示手段（二表示
して、それらの比較を行なうものである。従来のロジッ
ク・アナライザは、この比較を容易（１行なえるように
するため、人力及び基準ロジック信号のうち異なる部分
の表示を輝度変調または白黒反転するが、異なる部分の
表示にマーカを付加している。しかし、従来のロジック
・アナライザは入力ロジック信号及び基準ロジック信号
を全般的に比較しているため、基準ロジック信号の内、
特に関心のある部分な人力ロジック信号から識別するこ
とが困難であった。
発明の目的
したがって、本発明の目的は基準ロジック信号の内、選
択した所望部分と一致する入力ロジック信号部分を識別
するロジック・アナライザの提供（二ある 発明の概要 本発明のロジック・アナライザ（二よれば選択手段（二
より基準ロジック信号から所望部分、例えば所望アドレ
スのデータを選択する。選択したデータのアドレスが複
数の場合は、必要に応じてアドレスの順序を入換えても
よい。一方、比較表示制御手段は選択された所望部分と
入力ロジック信号とを比較し、この比較結果（１応じて
表示手段に表示されている入力ロジック信号の表示を制
御する。この表示の制御は、白黒反転（輝度反転）の他
（−１輝変変調やマーノＪを利用する。よって、基準ロ
ジック信号の内、特に関心のある部分を人力ロジック信
号から識別できる。
択した所望部分と一致する入力ロジック信号部分を識別
するロジック・アナライザの提供（二ある 発明の概要 本発明のロジック・アナライザ（二よれば選択手段（二
より基準ロジック信号から所望部分、例えば所望アドレ
スのデータを選択する。選択したデータのアドレスが複
数の場合は、必要に応じてアドレスの順序を入換えても
よい。一方、比較表示制御手段は選択された所望部分と
入力ロジック信号とを比較し、この比較結果（１応じて
表示手段に表示されている入力ロジック信号の表示を制
御する。この表示の制御は、白黒反転（輝度反転）の他
（−１輝変変調やマーノＪを利用する。よって、基準ロ
ジック信号の内、特に関心のある部分を人力ロジック信
号から識別できる。
Ｑ”Ｊ■し兇五立−
以下、本発明の好適な実施例を添付図を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。プロー
ブ１０は８個のチップを有し、８チヤンＡ・ルの人力ロ
ジック信号を被測定装置から検出する。プ「Ｊ−ブ１０
からの８ｆヤンイ・ルのロジック信号は比較器１２（二
供給されて、人力ロジック信号のレベルは第１図の各ブ
ロックに適した【コシツク系（例えばＴＴＩ、系）（−
変換される。比較器１２の出力は、高速ＲＡＭ等で構成
された取込記憶回路１・１、ｉｌｌびにワード・リコグ
ナイザ（所定のワードを検出する回路）及びカウンタ等
で構成されたトリが回路１６に供給される。ブロック１
４及び１６はパス２０（データ、アドレス及び制御パス
を含む）に接続されている。スタート／ストップ制御回
路２２はバス２ｏからの命令により記憶回路１４の記憶
動作を開始させ、この記憶動作をトリが回路１６からの
出力に応じて停車させる。中央処理装置（Ｃｌ） Ｕ
） ２４は例えば市販の２８０Ａ型マイクロプロセツサ
であり、比較表示制御手段等の種々の処理手段として動
作する。
ブ１０は８個のチップを有し、８チヤンＡ・ルの人力ロ
ジック信号を被測定装置から検出する。プ「Ｊ−ブ１０
からの８ｆヤンイ・ルのロジック信号は比較器１２（二
供給されて、人力ロジック信号のレベルは第１図の各ブ
ロックに適した【コシツク系（例えばＴＴＩ、系）（−
変換される。比較器１２の出力は、高速ＲＡＭ等で構成
された取込記憶回路１・１、ｉｌｌびにワード・リコグ
ナイザ（所定のワードを検出する回路）及びカウンタ等
で構成されたトリが回路１６に供給される。ブロック１
４及び１６はパス２０（データ、アドレス及び制御パス
を含む）に接続されている。スタート／ストップ制御回
路２２はバス２ｏからの命令により記憶回路１４の記憶
動作を開始させ、この記憶動作をトリが回路１６からの
出力に応じて停車させる。中央処理装置（Ｃｌ） Ｕ
） ２４は例えば市販の２８０Ａ型マイクロプロセツサ
であり、比較表示制御手段等の種々の処理手段として動
作する。
読出し専用メモリ（ＲＯＭ）２’６はＣＰ Ｕ ２４の
データ処理内容を記憶するファームウェア用の記憶回路
であり、記憶手段であるＲＡＭ２８はＣＰＵ２４の一時
記憶回路として動作すると共に表示ＲＡ、 Ｍ領域も含
んでいる。これらＣＰＵ２４、ＲＯＭ２６及びＲＡＭ２
８もパス２０に接続される。
データ処理内容を記憶するファームウェア用の記憶回路
であり、記憶手段であるＲＡＭ２８はＣＰＵ２４の一時
記憶回路として動作すると共に表示ＲＡ、 Ｍ領域も含
んでいる。これらＣＰＵ２４、ＲＯＭ２６及びＲＡＭ２
８もパス２０に接続される。
キーボード３０は複数のギーな有し、所望部分の選択及
びその他の制御や人力に用いられ、パス２０（−接続さ
れる。よってキーボード３０は選択手段として動作する
。表示制御回路３２はパス２０（二接続され、ＲＡＭ２
８の表示１＜ Ａ Ｍ領域のデータ（二人（づいて輝度
信号、水平及び垂直走査信号を発生して、表示手段であ
るラスク走査型ＣＲＴ ３４にデータを表示する。クロ
ック・パルス発生器３６はバス２０からの命令に応じた
周波数のクロック・パルスをブロック１．４．１６等に
供給する。
びその他の制御や人力に用いられ、パス２０（−接続さ
れる。よってキーボード３０は選択手段として動作する
。表示制御回路３２はパス２０（二接続され、ＲＡＭ２
８の表示１＜ Ａ Ｍ領域のデータ（二人（づいて輝度
信号、水平及び垂直走査信号を発生して、表示手段であ
るラスク走査型ＣＲＴ ３４にデータを表示する。クロ
ック・パルス発生器３６はバス２０からの命令に応じた
周波数のクロック・パルスをブロック１．４．１６等に
供給する。
尚、ブロック２４，２６，２８．３０のクロック周波数
は例えば４Ｍ）ｌｚ（ＣＰＵ２４がＺ８０Ａの場合）で
固定である。
は例えば４Ｍ）ｌｚ（ＣＰＵ２４がＺ８０Ａの場合）で
固定である。
人力ロジック信号を記憶する場合、まずキーボード３０
によりクロック周波数、トリが・ワード、及びトリガ遅
延クロック数の設定を行なう。
によりクロック周波数、トリが・ワード、及びトリガ遅
延クロック数の設定を行なう。
これら設定データはバス２０及びＣＰＵ２４を介してＲ
ＡＭ２８の第１領域に記憶される（ＲＡ−Ｍ２Ｓの内容
を示す第２図参照）と共に、トリが回路１６及びクロッ
ク・パルス発生器３６をセットする。次にキーボード３
０から書込み開始（スタート）命令がバス２０及びＣ：
［’Ｕ２４を介してスタート／ストップ制御回路２２に
供給されると、この回路２２は取込記憶回路１４を書込
みモードとし、書込み動作を開始させる。」二連の如く
ブ「Ｉ−ブ１０からの人カロジノク信号はブロック１２
を介して記憶回路１４の異なるアドレスに順次記憶され
る。尚、記憶回路１４のアドレスはアドレス発生器（図
示せず）からのアドレス信号（−より指定される。上述
の如＜トリガ回路１６内のワード・リコグナイザが人カ
ロジノク信号からトリガ・ワードを検出後、カウンタが
設定数だけクロックを８１゛数すると、出力信号を発生
する。この出力信号に応じて、スタート／ストップ制御
回路２２は記憶回路１４の書込み動作を停止させる。よ
ってロジック信号の記憶回路１４への記憶が完了する。
ＡＭ２８の第１領域に記憶される（ＲＡ−Ｍ２Ｓの内容
を示す第２図参照）と共に、トリが回路１６及びクロッ
ク・パルス発生器３６をセットする。次にキーボード３
０から書込み開始（スタート）命令がバス２０及びＣ：
［’Ｕ２４を介してスタート／ストップ制御回路２２に
供給されると、この回路２２は取込記憶回路１４を書込
みモードとし、書込み動作を開始させる。」二連の如く
ブ「Ｉ−ブ１０からの人カロジノク信号はブロック１２
を介して記憶回路１４の異なるアドレスに順次記憶され
る。尚、記憶回路１４のアドレスはアドレス発生器（図
示せず）からのアドレス信号（−より指定される。上述
の如＜トリガ回路１６内のワード・リコグナイザが人カ
ロジノク信号からトリガ・ワードを検出後、カウンタが
設定数だけクロックを８１゛数すると、出力信号を発生
する。この出力信号に応じて、スタート／ストップ制御
回路２２は記憶回路１４の書込み動作を停止させる。よ
ってロジック信号の記憶回路１４への記憶が完了する。
キーボード３０から転送命令が人力されると、ＣＰＵ２
４はＲＯＭ２６のファームウェアに基づき、記憶回路１
４の記憶内容をＲＡＭ２８の第２領域に転送する。この
第２領域は第１記憶手段として動作し、この第１記憶手
段（＝記憶されたロジック信号が基準ロジック信号とな
る。尚、この場合、プローブ１０が検出するロジック信
号は基準装置からの信号であることが望ましい。
４はＲＯＭ２６のファームウェアに基づき、記憶回路１
４の記憶内容をＲＡＭ２８の第２領域に転送する。この
第２領域は第１記憶手段として動作し、この第１記憶手
段（＝記憶されたロジック信号が基準ロジック信号とな
る。尚、この場合、プローブ１０が検出するロジック信
号は基準装置からの信号であることが望ましい。
次に、被測定装置からのロジック信号を上述と同様に取
込記憶回路１４に記憶する。キーボード３０から表示命
令が入力されると、ＣＰＵ２４はＲＯＭ２６のファーム
ウェアに基づき、記憶回路１４の記憶内容なＲＡ、 Ｍ
２８の第３領域に転送する。この第３領域は第２記憶
手段として動作し、この第２記憶手段（二記憶されたロ
ジック信号が入力ロジック信号となる。更（ニキーボー
ド３０（二よりステート表示モードの選択、及び表示領
域の選択（記憶した被測定ロジック信号のどの部分を表
示するかの選択）が行なわれ、選択された表示モード及
び表示領域のコードがＲＡＭ２８の第１領域（ニバス２
０及びＣＰＵ２４を介して記憶される。
込記憶回路１４に記憶する。キーボード３０から表示命
令が入力されると、ＣＰＵ２４はＲＯＭ２６のファーム
ウェアに基づき、記憶回路１４の記憶内容なＲＡ、 Ｍ
２８の第３領域に転送する。この第３領域は第２記憶
手段として動作し、この第２記憶手段（二記憶されたロ
ジック信号が入力ロジック信号となる。更（ニキーボー
ド３０（二よりステート表示モードの選択、及び表示領
域の選択（記憶した被測定ロジック信号のどの部分を表
示するかの選択）が行なわれ、選択された表示モード及
び表示領域のコードがＲＡＭ２８の第１領域（ニバス２
０及びＣＰＵ２４を介して記憶される。
１＜ ＯＭ ２ Ｇのファームウェアに基づき、ＣＰＵ
２４は選択された表５示領域（二対応するＲＡＭ２８の
第３領域の１コシツク信号を例えば２進法の文字のフォ
ント情報（コード信号）に変換してＩ（ＡＭ２８の表示
ＲＡ、 Ｍ領域（二記憶する。表示制御回路３２は従来
型式の回路であり、文字・記号の形状を記憶したＲ Ｏ
Ｍ 、このＲＯＭのパラレル出力をシリアル信号に変換
してＺ軸（輝度）信号（二するシフト・レジスタ、垂直
及び水平走査信号発生器を含んでいる。表示制御回路３
２はＲＡＭ２８の表示ＲＡＭ領域の内容を繰返し読出し
て、ＣＲＴ ３４（ニロジノク信号を１１」及び「０」
のステート・テーブルとして表示する。
２４は選択された表５示領域（二対応するＲＡＭ２８の
第３領域の１コシツク信号を例えば２進法の文字のフォ
ント情報（コード信号）に変換してＩ（ＡＭ２８の表示
ＲＡ、 Ｍ領域（二記憶する。表示制御回路３２は従来
型式の回路であり、文字・記号の形状を記憶したＲ Ｏ
Ｍ 、このＲＯＭのパラレル出力をシリアル信号に変換
してＺ軸（輝度）信号（二するシフト・レジスタ、垂直
及び水平走査信号発生器を含んでいる。表示制御回路３
２はＲＡＭ２８の表示ＲＡＭ領域の内容を繰返し読出し
て、ＣＲＴ ３４（ニロジノク信号を１１」及び「０」
のステート・テーブルとして表示する。
キーボード３０により比較モードが選択されると、ＣＲ
Ｔ３４ｉ二は第３図に示す如く表示される。この表示は
以下（−説明する動作により行なわれる。ＣＲＴ３４の
管面左半分（二表示された「１」及び「／」は、ＲＡ、
Ｍ２Ｓの第３領域の選択されたロジック信号の論理状態
であり、上述した動作により表示される。尚、表示の左
半分−にの「Ａ、 ＣＱ ｊ （ＡＣＱｕｉｓｉｔｉｏ
ｎ ノ簡略化）は（取込）入力ロジック信号を意味し、
その下の表示［ＣＩ」二ｆｌ’１２３４５６７ｊは各ロ
ジック信号のチャンイ・ル番号を示し、プローブ１０の
各テップに対応する。即ち各チャンイ・ル番号の下の表
示が、そのチャンネルのデータである。これらＩＡＣＱ
」及びチャンイ・ル番号はＲＯＭ２６のファームクエア
（二基づ＜ ＣＩ） ＴＪ ２４の動作により表示ＲＡ
Ｍ領域を介して表示される。また表示左側の１１９７．
１９８ ２、ｆ１１ｒ８．２〆９」はＲＡＭ２８の第
３領域のアドレスを示し、ＲＡ、 Ｍ ２８の第１領域
に記憶された表示領域のコード（１応じて、ＣＰＵ２４
がＲＯＭ２６のファームウェアに従って表示する。
Ｔ３４ｉ二は第３図に示す如く表示される。この表示は
以下（−説明する動作により行なわれる。ＣＲＴ３４の
管面左半分（二表示された「１」及び「／」は、ＲＡ、
Ｍ２Ｓの第３領域の選択されたロジック信号の論理状態
であり、上述した動作により表示される。尚、表示の左
半分−にの「Ａ、 ＣＱ ｊ （ＡＣＱｕｉｓｉｔｉｏ
ｎ ノ簡略化）は（取込）入力ロジック信号を意味し、
その下の表示［ＣＩ」二ｆｌ’１２３４５６７ｊは各ロ
ジック信号のチャンイ・ル番号を示し、プローブ１０の
各テップに対応する。即ち各チャンイ・ル番号の下の表
示が、そのチャンネルのデータである。これらＩＡＣＱ
」及びチャンイ・ル番号はＲＯＭ２６のファームクエア
（二基づ＜ ＣＩ） ＴＪ ２４の動作により表示ＲＡ
Ｍ領域を介して表示される。また表示左側の１１９７．
１９８ ２、ｆ１１ｒ８．２〆９」はＲＡＭ２８の第
３領域のアドレスを示し、ＲＡ、 Ｍ ２８の第１領域
に記憶された表示領域のコード（１応じて、ＣＰＵ２４
がＲＯＭ２６のファームウェアに従って表示する。
本発明では基準ロジック信号のうち複数アドレスのデー
タを１つのパターンとして比較動作を行なえる。まず、
キーボード３０（二より基準ロジック信号から所望アド
レスのデータを選択する。
タを１つのパターンとして比較動作を行なえる。まず、
キーボード３０（二より基準ロジック信号から所望アド
レスのデータを選択する。
実施例ではアドレス３９，４５．４１をこの順で選択し
ている。アドレスを選択するときは全基準ロレノク信号
をスクロール・モードで表示し、ギーボー ド３０で選
択されたアドレスの表示を白黒反転してもよい。選択さ
れたアドレスをＲＡＭ２８の第１領域（二記憶すると共
（二、これらアドレスのデータと共（−ＣＲＴ ３４に
第３図右千分の如く表示する。この後、必要（１応じて
アドレスの順序を入換えてもよい。尚、表示右半分上の
ｒ ＲＥ Ｆ ｊ（ＲＥＰｅｒｅｎｃｅの簡略化）は基
準ロジック信号を意味し、その１・゛の表示［Ｃ１にｆ
ｌ’２３４５６７１はチャンネル番号を示す。これらの
表示内容も）Ａント情報としてＲＡＭ２８の表示ＲＡ
Ｍ領域（二記憶されている。
ている。アドレスを選択するときは全基準ロレノク信号
をスクロール・モードで表示し、ギーボー ド３０で選
択されたアドレスの表示を白黒反転してもよい。選択さ
れたアドレスをＲＡＭ２８の第１領域（二記憶すると共
（二、これらアドレスのデータと共（−ＣＲＴ ３４に
第３図右千分の如く表示する。この後、必要（１応じて
アドレスの順序を入換えてもよい。尚、表示右半分上の
ｒ ＲＥ Ｆ ｊ（ＲＥＰｅｒｅｎｃｅの簡略化）は基
準ロジック信号を意味し、その１・゛の表示［Ｃ１にｆ
ｌ’２３４５６７１はチャンネル番号を示す。これらの
表示内容も）Ａント情報としてＲＡＭ２８の表示ＲＡ
Ｍ領域（二記憶されている。
これら３つのアドレスのデータが１つの基準パターンと
なる。ＣＰＵ２４はＲＯＭ２６のファームクエア（二基
づき、ＲＡ Ｍ ２８の第２領域のアドレス３９のデー
タと第３領域の各アドレスのデータとを比較する。その
ためには、まずＲＡ Ｍ２Ｓの第２領域のアドレス３９
のチヘ・ンオ、ルＯのデータをＣＰＵ２４の第１一時記
憶回路（二記憶し、第３領域のアドレスＯのチャンネル
ＯのデータをＣＰＵ２４の第２一時記憶回路（二記憶し
、ＣＰＵ２４の排他的論理和機能により比較を行なう。
なる。ＣＰＵ２４はＲＯＭ２６のファームクエア（二基
づき、ＲＡ Ｍ ２８の第２領域のアドレス３９のデー
タと第３領域の各アドレスのデータとを比較する。その
ためには、まずＲＡ Ｍ２Ｓの第２領域のアドレス３９
のチヘ・ンオ、ルＯのデータをＣＰＵ２４の第１一時記
憶回路（二記憶し、第３領域のアドレスＯのチャンネル
ＯのデータをＣＰＵ２４の第２一時記憶回路（二記憶し
、ＣＰＵ２４の排他的論理和機能により比較を行なう。
テヤンイ・ルＯのデータが一致した場合は、ＲＡＭ２８
の第２及び第３領域のアドレス３９及びＯのチャンイ、
ル１の比較を行ない、チャンイ・ル１のデータも一致し
た場合のみ、順次、次のチャンイ・ルの比較を行なう。
の第２及び第３領域のアドレス３９及びＯのチャンイ、
ル１の比較を行ない、チャンイ・ル１のデータも一致し
た場合のみ、順次、次のチャンイ・ルの比較を行なう。
チャンネルＯないし７のうち、一致しないチャンネルを
検出した場合は、直ちく二１＜八Ｍ ２８の第３領域の
アドレス１との比較を行ない、第２領域のアドレス３９
のデータと一致する第３領域のアドレスを検出するまで
、順次各チャンネル毎の比較を繰返す。ＣＰＵ２４が第
２領域のアドレス３９と一致する第３領域のアドレスを
検出すると、次に第２領域のアドレス４５のデータと第
３領域の一致したアドレスの次のアドレスのデータとを
比較する。ここで、第３領域の次のアドレスが第２領域
のアドレス４５と一致しないと、丙び第２領域のアドレ
ス３９と第３領域の各アドレスとの比較を行なう。第３
領域の次のアドレスが第２領域のアドレス４５と一致し
た場合のみ、第３領域の更（二次のアドレスと第２領域
のアドレス４１との比較を行なう。この比較が一致しな
い場合は再び第２領域のアドレス３９の比較からやり直
す。この比較が一致した場合は、基糸パターンを検出し
たことになる。このようにＣＰＵ２４は第２領域の選択
されたアドレスのデータ（パターン）が連続的に第３領
域のデータと一致するか否かの比較動作を行なうと共（
二、基準パターン（ニ一致した部分の表示を白黒反転す
る。なお、この白黒反転は比較結果に応じて、ＣＰＵ２
４はＲＯＭ ２６のファームウェア（二基づき、一致し
た内容に対応する表示用１＜ Ａ Ｍ領域内のフォント
情報に付随するアトリビーート情報を変更して行なう。
検出した場合は、直ちく二１＜八Ｍ ２８の第３領域の
アドレス１との比較を行ない、第２領域のアドレス３９
のデータと一致する第３領域のアドレスを検出するまで
、順次各チャンネル毎の比較を繰返す。ＣＰＵ２４が第
２領域のアドレス３９と一致する第３領域のアドレスを
検出すると、次に第２領域のアドレス４５のデータと第
３領域の一致したアドレスの次のアドレスのデータとを
比較する。ここで、第３領域の次のアドレスが第２領域
のアドレス４５と一致しないと、丙び第２領域のアドレ
ス３９と第３領域の各アドレスとの比較を行なう。第３
領域の次のアドレスが第２領域のアドレス４５と一致し
た場合のみ、第３領域の更（二次のアドレスと第２領域
のアドレス４１との比較を行なう。この比較が一致しな
い場合は再び第２領域のアドレス３９の比較からやり直
す。この比較が一致した場合は、基糸パターンを検出し
たことになる。このようにＣＰＵ２４は第２領域の選択
されたアドレスのデータ（パターン）が連続的に第３領
域のデータと一致するか否かの比較動作を行なうと共（
二、基準パターン（ニ一致した部分の表示を白黒反転す
る。なお、この白黒反転は比較結果に応じて、ＣＰＵ２
４はＲＯＭ ２６のファームウェア（二基づき、一致し
た内容に対応する表示用１＜ Ａ Ｍ領域内のフォント
情報に付随するアトリビーート情報を変更して行なう。
第３図において、枠で囲まれている表示は白黒反転を意
味する。
味する。
またＣ Ｐ Ｕ ２４は、一致したパターン部分の総数
及びカーソル（アドレス２０３（１示された３本の横棒
であり、その位置はキーボード３０により制御する）位
置までの一致したパターン部分の数を計数し、その結果
を最下行＋二［ＣＭＰＲＰＡＴＥＲ＝１３／１３ Ｊと
表示する。ｌｃＭｉ’ＲＰＡ’Ｌ”ＥＲ」（ＣｏＭＰａ
Ｒｃ ＰａＴｔＥＲｎの簡略化）はパターン比較モード
、を示し、ｆ−１３／１］は基糸パターンの総数が１３
個で、カーソル位置（実施例ではアドレス２０３）が１
３番］」の基準パターンであることを示している。よっ
て、カーソル位置がアドレス２０５の場合、表示はｒＴ
１３／１３Ｊとなる。
及びカーソル（アドレス２０３（１示された３本の横棒
であり、その位置はキーボード３０により制御する）位
置までの一致したパターン部分の数を計数し、その結果
を最下行＋二［ＣＭＰＲＰＡＴＥＲ＝１３／１３ Ｊと
表示する。ｌｃＭｉ’ＲＰＡ’Ｌ”ＥＲ」（ＣｏＭＰａ
Ｒｃ ＰａＴｔＥＲｎの簡略化）はパターン比較モード
、を示し、ｆ−１３／１］は基糸パターンの総数が１３
個で、カーソル位置（実施例ではアドレス２０３）が１
３番］」の基準パターンであることを示している。よっ
て、カーソル位置がアドレス２０５の場合、表示はｒＴ
１３／１３Ｊとなる。
表示の２行目Ｉ ＣＭＰＲＷＤＯ＝ ０−２１３ｊはア
ドレスＯから２０６までの間で比較動作を行なっている
ことを示している。即ちＪＣＭＰＲＷ Ｄ Ｏ、ｌ （
ＣｏＭＰａＲｅ Ｗｉ ｎＤＯｗの簡略化）が比較範囲
と意味し、［−２’Ｑ６１がそのアドレスの範囲を示し
ている。このアドレスはキーボード３０く−より選択さ
れて、１（Ａ、 Ｍ ２８の第１領域（′−記憶される
。よって、一致したパターンの総数はこの比較範囲内で
の数である。また表示されたデータのアドレスが、この
比較範囲内であることをＣＰ［Ｊ２４がＲＯＭ２６のフ
ァームウェア（二基づき判断すると、アドレスの左側Ｃ
二「Ｃ」なる文字を（ＲＡＭ２８の表示１＜ Ａ、 Ｍ
領域にフォント情報として記憶し）表示する。従って測
定者は比較範囲を容易に判別できる。なお、この実施例
では、比較範囲はアドレスＯないて２０６であるため、
アドレス２０７，２０８，２０９の左側（−は［−Ｃ」
の文字が表示されていない。
ドレスＯから２０６までの間で比較動作を行なっている
ことを示している。即ちＪＣＭＰＲＷ Ｄ Ｏ、ｌ （
ＣｏＭＰａＲｅ Ｗｉ ｎＤＯｗの簡略化）が比較範囲
と意味し、［−２’Ｑ６１がそのアドレスの範囲を示し
ている。このアドレスはキーボード３０く−より選択さ
れて、１（Ａ、 Ｍ ２８の第１領域（′−記憶される
。よって、一致したパターンの総数はこの比較範囲内で
の数である。また表示されたデータのアドレスが、この
比較範囲内であることをＣＰ［Ｊ２４がＲＯＭ２６のフ
ァームウェア（二基づき判断すると、アドレスの左側Ｃ
二「Ｃ」なる文字を（ＲＡＭ２８の表示１＜ Ａ、 Ｍ
領域にフォント情報として記憶し）表示する。従って測
定者は比較範囲を容易に判別できる。なお、この実施例
では、比較範囲はアドレスＯないて２０６であるため、
アドレス２０７，２０８，２０９の左側（−は［−Ｃ」
の文字が表示されていない。
上述の説明では基準パターンと一致する人力ロジック信
号の部分の表示を白黒反転したが、基準パターンと異な
る人力ロジック信号の部分の表示を白黒反転してもよい
。また基準パターンのアドレス数は３個以外の任意の複
数でよい。
号の部分の表示を白黒反転したが、基準パターンと異な
る人力ロジック信号の部分の表示を白黒反転してもよい
。また基準パターンのアドレス数は３個以外の任意の複
数でよい。
発明の効果
に述のη１１＜本発明のロジック・アナライザ（二よれ
は、基準ロジック伯母の内、特（二関心のある部分を選
択し、それを１つのパターンとして人力ロジック信号と
比較する。そして、この比較結果に応じて人力ロジック
信号の表示を制御している。よって、基準ロジック信号
の内、特（二関心のある部分を人カロジノク信号がら識
別するのが容易である。
は、基準ロジック伯母の内、特（二関心のある部分を選
択し、それを１つのパターンとして人力ロジック信号と
比較する。そして、この比較結果に応じて人力ロジック
信号の表示を制御している。よって、基準ロジック信号
の内、特（二関心のある部分を人カロジノク信号がら識
別するのが容易である。
実施例の変形
尚、−１−述は本発明の好適な実施例についてのみ説明
したが、当業者には本発明の要旨を逸脱することなく種
々の変形が可能なことが理解されよう。例えは、−１−
述の実施例では裁準口ｉｃｙり信号としてプローブで検
出した信号を用いたが、キーボードから人力したり、プ
ローブで検出した信号をキーボードで部分的（二訂正し
たものを用いてもよい。また、表示手段はＣＲＴ以外に
液晶及びプラズー？・ディスプレイ等のフラット・ディ
スプレイ装置やＸ−Ｙプロッタも一利用できる。更に、
人力及び基準ロジック信号を表示する際、３または４チ
ヤンイ・ルな１組として８進または１６進法で表示して
もよいし、プローブのチノ、プ数、即ちチャンネル数は
任意の数でもよい。人力及び基準ロジック信号の異なる
、または等しい部分を指示するには表示の白黒反転の他
に、師団変調や、マーカも利用できる。また基準パター
ンと人力ロジック信号を比較する際に、基準パターンの
最初のアドレス内容と最後のアドレス内容が等しいと、
人力ロジック信号には１つのアドレスのデータが２つの
基準パターンに重なる場合が発生する。この場合はカー
ソルが基準パターンの最初のアドレスに移動したどきの
み、基準パターンに一致するとみなせは、測定に不都合
は生じない。
したが、当業者には本発明の要旨を逸脱することなく種
々の変形が可能なことが理解されよう。例えは、−１−
述の実施例では裁準口ｉｃｙり信号としてプローブで検
出した信号を用いたが、キーボードから人力したり、プ
ローブで検出した信号をキーボードで部分的（二訂正し
たものを用いてもよい。また、表示手段はＣＲＴ以外に
液晶及びプラズー？・ディスプレイ等のフラット・ディ
スプレイ装置やＸ−Ｙプロッタも一利用できる。更に、
人力及び基準ロジック信号を表示する際、３または４チ
ヤンイ・ルな１組として８進または１６進法で表示して
もよいし、プローブのチノ、プ数、即ちチャンネル数は
任意の数でもよい。人力及び基準ロジック信号の異なる
、または等しい部分を指示するには表示の白黒反転の他
に、師団変調や、マーカも利用できる。また基準パター
ンと人力ロジック信号を比較する際に、基準パターンの
最初のアドレス内容と最後のアドレス内容が等しいと、
人力ロジック信号には１つのアドレスのデータが２つの
基準パターンに重なる場合が発生する。この場合はカー
ソルが基準パターンの最初のアドレスに移動したどきの
み、基準パターンに一致するとみなせは、測定に不都合
は生じない。
第１図は本発明のロジック・アナライザの好適な一実施
例のブロック図、第２図は第１図の記憶手段２８の内容
を示す図、第３は第１図の表示手段３・１の表示例を示
す図である。 ２４：比較表示制御手段 ２８：記憶手段 ３０：選択手段 ３４：表示手段
例のブロック図、第２図は第１図の記憶手段２８の内容
を示す図、第３は第１図の表示手段３・１の表示例を示
す図である。 ２４：比較表示制御手段 ２８：記憶手段 ３０：選択手段 ３４：表示手段
Claims (1)
- 基準ロジック信号を記憶する第１記憶手段と、人力ロジ
ック信号を記憶する第２記憶手段と、少なくとも該第２
記憶手段に記憶されたロジック信号を表示する表示手段
と、−に記第１記憶手段に記憶された」二記基準ロジッ
ク信号から所望部分を選択する選択手段と、該選択手段
により選択されたｊ−記所望部分と」−記第２記憶手段
に記憶されたロジック信号とを比較し、この比較結果に
応じてロジック信号の表示を制御する比較表示制御手段
とを具えたロジック・アナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9889083A JPS5910858A (ja) | 1983-06-02 | 1983-06-02 | ロジツク・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9889083A JPS5910858A (ja) | 1983-06-02 | 1983-06-02 | ロジツク・アナライザ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP423682A Division JPS58122463A (ja) | 1981-12-28 | 1982-01-13 | ロジツク・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910858A true JPS5910858A (ja) | 1984-01-20 |
| JPH0136907B2 JPH0136907B2 (ja) | 1989-08-03 |
Family
ID=14231727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9889083A Granted JPS5910858A (ja) | 1983-06-02 | 1983-06-02 | ロジツク・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231181A (ja) * | 1986-03-31 | 1987-10-09 | Pfu Ltd | 故障診断方法および装置 |
| US7322075B2 (en) | 2004-02-25 | 2008-01-29 | Ykk Corporation | Metallic slide fastener element and method for manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119070A (en) * | 1977-03-24 | 1978-10-18 | Tektronix Inc | Logical analyzer |
-
1983
- 1983-06-02 JP JP9889083A patent/JPS5910858A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119070A (en) * | 1977-03-24 | 1978-10-18 | Tektronix Inc | Logical analyzer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231181A (ja) * | 1986-03-31 | 1987-10-09 | Pfu Ltd | 故障診断方法および装置 |
| US7322075B2 (en) | 2004-02-25 | 2008-01-29 | Ykk Corporation | Metallic slide fastener element and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136907B2 (ja) | 1989-08-03 |
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