JPS6214785B2 - - Google Patents
Info
- Publication number
- JPS6214785B2 JPS6214785B2 JP57085639A JP8563982A JPS6214785B2 JP S6214785 B2 JPS6214785 B2 JP S6214785B2 JP 57085639 A JP57085639 A JP 57085639A JP 8563982 A JP8563982 A JP 8563982A JP S6214785 B2 JPS6214785 B2 JP S6214785B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- signal
- signals
- trigger
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims 2
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 238000013024 troubleshooting Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Description
【発明の詳細な説明】
本発明は単一のデジタル・バスを介して時分割
で伝送される複数のロジツク信号を測定するロジ
ツク・アナライザに関する。
で伝送される複数のロジツク信号を測定するロジ
ツク・アナライザに関する。
マイクロプロセツサをデジタル電子機器に組込
み、インテリジエント機能を持たせることが一般
的になつてきている。このような電子機器の開
発、調整及び故障修理には、高性能なロジツク測
定器が必要である。このロジツク測定器の１つに
ロジツク・アナライザがある。ロジツク・アナラ
イザは入力ロジツク信号を記憶する記憶回路、入
力ロジツク信号から所定のトリガ・ワードを認識
するワード・リコグナイザ、記憶回路に記憶され
た信号を表示する表示器、及び制御器から構成さ
れている。このロジツク・アナライザは４、８、
16または32ビツト・データの如き複数ビツトのロ
ジツク・データを測定できると共に、入力データ
の所定トリガ・ワードの前及び／または後の所望
の入力データ部分も測定できるので、非常に有効
であり、かつ多機能な測定器である。
み、インテリジエント機能を持たせることが一般
的になつてきている。このような電子機器の開
発、調整及び故障修理には、高性能なロジツク測
定器が必要である。このロジツク測定器の１つに
ロジツク・アナライザがある。ロジツク・アナラ
イザは入力ロジツク信号を記憶する記憶回路、入
力ロジツク信号から所定のトリガ・ワードを認識
するワード・リコグナイザ、記憶回路に記憶され
た信号を表示する表示器、及び制御器から構成さ
れている。このロジツク・アナライザは４、８、
16または32ビツト・データの如き複数ビツトのロ
ジツク・データを測定できると共に、入力データ
の所定トリガ・ワードの前及び／または後の所望
の入力データ部分も測定できるので、非常に有効
であり、かつ多機能な測定器である。
いくつかの型式のマイクロプロセツサ・システ
ムにおいては、データ及びアドレス信号の如き信
号グループが時分割により多重デジタル・バスを
介して伝送される。従来のロジツク・アナライザ
は各入力チヤンネルに単一の記憶回路を有し、ま
た各記憶回路は同一のクロツク・パルスを受ける
ので、この従来のロジツク・アナライザで多重デ
ジタル・バスを測定すると、記憶回路はデータ及
びアドレス信号を交互に記憶した。また表示器は
記憶回路に記憶された信号を記憶アドレス順に表
示するので、データ及びアドレス信号が交互に表
示された。よつて、表示は見にくく、操作者は何
を観測しているか、注意を払わなければならなか
つた。
ムにおいては、データ及びアドレス信号の如き信
号グループが時分割により多重デジタル・バスを
介して伝送される。従来のロジツク・アナライザ
は各入力チヤンネルに単一の記憶回路を有し、ま
た各記憶回路は同一のクロツク・パルスを受ける
ので、この従来のロジツク・アナライザで多重デ
ジタル・バスを測定すると、記憶回路はデータ及
びアドレス信号を交互に記憶した。また表示器は
記憶回路に記憶された信号を記憶アドレス順に表
示するので、データ及びアドレス信号が交互に表
示された。よつて、表示は見にくく、操作者は何
を観測しているか、注意を払わなければならなか
つた。
また、多くの情報システムは時分割デジタル伝
送システムを利用している。これらシステムの測
定に従来のロジツク・アナライザを用いると、上
述と同様な問題が生じる。
送システムを利用している。これらシステムの測
定に従来のロジツク・アナライザを用いると、上
述と同様な問題が生じる。
本発明によれば、時分割により伝送されたロジ
ツク信号は、ロジツク信号のグループに応じて識
別され複数の記憶回路に夫々記憶される。例えば
第１記憶回路はアドレス信号のみを記憶し、第２
記憶回路はデータ信号のみを記憶する如く、各記
憶回路は特定のグループに対応する。多重デジタ
ル・バスの入力信号のグループを識別するのに、
レジスタの如き入力ラツチ回路用のクロツク・パ
ルスとしてストローブ信号を用いる。複数の記憶
回路に記憶された信号は同時に読出され、並列に
表示される。
ツク信号は、ロジツク信号のグループに応じて識
別され複数の記憶回路に夫々記憶される。例えば
第１記憶回路はアドレス信号のみを記憶し、第２
記憶回路はデータ信号のみを記憶する如く、各記
憶回路は特定のグループに対応する。多重デジタ
ル・バスの入力信号のグループを識別するのに、
レジスタの如き入力ラツチ回路用のクロツク・パ
ルスとしてストローブ信号を用いる。複数の記憶
回路に記憶された信号は同時に読出され、並列に
表示される。
更に本発明は入力ロジツク信号の各グループ毎
に１個づつ複数のワード・リコグナイザを設けて
いるので、トリガ点を決定するのにトリガ・ワー
ドの複雑な組合せが可能である。
に１個づつ複数のワード・リコグナイザを設けて
いるので、トリガ点を決定するのにトリガ・ワー
ドの複雑な組合せが可能である。
したがつて、本発明の目的の１つは多重デジタ
ル・バスを介して時分割で伝送された複数のロジ
ツク信号を容易に測定できる新規なロジツク・ア
ナライザの提供にある。
ル・バスを介して時分割で伝送された複数のロジ
ツク信号を容易に測定できる新規なロジツク・ア
ナライザの提供にある。
本発明の他の目的は多重デジタル・バスを介し
て伝送されたロジツク信号のグループを識別でき
るロジツク・アナライザの提供にある。
て伝送されたロジツク信号のグループを識別でき
るロジツク・アナライザの提供にある。
本発明の更に他の目的は多重デジタル・バスを
介して伝送されたロジツク信号の各グループに
夫々が対応する複数の記憶回路を有するロジツ
ク・アナライザの提供にある。
介して伝送されたロジツク信号の各グループに
夫々が対応する複数の記憶回路を有するロジツ
ク・アナライザの提供にある。
本発明の他の目的は時分割で伝送されたロジツ
ク信号のグループに応じて、これらロジツク信号
を区別して表示できるロジツク・アナライザの提
供にある。
ク信号のグループに応じて、これらロジツク信号
を区別して表示できるロジツク・アナライザの提
供にある。
本発明の他の目的は時分割で伝送されたロジツ
ク信号の各グループに夫々が対応する複数のワー
ド・リコグナイザを有するロジツク・アナライザ
の提供にある。
ク信号の各グループに夫々が対応する複数のワー
ド・リコグナイザを有するロジツク・アナライザ
の提供にある。
本発明の更に他の目的及び特徴は、添付図を参
照した以下の説明により当業者には明らかになる
であろう。
照した以下の説明により当業者には明らかになる
であろう。
第１図は本発明の一実施例のブロツク図であ
る。データ取込みプローブ１０は８ビツト被測定
ロジツク信号の如きロジツク情報を取り込み、レ
ベル変換器１２に供給して、第１図のブロツクで
使用されるTTL（トランジスタ・トランジス
タ・ロジツク）レベルの如き所定のロジツク・レ
ベルに変換する。変換されたロジツク信号はラツ
チ回路として動作するバツフア・レジスタ１４及
び１６に供給される。バツフア・レジスタ１４の
出力はランダム・アクセス・メモリ（RAM）の
如き記憶回路１８及びワード・リコグナイザ２０
に供給される。同様に、バツフア・レジスタ１６
の出力はRAM２２及びワード・リコグナイザ２
４に供給される。制御回路２６及び２８はRAM
１８及び２２のアドレスを決定するアドレス・カ
ウンタを夫々有すると共に、RAM１８及び２２
の書込み（記憶）及び読取り動作を制御する。制
御回路２６及び２８はメイン・バス３０から書込
み及び読取り命令を受けると共に、バス３０に記
憶アドレス情報を供給する。尚、バス３０はデー
タ、アドレス及び制御バスを含んでいる。RAM
１８及び２２から読出された信号はバス３０に供
給される。
る。データ取込みプローブ１０は８ビツト被測定
ロジツク信号の如きロジツク情報を取り込み、レ
ベル変換器１２に供給して、第１図のブロツクで
使用されるTTL（トランジスタ・トランジス
タ・ロジツク）レベルの如き所定のロジツク・レ
ベルに変換する。変換されたロジツク信号はラツ
チ回路として動作するバツフア・レジスタ１４及
び１６に供給される。バツフア・レジスタ１４の
出力はランダム・アクセス・メモリ（RAM）の
如き記憶回路１８及びワード・リコグナイザ２０
に供給される。同様に、バツフア・レジスタ１６
の出力はRAM２２及びワード・リコグナイザ２
４に供給される。制御回路２６及び２８はRAM
１８及び２２のアドレスを決定するアドレス・カ
ウンタを夫々有すると共に、RAM１８及び２２
の書込み（記憶）及び読取り動作を制御する。制
御回路２６及び２８はメイン・バス３０から書込
み及び読取り命令を受けると共に、バス３０に記
憶アドレス情報を供給する。尚、バス３０はデー
タ、アドレス及び制御バスを含んでいる。RAM
１８及び２２から読出された信号はバス３０に供
給される。
ワード・リコグナイザ２０及び２４は夫々バツ
フア・レジスタ１４及び１６の出力から所望のト
リガ・ワードを検出し、出力パルスをバス３０、
アンド・ゲート３２及びマルチプレクサ３４に供
給する。所望トリガ・ワードはバス３０からの命
令により設定される。マルチプレクサ３４はバス
３０からの命令に応じてワード・リコグナイザ２
０及び２４並びにアンド・ゲート３２からの出力
を選択し、トリガ順序回路３６に供給する。端子
３８のパルス信号はバツフア・レジスタ１４、ワ
ード・リコグナイザ２０、制御回路２６及びトリ
ガ順序回路３６のクロツク端子に供給される。端
子４０のパルス信号はバツフア・レジスタ１６、
ワード・リコグナイザ２４及び制御回路２８のク
ロツク端子に供給される。トリガ順序回路３６は
プログラマブル・カウンタを含んでおり、このカ
ウンタは、マルチプレクサ３４が出力を発生した
とき、端子３８からのパルスの計数を開始する。
プログラマブル・カウンタがメイン・バス３０か
らの命令により設定された所望数のパルスを計数
すると、トリガ順序回路３６はバス３０、制御回
路２６及び２８に停止信号を供給し、RAM１８
及び２２の書込み動作を停止させる。トリガ順序
回路３６によつてトリガ点を後述の任意の点に選
択できる。即ちプリ・トリガ（トリガ・ワードの
前のロジツク信号を記憶する）、センタ・トリガ
（トリガ・ワードの前後のロジツク信号を記憶す
る）及びポスト・トリガ（トリガ・ワードの後の
ロジツク信号を記憶する）から選択できる。
フア・レジスタ１４及び１６の出力から所望のト
リガ・ワードを検出し、出力パルスをバス３０、
アンド・ゲート３２及びマルチプレクサ３４に供
給する。所望トリガ・ワードはバス３０からの命
令により設定される。マルチプレクサ３４はバス
３０からの命令に応じてワード・リコグナイザ２
０及び２４並びにアンド・ゲート３２からの出力
を選択し、トリガ順序回路３６に供給する。端子
３８のパルス信号はバツフア・レジスタ１４、ワ
ード・リコグナイザ２０、制御回路２６及びトリ
ガ順序回路３６のクロツク端子に供給される。端
子４０のパルス信号はバツフア・レジスタ１６、
ワード・リコグナイザ２４及び制御回路２８のク
ロツク端子に供給される。トリガ順序回路３６は
プログラマブル・カウンタを含んでおり、このカ
ウンタは、マルチプレクサ３４が出力を発生した
とき、端子３８からのパルスの計数を開始する。
プログラマブル・カウンタがメイン・バス３０か
らの命令により設定された所望数のパルスを計数
すると、トリガ順序回路３６はバス３０、制御回
路２６及び２８に停止信号を供給し、RAM１８
及び２２の書込み動作を停止させる。トリガ順序
回路３６によつてトリガ点を後述の任意の点に選
択できる。即ちプリ・トリガ（トリガ・ワードの
前のロジツク信号を記憶する）、センタ・トリガ
（トリガ・ワードの前後のロジツク信号を記憶す
る）及びポスト・トリガ（トリガ・ワードの後の
ロジツク信号を記憶する）から選択できる。
メイン・バス３０にはマイクロプロセツサの如
き中央処理装置（CPU）４２、フアームウエア
としてのCPUリード・オンリ・メモリ（ROM）
（ソフトウエアが記憶されたROM）４４、及び
CPU４２の一時記憶回路として動作するCPU
RAM４６が接続される。これらCPU４２、ROM
４４及びRAM４６は第１図のロジツク・アナラ
イザの制御器を構成する。例れば陰極線管である
表示器４８はRAK１８及び２２に記憶されたロ
ジツク信号及び他の情報を表示する。キーボード
５０はバス３０に接続され、トリガ・ワード、ト
リガ位置（点）、マルチプレクサ３４等を設定す
る。内部クロツク発生器５２はバス３０からの命
令により周波数が決定するクロツク信号を発生す
る。このクロツク信号は制御回路２６及び２８、
CPU４２、ROM４４、RAM４６、表示器４８、
キーボード５０に供給される（接続線は図示せ
ず。）。
き中央処理装置（CPU）４２、フアームウエア
としてのCPUリード・オンリ・メモリ（ROM）
（ソフトウエアが記憶されたROM）４４、及び
CPU４２の一時記憶回路として動作するCPU
RAM４６が接続される。これらCPU４２、ROM
４４及びRAM４６は第１図のロジツク・アナラ
イザの制御器を構成する。例れば陰極線管である
表示器４８はRAK１８及び２２に記憶されたロ
ジツク信号及び他の情報を表示する。キーボード
５０はバス３０に接続され、トリガ・ワード、ト
リガ位置（点）、マルチプレクサ３４等を設定す
る。内部クロツク発生器５２はバス３０からの命
令により周波数が決定するクロツク信号を発生す
る。このクロツク信号は制御回路２６及び２８、
CPU４２、ROM４４、RAM４６、表示器４８、
キーボード５０に供給される（接続線は図示せ
ず。）。
本発明の動作を第２及び３図を参照して説明す
る。第２図において、Ａは被測定マイクロプロセ
ツサ・システムの多重デジタル・バスを介して伝
送された８ビツト・ロジツク信号であり、アドレ
ス及びデータ信号が交互に伝送されている。また
Ｂ及びＤは夫々マイクロプロセツサ・システムの
アドレス及びデータ・ストローブ信号である。デ
ータ取込みプローブ１０のプローブ・チツプ（図
示せず）は多重デジタル・バスに接続され、ロジ
ツク信号Ａを取込む。端子３８及び４０には夫々
アドレス及びデータ・ストローブ信号Ｂ及びＤが
供給される。取込まれたロジツク信号Ａはレベル
変換器１２を介してバツフア・レジスタ１４及び
１６に加えられる。バツフア・レジスタ１４はア
ドレス・ストローブ信号Ｂをクロツク信号として
受けるので、レジスタ１４はロジツク信号Ａのア
ドレス成分のみをサンプルする。同様に、バツフ
ア・レジスタ１６はデータ・ストローブ信号Ｄに
応答してロジツク信号Ａのデータ成分のみをサン
プルする。制御回路２６のアドレス・カウンタは
アドレス・ストローブ信号Ｂを計数してRAM１
８のアドレスを決定し、このRAM１８はロジツ
ク信号Ａのアドレス成分を記憶する。データ・ス
トローブ信号Ｄを計数する制御回路２８内のアド
レス・カウンタからの出力に応じて、RAM２２
はロジツク信号Ａのデータ成分を記憶する。
る。第２図において、Ａは被測定マイクロプロセ
ツサ・システムの多重デジタル・バスを介して伝
送された８ビツト・ロジツク信号であり、アドレ
ス及びデータ信号が交互に伝送されている。また
Ｂ及びＤは夫々マイクロプロセツサ・システムの
アドレス及びデータ・ストローブ信号である。デ
ータ取込みプローブ１０のプローブ・チツプ（図
示せず）は多重デジタル・バスに接続され、ロジ
ツク信号Ａを取込む。端子３８及び４０には夫々
アドレス及びデータ・ストローブ信号Ｂ及びＤが
供給される。取込まれたロジツク信号Ａはレベル
変換器１２を介してバツフア・レジスタ１４及び
１６に加えられる。バツフア・レジスタ１４はア
ドレス・ストローブ信号Ｂをクロツク信号として
受けるので、レジスタ１４はロジツク信号Ａのア
ドレス成分のみをサンプルする。同様に、バツフ
ア・レジスタ１６はデータ・ストローブ信号Ｄに
応答してロジツク信号Ａのデータ成分のみをサン
プルする。制御回路２６のアドレス・カウンタは
アドレス・ストローブ信号Ｂを計数してRAM１
８のアドレスを決定し、このRAM１８はロジツ
ク信号Ａのアドレス成分を記憶する。データ・ス
トローブ信号Ｄを計数する制御回路２８内のアド
レス・カウンタからの出力に応じて、RAM２２
はロジツク信号Ａのデータ成分を記憶する。
ワード・リコグナイザ２０がロジツク信号Ａの
「アドレス１」をトリガ・ワードとして検出する
ように、CPU４２及びキーボード５０により設
定されていると、ワード・リコグナイザ２０は出
力パルスＣを発生する。また、ロジツク信号Ａの
「データ１」を検出するように、キーボード５０
がCPU４２を介してワード・リコグナイザ２４
を設定すると、ワード・リコグナイザ２４は出力
パルスＥを発生する。よつてアンド・ゲート３２
の出力はパルスＦとなる。CPU４２を介しての
キーボード５０からの命令に応じて、マルチプレ
クサ３４はパルスＣ，Ｅ及びＦの内から１つを選
択する。トリガ順序回路３６がマルチプレクサ３
４からの出力を受けると、キーボード５０で設定
した所定数までアドレス・ストローブ信号Ｂの計
数を行なう。
「アドレス１」をトリガ・ワードとして検出する
ように、CPU４２及びキーボード５０により設
定されていると、ワード・リコグナイザ２０は出
力パルスＣを発生する。また、ロジツク信号Ａの
「データ１」を検出するように、キーボード５０
がCPU４２を介してワード・リコグナイザ２４
を設定すると、ワード・リコグナイザ２４は出力
パルスＥを発生する。よつてアンド・ゲート３２
の出力はパルスＦとなる。CPU４２を介しての
キーボード５０からの命令に応じて、マルチプレ
クサ３４はパルスＣ，Ｅ及びＦの内から１つを選
択する。トリガ順序回路３６がマルチプレクサ３
４からの出力を受けると、キーボード５０で設定
した所定数までアドレス・ストローブ信号Ｂの計
数を行なう。
トリガ順序回路３６が停止信号を発生すると、
制御回路２６及び２８はRAM１８及び２２の書
込み動作を停止させる。読取り動作において、ク
ロツク発生器５２のクロツク信号を計数する制御
回路２６及び２８内のカウンタからのアドレス信
号に応じて、RAM１８及び２２に記憶されたロ
ジツク信号は順次読出される。これら読出された
信号は、タイミング図または状態表（ステート・
テーブル）として表示器４８に表示される。ロジ
ツク信号Ａのアドレス及びデータ成分は夫々に独
立に表示されることに留意されたい。状態表示モ
ードが選択された場合、CPU４２及びROM４４
内のプログラム（フアームウエア）により、
RAM１８及び２２から読出された信号は２進
法、８進法または16進法の如き所望進法に変換さ
れる。表示の一例を第３図に示す。この表示にお
いて「Ａ」及び「Ｂ」は夫々RAM１８及び２２
（アドレス及びデータ成分）を示す。また
「SEQ」はRAM１８及び２２のアドレスを示し、
「HEX」の意味は「16進法」である。アドレス及
びデータ成分が並列に表わされているので、操作
者は表示を観測し易い。
制御回路２６及び２８はRAM１８及び２２の書
込み動作を停止させる。読取り動作において、ク
ロツク発生器５２のクロツク信号を計数する制御
回路２６及び２８内のカウンタからのアドレス信
号に応じて、RAM１８及び２２に記憶されたロ
ジツク信号は順次読出される。これら読出された
信号は、タイミング図または状態表（ステート・
テーブル）として表示器４８に表示される。ロジ
ツク信号Ａのアドレス及びデータ成分は夫々に独
立に表示されることに留意されたい。状態表示モ
ードが選択された場合、CPU４２及びROM４４
内のプログラム（フアームウエア）により、
RAM１８及び２２から読出された信号は２進
法、８進法または16進法の如き所望進法に変換さ
れる。表示の一例を第３図に示す。この表示にお
いて「Ａ」及び「Ｂ」は夫々RAM１８及び２２
（アドレス及びデータ成分）を示す。また
「SEQ」はRAM１８及び２２のアドレスを示し、
「HEX」の意味は「16進法」である。アドレス及
びデータ成分が並列に表わされているので、操作
者は表示を観測し易い。
RAM４６はトリガ・ワード、トリガ点等の設
定情報を記憶しているので、これらの情報も表示
することができる。上述の動作も、CPU４２及
びROM４４のフアームウエアにより制御される
ことが理解されよう。
定情報を記憶しているので、これらの情報も表示
することができる。上述の動作も、CPU４２及
びROM４４のフアームウエアにより制御される
ことが理解されよう。
本発明の好適な実施例を図示して説明したが、
当業者には本発明の要旨を逸脱することなく種々
の変形変更が可能なことが理解できよう。例え
ば、バツフア・レジスタ、RAM、制御回路及び
ワード・リコグナイザの組合せを更に付け加えて
もよい。
当業者には本発明の要旨を逸脱することなく種々
の変形変更が可能なことが理解できよう。例え
ば、バツフア・レジスタ、RAM、制御回路及び
ワード・リコグナイザの組合せを更に付け加えて
もよい。
第１図は本発明の好適な一実施例のブロツク
図、第２図は第１図の動作を説明するタイミング
図、第３図は第１図の動作を説明するための表示
器の表示図である。 １８及び２２は夫々記憶手段、２６及び２８は
夫々制御手段である。
図、第２図は第１図の動作を説明するタイミング
図、第３図は第１図の動作を説明するための表示
器の表示図である。 １８及び２２は夫々記憶手段、２６及び２８は
夫々制御手段である。
Claims (1)
- １ 時分割で伝送される第１及び第２ロジツク信
号を測定するロジツク・アナライザにおいて、上
記第１ロジツク信号に同期した第１ストローブ信
号に応じて上記第１ロジツク信号を記憶する第１
記憶手段と、上記第２ロジツク信号に同期した第
２ストローブ信号に応じて上記第２ロジツク信号
を記憶する第２記憶手段と、上記第１及び第２記
憶手段の書込み及び読取り動作並びにアドレスを
制御する制御手段とを具えたことを特徴とするロ
ジツク・アナライザ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/271,345 US4434488A (en) | 1981-06-08 | 1981-06-08 | Logic analyzer for a multiplexed digital bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204474A JPS57204474A (en) | 1982-12-15 |
| JPS6214785B2 true JPS6214785B2 (ja) | 1987-04-03 |
Family
ID=23035180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085639A Granted JPS57204474A (en) | 1981-06-08 | 1982-05-20 | Logic-analyzer |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4434488A (ja) |
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