JPS58136138A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPS58136138A JPS58136138A JP1767882A JP1767882A JPS58136138A JP S58136138 A JPS58136138 A JP S58136138A JP 1767882 A JP1767882 A JP 1767882A JP 1767882 A JP1767882 A JP 1767882A JP S58136138 A JPS58136138 A JP S58136138A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- input signal
- voltage source
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機等に用いられて因る大規模半導体論
理回路に関するもので、特に超高速の分野に適するもの
である。
理回路に関するもので、特に超高速の分野に適するもの
である。
現在、最も高速に動作する論理回路の代表的なものとし
てＥＣＬ （舖１ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉ
ｃ ）回路が知られている。第１図に示すＥＣＬ回路で
は、２つのトランジスタＱ１とＱ２が定電流源１の電流
を切換える。またトランジスタＱ３は入力信号をレベル
シフトするだめのエミッタフォロワーで亀カ増幅機能も
有している。このトランジスタＱ３ のエミその様子を
第２図に示す。エミッタ３の電位は論理振幅ＶＬの変化
をし、基準電圧Ｖｒｅ ｆは通常エミッタ３に現われる
信号の″Ｈ４ｇｈ″レベル、！： ”ＬＯＷ”レベル電
圧の中間値に設定されてし−する。したがって人力信号
が基準電圧Ｖｒｅｆに達して第１と第２のトランジスタ
の間で電流切換え動作が起こるまでにはＶＬ／２の電圧
変化する時間Δｔを必要とし、ＥＣＬ回路の伝播遅延時
間がこの待ち時間Δｔのために遅くなるという欠点があ
った。この欠点は立ち上９時間や立下り時間の遅い入力
信号を扱わねばならない場合特に問題となってきた。
てＥＣＬ （舖１ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉ
ｃ ）回路が知られている。第１図に示すＥＣＬ回路で
は、２つのトランジスタＱ１とＱ２が定電流源１の電流
を切換える。またトランジスタＱ３は入力信号をレベル
シフトするだめのエミッタフォロワーで亀カ増幅機能も
有している。このトランジスタＱ３ のエミその様子を
第２図に示す。エミッタ３の電位は論理振幅ＶＬの変化
をし、基準電圧Ｖｒｅ ｆは通常エミッタ３に現われる
信号の″Ｈ４ｇｈ″レベル、！： ”ＬＯＷ”レベル電
圧の中間値に設定されてし−する。したがって人力信号
が基準電圧Ｖｒｅｆに達して第１と第２のトランジスタ
の間で電流切換え動作が起こるまでにはＶＬ／２の電圧
変化する時間Δｔを必要とし、ＥＣＬ回路の伝播遅延時
間がこの待ち時間Δｔのために遅くなるという欠点があ
った。この欠点は立ち上９時間や立下り時間の遅い入力
信号を扱わねばならない場合特に問題となってきた。
本発明はこの欠点を解決するためＥＣＬ回路の基準電圧
として一定電圧を入力する代わシに、入力信号の逆相微
分信号を供給することによってＫＣＬ回路の２つのトラ
ンジスタの電流切換えを高速に行わせ、人出力信号の伝
播遅延時間を高速化した論理回路で、以下実施例に基づ
いて詳細に説明する。
として一定電圧を入力する代わシに、入力信号の逆相微
分信号を供給することによってＫＣＬ回路の２つのトラ
ンジスタの電流切換えを高速に行わせ、人出力信号の伝
播遅延時間を高速化した論理回路で、以下実施例に基づ
いて詳細に説明する。
本発明の実施例を第３図に示す。第１図と異なる点は、
（１） 定電流源２を抵抗Ｒ８と容量Ｃ９の並列回、
路におきかえたこと シ）トランジスタＱ３のコレクタ６とグランド間に抵抗
Ｒｃを入れたこと、 の間に定電流源３を入れて、従来の基準電圧をとシ去っ
たこと、 の３点である。
路におきかえたこと シ）トランジスタＱ３のコレクタ６とグランド間に抵抗
Ｒｃを入れたこと、 の間に定電流源３を入れて、従来の基準電圧をとシ去っ
たこと、 の３点である。
次にこの回路の動作について説明する。トランジスタＱ
３の入力がｌ１１″、′０′のときＱ３に流れるコレク
タ電流をそれぞれ１１． Ｉ。とするとＩ、 ＞Ｉ。
３の入力がｌ１１″、′０′のときＱ３に流れるコレク
タ電流をそれぞれ１１． Ｉ。とするとＩ、 ＞Ｉ。
となる。したがって入力がＷ１″と１０″ではトランジ
スタＱ３のコレクタ電位はＲ６Ｘ（Ｉ、７Ｉｏ）の変化
をするが、ＲＥの値を適当に設定することにょシその変
化はＶＬに比べて小さくすることができる。一方、抵抗
ＲＣには、レベルシフト用のダイオードＤと抵抗Ｒｓを
介して定電流源５の電流Ｉ５も流れる。したがって、Ｑ
２のベース４の電位ｖ４の直流レベルは、 入力ｉ”１”Ｏとき： ｖ４ ＝−ＲＣＸ（１１＋ｌ５
）−ＶＤ−Ｒ８ＸＩＳ人カがｎｏｌｌのとき： Ｖ４
＝ ＲＣＸ（ＩＯ＋Ｉ５） ＶＤ ＲＢ Ｘｌｓと
なる。（ただしＶＤはダイオードＤでの電圧降下である
。）このように端子４の電位は入力がｗｌ”と１１０１
１とでＲ６Ｘ（Ｉ、−Ｉｏ）だけ違うが、この差は前に
述べたように■に比べて十分小さくできる。
スタＱ３のコレクタ電位はＲ６Ｘ（Ｉ、７Ｉｏ）の変化
をするが、ＲＥの値を適当に設定することにょシその変
化はＶＬに比べて小さくすることができる。一方、抵抗
ＲＣには、レベルシフト用のダイオードＤと抵抗Ｒｓを
介して定電流源５の電流Ｉ５も流れる。したがって、Ｑ
２のベース４の電位ｖ４の直流レベルは、 入力ｉ”１”Ｏとき： ｖ４ ＝−ＲＣＸ（１１＋ｌ５
）−ＶＤ−Ｒ８ＸＩＳ人カがｎｏｌｌのとき： Ｖ４
＝ ＲＣＸ（ＩＯ＋Ｉ５） ＶＤ ＲＢ Ｘｌｓと
なる。（ただしＶＤはダイオードＤでの電圧降下である
。）このように端子４の電位は入力がｗｌ”と１１０１
１とでＲ６Ｘ（Ｉ、−Ｉｏ）だけ違うが、この差は前に
述べたように■に比べて十分小さくできる。
したがって抵抗値や電流値を適当に設定することによシ
端子４の電位は直流的には従来の基準電圧Ｖｒｅｆとほ
ぼ同じにすることができる。ところがスイッチングの過
渡時には容量Ｃにより端子４の電位は過渡的に、しがも
入力信号と逆相の変化をする。その様子を第４図に示す
。このように従来一定であった基準電圧を、スイッチン
グ時に過渡的に変化させるようにして閾値を変え、スイ
ッチング時間の高速化を図ることができる。
端子４の電位は直流的には従来の基準電圧Ｖｒｅｆとほ
ぼ同じにすることができる。ところがスイッチングの過
渡時には容量Ｃにより端子４の電位は過渡的に、しがも
入力信号と逆相の変化をする。その様子を第４図に示す
。このように従来一定であった基準電圧を、スイッチン
グ時に過渡的に変化させるようにして閾値を変え、スイ
ッチング時間の高速化を図ることができる。
以上説明したようにスピードアンプコンデンサによる過
渡的な変化を利用して入力信号の逆相微分信号を発生さ
せ、これを基準電圧として与えることによりＥＣＬ回路
の高速化を行うことができる。。
渡的な変化を利用して入力信号の逆相微分信号を発生さ
せ、これを基準電圧として与えることによりＥＣＬ回路
の高速化を行うことができる。。
特に入力信号の立上り時間、立下り時間が遅い場合その
効果は顕著である。したがって、内部信号に比べて外部
信号の遅い超高速ＥＣＬバイポーラＲＡＭの入力バッフ
ァ回路などに応用すれば、ＲＡＭのアクセスタイムをよ
シ一層高速化できる。
効果は顕著である。したがって、内部信号に比べて外部
信号の遅い超高速ＥＣＬバイポーラＲＡＭの入力バッフ
ァ回路などに応用すれば、ＲＡＭのアクセスタイムをよ
シ一層高速化できる。
第１図は従来のＥＣＬ回路図、第２図は従来回路の場合
の入力信号と基準電圧の過渡波形図、第３図は本発明の
一実施例による回路構成図、第４図は本発明による回路
の場合の過渡波形図である。 Ｑｉ −Ｑ、ｉ ・・−・−・・−・）う／ジスタ、
ＲＩ ＋ Ｒ２ｐ ＲＣｌＲＥ・・・・・・・・・抵抗
、Ｒ８・・曲・・・レベルシフ）［抗、Ｄ ・パ°°用
レベルシフトダイオード、１．２．５ ・・・・
・・・・・定電流源、 ３・・開用ＦＪｃＬの入力信号
端子、４・・・・・・・・・ＥＣＬの基準電圧用端子。 特許出願人 日本電信電話公社 パ、′１ 代理人 星 野 恒 司−レ］１ ノ′ ４：） Ｉ］〜７．− 岩 上 昇 −′−−−−０誹 ′！按 第１図 第２図 第３図
の入力信号と基準電圧の過渡波形図、第３図は本発明の
一実施例による回路構成図、第４図は本発明による回路
の場合の過渡波形図である。 Ｑｉ −Ｑ、ｉ ・・−・−・・−・）う／ジスタ、
ＲＩ ＋ Ｒ２ｐ ＲＣｌＲＥ・・・・・・・・・抵抗
、Ｒ８・・曲・・・レベルシフ）［抗、Ｄ ・パ°°用
レベルシフトダイオード、１．２．５ ・・・・
・・・・・定電流源、 ３・・開用ＦＪｃＬの入力信号
端子、４・・・・・・・・・ＥＣＬの基準電圧用端子。 特許出願人 日本電信電話公社 パ、′１ 代理人 星 野 恒 司−レ］１ ノ′ ４：） Ｉ］〜７．− 岩 上 昇 −′−−−−０誹 ′！按 第１図 第２図 第３図
Claims (1)
- 第１と第２のトランジスタのコレクタはそれぞれ第１と
第２の抵抗を介して電圧源の第１の極に接続し、それぞ
れのエミッタは共にひとつの第１の定電流回路を介して
電圧源の他の極に接続し、これにより各々のベースに入
力される電圧の比較回路を構成し、第３のトランジスタ
のコレクタは第３の抵抗を介して電圧源の前記第１の極
に接続し、エミッタは前記第１のトランジスタのベース
に接続して第４の抵抗と第１の容量の並列回路を介して
電圧源の前記他の極に接続し、前記第３のトランジスタ
のコレクタはレベル変換回路を介して前記第２のトラン
ジスタ９ベースに接続するとともに第２の定電流回路を
介して電圧源の前記他の極に接続し、°入力信号は第３
のトランジスタのベースに入力し、・入力信号の逆相微
分信号を第２のトランジスタのベースに入力させて両信
号を同期的に比較することにより、第１及び第２のトラ
ンジスタのコレクタより論理出力を得ることを特徴とす
る半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1767882A JPS58136138A (ja) | 1982-02-08 | 1982-02-08 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1767882A JPS58136138A (ja) | 1982-02-08 | 1982-02-08 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136138A true JPS58136138A (ja) | 1983-08-13 |
Family
ID=11950506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1767882A Pending JPS58136138A (ja) | 1982-02-08 | 1982-02-08 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125220A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Micro Comput Eng Ltd | 映像信号ホワイトクリップ回路 |
| JPH01202919A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | 論理回路 |
-
1982
- 1982-02-08 JP JP1767882A patent/JPS58136138A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125220A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Micro Comput Eng Ltd | 映像信号ホワイトクリップ回路 |
| JPH0628388B2 (ja) * | 1984-11-22 | 1994-04-13 | 株式会社日立マイコンシステム | 映像信号ホワイトクリップ回路 |
| JPH01202919A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | 論理回路 |
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