JPS5813049B2 - 比較器 - Google Patents

Description

【発明の詳細な説明】 本発明は、２つのパルス信号の大小を比較する場合、小
さい方のパルス間隔の間に、必ず大きい方のパルスが少
なくとも１個以上存在することをシフトレジスタを用い
てフエールセーフに検出する比較器に関するものである
。

従来のフエールセーフ比較器の一例を第１図に示す。

この比較器は、Ｊ−ＫフリツプフロツプとＮＡＮＤゲー
トより構成されており、比較器の出力が「０」となって
Ｖｖ＜Ｖｐと判定されると、ＮＡＮＤゲートによりＶｐ
入力がカットされ、次の比較器の出力は「１」となって
Ｖｖ＞Ｖｐと判定される。

再びＮＡＮＤゲートは開かれＶｖとＶｐが比較されて、
Ｖｖ＜Ｖｐなら比較器の出力が「０」となって最初の状
態に戻る。

もし、Ｖｖ＞Ｖｐなら、比較器の出力は「１」のままで
ある。

このように、比較器の出力はＶｖ＜Ｖｐならば「１」と
「０」の出力を交互に繰り返す。

この出力を交流アンプにより増幅して外部のリレー等を
駆動すればフエールセーフ比較器となる。

しかし、この比較器の欠点として、ＶｖとＶｐの差が少
なくなると、出力周波数が非常に小さくなる。

この比較器の出力周波数ｆは次式で表わされる。

但し、Ｋ：比較器のヒステリシス幅 第１図ではＫ＝３ △■二Ｖｐ−Ｖｖ＞０ （１）式において、ｆは△ＶもしくはＶｖが大きい程大
きくなる。

もし、Ｖｐ″Ｖｖで△Ｖ＝Ｏとなると、ｆ＝Ｏとなる。

即ち、周波数ｆはＶｖの変化により０から連続的に変化
する。

このような周波数特性をもった交流アンプを作るのは困
難であり、実際には、△Ｖ＝Ｖｐ−Ｖｖ＞ｋ１，Ｖｖ＞
ｋ２の範囲（但し、ｋ１，ｋ２は定数）でこの比較器を
使用している。

本発明はこのような点に鑑みてなされ、上記（１）式に
おいて、△■の項の関係を取除き、従来の欠点を除去す
るものである。

以下、本発明について説明する。

本発明の比較器の出力周波数は（２）式で表わされる。

ｆ＝Ｖｖ・・・（２） 本発明の一実施例を第２図に示す。

第２図において、１は４ビットのシフトレジスク、２，
３はＤフリツプフロツプ、４はＮＡＮＤゲート、５はイ
ンバータである。

このように構成されたものにおいて、入カパルスＶｖは
、シフトレジスタ１の左シフトクロック入力端子〒Ｌｓ
に、入カパルスＶｐは、ＮＡＮＤゲート４とインバータ
５を通して、シフトレジスタ１の右シフトクロツク入力
端子ＴＢＳに与えられる。

ＮＡＮＤゲ一ト４の出力は、同時にシフトレジスタ１の
モード切換のためのＤフリツプフロツプ２のリセット端
子に与えられる。

Ｄフリツプフロツプ３は、シフトレジスタ１の出力のマ
ークスペース比を１：１にするためのものである。

また、ＮＡＮＤゲート４では、シフトレジスタ１のＣ端
子の出力により入力パルスＶＰがゲートされる。

第３図ａ，ｂはＶｐ＞Ｖｖの場合と、Ｖｐ＜Ｖｖの場合
のシフトレジスタの動作を示している。

同図において、ａのＶｐ＞Ｖｖの場合、シフトレジスタ
１の初期状態をＡ＝１，Ｂ＝１，Ｃ＝１，Ｄ＝１とした
。

Ｖｖのパルスとパルスの間にＶｐパルスが２個以上入る
と、２個目以後のパルスにより、シフトレジスタの内容
は順次「０」が右シフトされ、Ａ＝Ｏ，Ｂ＝０，Ｃ＝Ｏ
となった時点で，過渡状態は終わり、シフトレジスタ１
のＣ端子から交流信号が出され、Ｖ■のパルス間隔の真
中にくるように作られたＶｖ’パルスとシフトレジスタ
のＣ出力とにより、Ｄフリツプフロツプ３の出力はマー
クスペース比１：１のパルスとなる。

ｂのＶｐ＜Ｖｖの場合において、シフトレジスタの初期
状態をＡ＝Ｏ，Ｂ＝Ｏ，Ｃ＝０とし、ａの場合とは逆に
、■ｐのパルスとパルスの間に、■ｖパルスが２個以上
入ると、２個目以後のパルスにより、シフトレジスタの
内容は、順次「１」が左シフトされ、最終的には、Ａ＝
１，Ｂ＝１，Ｃ＝１，Ｄ＝１となる。

Ｄフリツプフツンプ３のパルス出力は、シフトレジスタ
１のＢ端子に「１」が出力された時点で無くなる。

またＶｐ＝Ｖｖの場合は、シフトレジスタ１は右シフト
と左シフトが交互に繰返され、その状態でとどまる。

また、フエールセーフ性については、第２図において、
各ＩＣのどの人出力が、オープンあるいはアース接地の
故障を起しても、Ｄフリツプフロツプ３の出力がフエー
ルアウトとなることは無い。

例えば、Ｖｖ，Ｖｐ入力のどちらが断線故障してもシフ
トレジスタ１のＣ出力は直流となり、Ｄフリツプフロツ
プ３の出力も直流となる。

このように、■ｖ〉■ｐの時、Ｄフリツプフロツプ３の
パルス出力が無くなるようにしておき、これを安全側に
とれば、回路の故障時においてもフエールセーフとなる
。

本発明の主たる効果としては、次の点があげられる。

■従来のようなＶｐ−Ｖｖ＞ｋｌなる制限が不要。

■Ｖｖ入力と同一パルスが出力として得られる。

■回路の故障に対しフェノールセーフにできる。

【図面の簡単な説明】

第１図は従来の比較器の構成を示す回路図、第２図は本
発明の一実施例を示す回路図、第３図は第２図の各部の
タイムチャートである。 なお、図中同一符号は同一もしくは相当部分を示す。 図中、１はシフトレジスタ、２，３はＤフリツプフａ７
プ、４はＮＡＮＤゲート、Ｖｐ，Ｖｖは被比較パルスで
ある。

Claims (1)

【特許請求の範囲】
1. １ １の論理レベル側に接続された左シフト入力、他の
   論理レベル側に接続された右シフト入力、所定周期をも
   つ第１パルス信号を導入した左シフト入力及び上記第１
   パルス信号と周波数が比較されるべき第２パルス信号を
   導入した右シフト入力を有する複数段のシフトレジスタ
   と、上記シフトレジスタの特定段の出力により１の論理
   レベルにされ、上記第１パルス信号と位相のみを異にす
   る第３パルス信号により他の論理レベルにされ、比較結
   果を出力するフリツプフロツプと、上記特定段の出力に
   より開にされたときに上記第２パルス信号を上記シフト
   レジスタの右シフト入力に導くゲート回路とを備えた比
   較器。