JPS58123765A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPS58123765A JPS58123765A JP57005603A JP560382A JPS58123765A JP S58123765 A JPS58123765 A JP S58123765A JP 57005603 A JP57005603 A JP 57005603A JP 560382 A JP560382 A JP 560382A JP S58123765 A JPS58123765 A JP S58123765A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- thin film
- film semiconductor
- gate wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 title claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000000137 annealing Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003287 optical effect Effects 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000012808 vapor phase Substances 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルファスシリコンを用いた薄膜半導体装置
の製造方法に関する。
の製造方法に関する。
本発明の目的は、ソース及びドレイン領域をゲート配線
に自己整合して形成する事により、ゲート−ドレイン間
や容量を少なくし、薄膜半導体装置の特性を向上させる
事にある。
に自己整合して形成する事により、ゲート−ドレイン間
や容量を少なくし、薄膜半導体装置の特性を向上させる
事にある。
第１ｍは従来の製造方法によるアモルファスシリコン薄
膜半導体装置の断面を示す図である。従来の製造方法に
おいては、絶縁基板１上にゲート配ＩＩ２を形、威した
後気相成長法によってゲート酸化ｊｌＩ３を形成する。
膜半導体装置の断面を示す図である。従来の製造方法に
おいては、絶縁基板１上にゲート配ＩＩ２を形、威した
後気相成長法によってゲート酸化ｊｌＩ３を形成する。
しかる＊ｗｍアモルファスシリコンからなるソース４及
びドレインを形成するに、ｍ１ｌｌアモルファスシリコ
ンを全面に形成した後、フォトエツチング工程によって
パターン形成した。チャネル部６は不純物をドープして
いないアモルファスシリコンからなる。７，８はアルミ
配線を示す、チャネル部がアモルファスシリコンからな
る為第１図の薄膜半導体装置はオフ時の抵抗が非常に大
きく、オン時とオフ時の電流比を１０６以上とする事が
出きるので液晶ディスプレイのトランジスタアレイとし
てその使用が注目されている。上記の様にトランジスタ
アレイとしてはオン、オフ比が大きく特性的に満足でき
るものであるが、一方液晶デイスプレイの信頼性向上、
コスト低下の為に周辺回路を薄膜半導体装置で同時に形
成する場合にはアモルファスシリコン８膜半導体装置の
電子の実効移動度が小さい事から応答速度に大きな問題
がある。応答速度を教養する一つの手段としてゲート−
ドレイン間の容量を少なくする事が考えられるが、上記
の様に従来の製造方法ではフォトエツチング工程でドレ
インを形成する為パターンの合わせ余裕を必要とし、ゲ
ート−ドレイン間の容量を少なくする事が出来ない。
びドレインを形成するに、ｍ１ｌｌアモルファスシリコ
ンを全面に形成した後、フォトエツチング工程によって
パターン形成した。チャネル部６は不純物をドープして
いないアモルファスシリコンからなる。７，８はアルミ
配線を示す、チャネル部がアモルファスシリコンからな
る為第１図の薄膜半導体装置はオフ時の抵抗が非常に大
きく、オン時とオフ時の電流比を１０６以上とする事が
出きるので液晶ディスプレイのトランジスタアレイとし
てその使用が注目されている。上記の様にトランジスタ
アレイとしてはオン、オフ比が大きく特性的に満足でき
るものであるが、一方液晶デイスプレイの信頼性向上、
コスト低下の為に周辺回路を薄膜半導体装置で同時に形
成する場合にはアモルファスシリコン８膜半導体装置の
電子の実効移動度が小さい事から応答速度に大きな問題
がある。応答速度を教養する一つの手段としてゲート−
ドレイン間の容量を少なくする事が考えられるが、上記
の様に従来の製造方法ではフォトエツチング工程でドレ
インを形成する為パターンの合わせ余裕を必要とし、ゲ
ート−ドレイン間の容量を少なくする事が出来ない。
本発明は上記の欠点を除去する為にゲート配線に自己整
合したドレインを形成する薄膜半導体装置の製造方法を
提供するものである。
合したドレインを形成する薄膜半導体装置の製造方法を
提供するものである。
第２図、第３図に本発明のミー半導体装置の製造方法を
示す図である。従来の製造方法と同じく絶縁基板９上に
ゲート配線とゲート酸化膜を形成した後、基板を減圧容
器内に入れる。減圧容器内で絶縁基板の素子を形成する
面（第２図上方）と形成しない面（第２図下方）は分離
されている。
示す図である。従来の製造方法と同じく絶縁基板９上に
ゲート配線とゲート酸化膜を形成した後、基板を減圧容
器内に入れる。減圧容器内で絶縁基板の素子を形成する
面（第２図上方）と形成しない面（第２図下方）は分離
されている。
上記の素子を形成する面にホスフィン及び酸素を含むガ
スを流入し、素子を形成しない面から光を照射すると絶
縁基板９の透過光の一部はゲート配！１１０にさえぎら
れ、光が透過した部分にゲート配線に自己整合してリン
ガラス１２．１３が光気相成長によりて形成される。し
かる後第３図に示す様にアモルファスシリコン膜１９，
２０．２１を形成し、絶縁膜１４を通して光アニールを
行なうと、ゲート配４１！１５によって光を遮断された
ゲ−）酸化１１１６上のチャネル部のアモルファスシリ
コン１９を除きリンガラス１７．１８上のアモルファス
シリコン２０．２１にリンが拡散され一部は多結晶シリ
コン化する。しかしチャネル部のアモルファスシリコン
は変化せず、従来と同じ高いオフ抵抗を示す。第４図は
本発明の製造方法によるアモルファスシリコン薄膜半導
体装置の断面図である０図の２２は絶縁基板、２４はゲ
ート酸化膜、２５はソース、２７はチャネル部、２８゜
２９はアルミ配線を示す、ゲート配！Ｉ２３に対してド
レイン２６がほぼ自己整合して形成されているのでこの
間の容量が少なくなる。従って液晶ディスプレイの周辺
回路に用いても良好な応答速度が得られ、液晶ディスプ
レイ装置の信頼性向上、コスト低下に大いに役立つ。
スを流入し、素子を形成しない面から光を照射すると絶
縁基板９の透過光の一部はゲート配！１１０にさえぎら
れ、光が透過した部分にゲート配線に自己整合してリン
ガラス１２．１３が光気相成長によりて形成される。し
かる後第３図に示す様にアモルファスシリコン膜１９，
２０．２１を形成し、絶縁膜１４を通して光アニールを
行なうと、ゲート配４１！１５によって光を遮断された
ゲ−）酸化１１１６上のチャネル部のアモルファスシリ
コン１９を除きリンガラス１７．１８上のアモルファス
シリコン２０．２１にリンが拡散され一部は多結晶シリ
コン化する。しかしチャネル部のアモルファスシリコン
は変化せず、従来と同じ高いオフ抵抗を示す。第４図は
本発明の製造方法によるアモルファスシリコン薄膜半導
体装置の断面図である０図の２２は絶縁基板、２４はゲ
ート酸化膜、２５はソース、２７はチャネル部、２８゜
２９はアルミ配線を示す、ゲート配！Ｉ２３に対してド
レイン２６がほぼ自己整合して形成されているのでこの
間の容量が少なくなる。従って液晶ディスプレイの周辺
回路に用いても良好な応答速度が得られ、液晶ディスプ
レイ装置の信頼性向上、コスト低下に大いに役立つ。
第１図は従来の製造方法によるアモルファスシリコン薄
膜半導体装置の断面図である。 第２図、第３図は本発明の、薄膜半導体装置の製造方法
を示す図である。 第４図は本発明の製造方法によるアモルファスシリコン
薄膜半導体装置の断面図である。 １．９，１４，２２・・・・・・絶縁基板２．１０，１
５．２３・・・・・・ゲート配線３．１１，１６．２４
・・・・・・ゲート酸化膜４．２５・・・・・・ソース ５．２６・・・・・・ドレイン ６．２７・・・・・・チャネル部 １２．１３・・・・・・リンガラス １９．２０，２１・・・・・・アモルファスシリコン以
上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
膜半導体装置の断面図である。 第２図、第３図は本発明の、薄膜半導体装置の製造方法
を示す図である。 第４図は本発明の製造方法によるアモルファスシリコン
薄膜半導体装置の断面図である。 １．９，１４，２２・・・・・・絶縁基板２．１０，１
５．２３・・・・・・ゲート配線３．１１，１６．２４
・・・・・・ゲート酸化膜４．２５・・・・・・ソース ５．２６・・・・・・ドレイン ６．２７・・・・・・チャネル部 １２．１３・・・・・・リンガラス １９．２０，２１・・・・・・アモルファスシリコン以
上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 絶縁基板上にＷｌ成されたゲート配線と、該ゲート配線
上に気相成長法によって形成されたゲート酸化膜と、該
ゲート酸化膜形成後に形成された夏型不純物を有するシ
リコンからなるソース及びドレイン領域と、アモルファ
スシリコンからなるチャネル領域を有する薄膜半導体装
置の製造方法において、該ゲート配線をマスクとして該
絶縁基板の透過光によってリンガラス膜を光気相成長す
る工程と、アモルファスシリコン膜を形成する工程と、
該ゲート配線をマスクとして該絶縁基板の透過光によっ
て光アニールを行ない該アモルファスシリコン膜にリン
を拡散する工程を有する事を特徴とする薄膜半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005603A JPS58123765A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005603A JPS58123765A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123765A true JPS58123765A (ja) | 1983-07-23 |
Family
ID=11615788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005603A Pending JPS58123765A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
-
1982
- 1982-01-18 JP JP57005603A patent/JPS58123765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5061648A (en) | Method of fabricating a thin-film transistor | |
| US6083779A (en) | Method for fabricating a thin film transistor of a liquid crystal device | |
| JPH0777264B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR950021242A (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| KR970077612A (ko) | 박막트랜지스터와 그 제조방법 및 액정표시장치 | |
| JPS62214669A (ja) | 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法 | |
| KR970024305A (ko) | 액정표시장치용 박막 트랜지스터 기판의 제조방법 | |
| GB2201544A (en) | Vertical thin film transistor | |
| JPH06204247A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0534837B2 (ja) | ||
| TW461101B (en) | Source-drain-gate coplanar polysilicon thin film transistor and the manufacturing method thereof | |
| JP2572379B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0543095B2 (ja) | ||
| JPS58123765A (ja) | 薄膜半導体装置の製造方法 | |
| JPH043469A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH05175230A (ja) | 薄膜トランジスタの製造方法 | |
| JP3466165B2 (ja) | Ｌｄｄを有する薄膜トランジスタの製造方法 | |
| KR100267995B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 | |
| KR100304824B1 (ko) | 다결정실리콘박막트랜지스터액정표시기 | |
| JPH055186B2 (ja) | ||
| JP2001177104A (ja) | 薄膜トランジスタとその製造方法および薄膜トランジスタを備えた液晶表示装置 | |
| KR940005452B1 (ko) | 박막 반도체 소자 및 제조방법 | |
| JPH02211635A (ja) | 電界効果トランジスターの製造方法 | |
| JPH05110088A (ja) | 薄膜トランジスタ回路の製造方法 |