JPS58112383A

JPS58112383A - プリント回路板の配線方法

Info

Publication number: JPS58112383A
Application number: JP56210525A
Authority: JP
Inventors: 山岸　峰雄; 才木　正司; 滝沢　全治; 笹川　信雄; 秀彦小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-12-26
Filing date: 1981-12-26
Publication date: 1983-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１１児明の技術分野本発明はプリント回路板ＣＰＣＢ　）に配線する方法、
より詳しくに配線および遅延時間データに従って官理２
作動する自動配線機を使用して、配融長を決定しながら
順次配線する方法に関する。

（２）技術の背景電子針算慎等の高速電子装置を構成する電子回路には、
高速度装置ＩＩｉｗＪ作を達成するため、規定されたス
イッチング速度（遅延時間）を維持することが豐求され
る。特に最近の高速電子装置慎においては、Ｉ　Ｏ−’
ｓｅａの単位で処理時間がｆｆ価されるため、上記の規
定遅延時間をもつ回路を組み立てることが＊賛なことで
ある。

ところで論理回路の遅延時間は、回路を構成する論理素
子と配線のもつそれぞれの遅延時間の和として与えられ
る。素子の遅延時間は理論上計算される値をもっ６てい
るが、素子形成上の問題から多少のバラツキは避は得な
い、そのため、規定された遅延時間をもった回路を構成
するためには、配線の長さを調節して上記素子遅延時間
のバラツキを相殺するとともに、目的の遅延時間が得ら
れるよう配線を完了しなければならない。

現在、電子回路はその動作目的に合わせてプリント回路
板ごとにユニット化されているため、上記遅延時間の調
整および配線はユニ、ト単位ごとに行なわれている。か
かるユ＝、）単位の遅延時間は１組のデータにまとめら
れ、このデータに従って、所望の遅延時間を与えるチュ
ーニング用配線が、絶縁基板上に形成された印桐配線と
は別の個別（ディスクリート）線を用いて自動配線機に
より竹なわれる。配線方法は、素子間の遅延時間を測だ
し、Ａｕ記データに合うよう順次配線長を決定しながら
行なうものである。

かかる配線方法は、回路が複雑多岐にわたる場合、多く
の遅延時間測定および配線作業を繰返し、作業効率低下
の原因となるため、プリント回路板の効率の良い配線方
法が要望される。

（３）　　従来技術と問題点第１図はプリント回路板上に配設され九論理素子を示す
図である。以下、同図に示す３つの論理素子Ａ、Ｂ、Ｃ
ｉ破線で示す如くに直列に配線する場合を例に従来技術
を説明する。

従来技術では、遅延時間の規格値に従って一度配線を行
ない、しかる後素子間の遅延時間を回路前段から順次測
定し、かかる測定値が規格値からずれている場合にはｈ
度配線し直す配線方法を用いていた。

すなわち、第２図において遅延時間の規定イ直に従い、
素子Ａ、Ｂ、Ｃ間に長さｔｌ、ｔ２．ｔ３のワイヤー１
．２．３を配線する。しかる後側定器４を用いて、同図
におけるａｌ−ｂｌ間の遅延時間を測定し、この測定値
が規格値と異なっている場合には、配線長を変更し遅延
時間が規格値となるよう再配線を行なう。次いでｂｌ−
ｃ１間についても同様に遅延時間の測定を行ない、必要
があれば再配線を行なう。以下同様にして回路前段から
順次遅延時間を測定し必要があれば再配線を行なうとい
う操作を順次実施して行く。

ところで、ＬＳＩ等においては、素子の遅延時間にバラ
ツキが多く、シかもかかるバラツキはノリント板ごとに
異なシ、さらには配線以前に素子の遅延時間を知ること
ができない場合もあることから、従来技術による方法で
は、再配線および遅延時間測定を繰返すことになり、作
業効率の低下をまねくものである。また１つの区間で再
配線を行なうと、後段回路の遅延時間に影醤を与えるた
め、再配線が複雑化することもあり得る６例えば、配＃
長が区間長に比べて長い場合、ワイヤーをコイル状に巻
いて配線することが行われるが、そのとき巻線部分の位
置によって遅延時間が変化することかめる。〃為かる遅
延時間の変化は微小であっても、扁速電子計算愼等では
ピコ秒単位の処理時間が問題とされるため、決して無視
できるオーダーものではない。

以上説明した如くに、従来技術による配線方法では、遅
延時間調整が難しく、再配線を倒産も繰返して行なう必
要がある０回路網が複雑になればなるほど上記遅延時間
の調整は離しくな夛、必要以上の再配線を繰返さなけれ
ばならない。かかる問題は配縁作業効率の低下をまねき
、ひいては半導体装置製造に支障をき之すものである。

（４）発明の目的本発明鉱上述の従来技術における問題点に鑑み、回路前
段からの順次遅延時間の測定、配線の作業を一体化する
ことにより、ワイヤーの交換、遅延時間の測定の繰返し
が不要なプリント回路板の配一方法ｔ−提供することを
目的とするものである。

（５）発明の構成上記本発明の目的を達成するため、配線位置と規格遅延
時間のデータファイルを作成しておき、かかるデータを
参照して、遅延時間が既知である一定長の標準線を測定
区間内に配置したときの遅延時間測定値から配線長を決
定し、次いでかくして決定された配線長ｒ−夕を自動配
！！機に与えて配線することを特徴とする遅延時間調整
および配線作業を一体化した配線方法を提供する。

（６）発明の実施例以下添付図面を参照して、第１図に示す３つの論理素子
Ａ、Ｂ、Ｃを直列に配線する場合について本発明の詳細
な説明する。

本発明の方法は、回路前段（第１図の左端）かな順次遅
延時間の調整、配線を行なうもので、測定、配線を行な
う機械部と測定データ、配線長の決定などを行なうデー
タ制御系より構成されたシステムを用いる。第３図は回
路初期段階の遅延時間の調整、配線の方法を説明するた
めの図で、同図において第１図と同じ部分は同じ符号を
付して示す。なお上記データ制御部については後に説明
する。

第３図を参照すると、遅延時間が既知の一定長りをもっ
た標準線５を標準線配線機構（図示せず）によシ配線区
間ａ２−ｂ１曲に配置し、測定器４により回路基準点Ｍ
を基準にした遅延時間を測定する。かかる測定値をＤａ
ｔとすると、それは素子Ａの遅延時間ＤＡと標準線５の
遅延時間ＤＬとの和ＤａＡ　＝　ＤＡ＋ＤＬ　　　　　
　　（１）として表わされる。一方、基準点Ｍとｂ１間
の規格遅延時間をＤｉｐ　ｌとすれば、配線長ｔ１と素
子の遅延時間ＤＡとの間にはＫｔｌ＝Ｄす１−ＤＡ　　　　　　（２）なる関係が成
立する。九だし、（２）式において、Ｋはワイヤーの単
位長さ当シの遅延時間に関係する遅延時間係数である。

測定された遅延時間Ｄｉ＆の値は、データ制御部の制御
装置へ入力され、上記（１）　、　（２）の２式で表わ
される関係を用いて配線長４１が決定される。配層長ｔ
１の値は自動配線機（図示せず）に出力され、かかる配
線長ｔ１の蝋を受けた自動配嶽機はａ２−ｂ１間に長さ
ｔｌのワイヤーを配線する。

このことは第３図にＬの上に（ｔｌ）と記入することに
よって示す。かぐして、回路前段のａ２−ｂ１間に規格
遅延時間をもった配Ｈｔ１が完了する。

第４図は回路第２段のｂ２−ｅ１間に配線する方法をｉ
ｉＭ明するための図で、同図において第３図と同じ部分
は同じ符号を付して示す。

同図を参照すると、区間ａ２−ｂ１間にはすでに規格遅
延時間を与えるように前記した長さｔｌの一ワイヤーが
配線されている。ｂ２−ｃ１間の配線方法は、前段の場
合と同様に先ずｂ２−ｅ１間に前記した長さＬＣ）標準
線５を配置し、測定器４によって基準点Ｍと０１間の遅
延時間（ＤｂＡとする）を測定する。測定値Ｄｂｔは前
段の遅延時間ＤＩＩＰ１％論理素子Ｂの遅延時間ＤＢお
よび標準線５の遅延時間ＤＬを用いてＤｂＡ　＝　Ｄｍｐ　１　＋ＤＢ＋ＤＬ　　　　（３）
と表わされる。

一方、基準点Ｍとａ１間の規格遅延時間をＤｍｐ２と記
すと、ｂ２−ｃ　１間に配線されるべきワイヤーの長さ
Ｌ２は遅延時間係数をＫとしてＫｔ２　＝　Ｄｉｐ　２
−（ＤＢ＋Ｄｓｐｌ　）　　　（４）と衣わされる。（
ａ）　ｌ　（４）の２式から導かれるように＠理系子Ａ
１ワイヤー６および論理索子Ｂから成る回路を遅延時間
（ＤＢ＋Ｄｓｐ　１　）をもつ１つの素子と考えれば、
前段の場合と同様に処理し得る。

ところで、測足された遅延時間Ｄｂｔは前段の場合と同
様に、データ制御系に入力され、配線長ｔ２が決定され
る。この配線長Ｌ２は自動配線機に出力され、かかるデ
ータｔ２に従ってｂ２−ａ１間に長さｔ２のワイヤーが
配線される。

以下、後設の回路についても同様にｍｓ線５を配線区間
に配置して、基準点Ｍからの遅延時間を測定することに
よシ配線長を決定して順次配線を完了していく（第５図
参照）。

次に、配線長の決定を行なうデータ制御系について説明
する。

第６図はデータ制御システムの構成を説明する九めの情
報関連図で、同図において破線はデータの入出力、実線
はシステムの起動、被起動を表わす。

同図を参照すると、当該データ制御システムは１つの中
央制御装置２２を用い、グリント配線板別に与えられた
配線位置および規格遅延時間データに従って、標準線配
線機構２３および自動配線機２５の制御と測定遅延時間
の取込み、かかる測定値からの配線長決定および当該配
線長の自動配線機２５への出力、さらには前記配線長と
配線位置データの保存を目的とするものである。

プリント配線板側の配線位置および規格遅延時間データ
は、同図の照合マスターファイル２１（Ｔｕｎｉｎｇ　
Ｍａｓｔ＠ｒ　Ｆｉｌｅ）　　Ｋ納められている。一方
、中央制御装置２２は、配線作業開始の割込みによって
、配線位置データに従って標準線配線機構２３を起動さ
せ、測足された遅延時間の値を測定器２４から取込む、
さらに制御装置２２は、前記測定値と照合マスターファ
イル２１内の規格遅延時間（これは入力装置２７を経て
入力される）を参照して配線長を決定し、次いでこの配
線長の値を配線位置データとともに、自動配線機２５に
出力し、この自動配線機２５を起動して配線を完了させ
る。なお配線長は配線位置および遅延時間測定結果とと
もに出力装置２８を経て保存ファイル２６に記憶保持さ
れる。

以上説明した如くに、本発明の方法は遅延時間の測定と
配線機構とを制御装置を用いて集中管理することを％黴
とするもので、回路内の基準点からの遅延時間を測定す
ることにより順次配線長を決定して配線するため、回路
が複雑になればなるほど効果を発揮するものである。例
えば第７図に示すような回路に配線をする場合は、Ｍを
基準点とした遅延時間を測定することによシ、順次ａｌ
ｌ。

ａ１３＊ａ１４−＋ｂｌｌｂ１２ｓｂ１３１”’と配線
することができ、従来技術のように再配線と測定を繰返
す必要がない。

（７）発明の効果以上、本発明の方法によれば従来技術において問題であ
っ九ワイヤー交換および遅延時間測定の繰返しが不要と
なることから、複雑な回路も容易に配線することができ
、プリント回路板の品質向上および製造効率の向上に効
果大である。

【図面の簡単な説明】

第１図はシリンド回路板上の配線を行なう論理回路の一
部分の平面図、第２図は従来技術により第１の回路に配
線する場合を説明するための図、第３図、第４図、第５
図は本発明の方法により第１図の回路に配線する実施例
を説明するための図、第６図は本発明における情報関連
図、第７図はプリント回路板上の他の論理回路を示す図
である。１．２，３．６．７．８・・・ワイヤー、４，２４・・
・遅延時間測定器、５・・・標準線、２１・・・照合マ
スターファイル、２２・・・制御装置、２３川標準線配
線機構、２５・・・自動配線機、２６・・・配線結果保
存ファイル、２７・・・入力装置、２８・・・出力装置
、Ｘ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉ　、Ｊ−・−ｆ
ｋｌ理素子。第１図ｆＲ２図第３図第４図第５図第６図

Claims

【特許請求の範囲】

ノリント回路機上に目動配耐徐を用いて配線をイ丁なう
方法において、目ｉ１６己自動配線機と標準謙配線愼構
および遅延時間計測装置を用いて、上配憚準巌配＃Ｍａ
構により所望の配線区間に遅延時間の知れた＋ｓ４憩を
１直した後、遅延時間６１側装置によシ遅姑時間を測定
し、次いでかかる配線量に従い＠ｉＪ　Ｈ己自動配線機
により順次配線全行なうこと全特徴とするプリント回路
板の配線方法。