JPS58112342A

JPS58112342A - 半導体装置の製造方法

Info

Publication number: JPS58112342A
Application number: JP21245981A
Authority: JP
Inventors: Shuichi Kameyama; 亀山　周一; Satoshi Shinozaki; 篠崎　慧; Hiroshi Iwai; 洋岩井
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-12-25
Filing date: 1981-12-25
Publication date: 1983-07-04
Also published as: JPH0338742B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体装置の製造方法に関し、特にバイポー
ラ型又はＭＯｇ型のＩ　Ｃ、ＬＳＩなどの素子間分離技
術を改良した製造方法に係る。

従来、半導体装置特にΔイＩ−ラＩＣ０ＩＩ造工程での
素子間分離方法としては、ｐｎｉｉ合分離・選択酸化法
が一般的に用いられている。この方法を、パイポーラ縦
形ｎｐｍ　トランゾスタを例にして以下に説明する。

まず、第１（−図に示す如くｐ型シリコン基板ＩＫ高濃
［Ｏｔｓ型Ｏ埋込み領域２を選択的に形成し、次いで、
！ｌ型の半導体層Ｓｔエピタキシャル成長させ、選択酸
化のための約１０００．ＩＩＩ直のシリコン窒化膜４を
形成し、その上に厚さ約１０００．１の耐酸化性のシリ
コン窒化膜を堆積する。つづいて、７リコ／ｌｉ化＠４
とシリコン窒化膜５を写真蝕刻法によりΔターニングし
てシリコン識化膜）臂ターフ　４　ａ　ｅ　４　ｂ　％
　シリコン窒化膜・皆ターン１ｍ、ｌｂを形成する。ひ
きつづき、このシリコン酸化膜ノダターン４　ａ　ｅ　
４　ｂ　ｓシリコ／窒化膜Δターンｊ　ａ　ａ　Ｊ　ｂ
　ｔマスクとして、ｎＪｌの半導体層Ｊｔ−約５ｏｏｏ
ｌ程匿シリコンエッチし、さらに同／ｆターン４ｈ、４
ｂ。

５亀、ｇｂｉｆｆス！トして、がロンのイオン・イン！
クンテイシ、ン法にて、ｐＨｏ領域ｌ領域ｌ−を形成し
た（第１図（ｅ）図示）０次いで、スチームあるいはウ
ェットの雰囲気で熱賦化を行ない、選択的に約ＩＪ１１
１ｆのシリコン酸化膜ｒ　ａ　−Ｆ　ｅを成長させた（
第１図（ｄ）図示）、つづいて、シリコン窒化膜パター
ンｊａｔＪｂを、例えば、熱リン酸にて除資しシリコン
窒化膜パターン５１直下の領域に、ｄｔｃＩ１０イオン
・イングラ／テイシ、ンを行ない、ぺ１領域番を形成し
、さらにエイツタとｔ！５ｉｌｏ、領域ｔと；レクタの
電極引亀山しの九めの動部領域１０等をヒ素のイオン・
イングランティアｗンで形成し、あらかじめ形成されて
いるシリコン酸化膜パターン４ａにコンタクトの窓を開
口した後、ヱミッター電極１１、ペース電１ｉｊＪおよ
びコレクタ電極ＩＳを形成して縦形ｎｐｍ　）ランジス
タを造った（第１図（・）図示）、この場合、ｎｐｍト
ランジスタの素子分離は、約Ｉ１１の厚みのフィールド
酸化ｉｌｌ　ｒ　ａ　ｅ　ｒ　ｅとｐｍ領域ｌａｇ６ｂ
等とを併用する事によって実現しているが、ｎ型の半導
体層６０厚みが約１〜２μ程度であれば、選択酸化法に
よるフィールＰＩｌ化を直接ｐ＠（Ｄ基板１に接触させ
、素子分離することが出来る。又、フィールド酸化膜で
直接素子分離する場合でも、素子間のリーク電流防止の
ために、ｐ型基板１とフィールド酸化膜との間に、チャ
ンネル・ストラグ用のｐ型の不純物のイオン・イン！ラ
テイシ、ン會行なっておくことが好ましい。

しかしながら、上述した従来の選択酸化法を用いて）４
イ４−２ＩＣを製造する方法にあっては次に示すような
樵々の欠点があった。

ｊｌｌに２８１は８１．Ｎ４／”ターンＪａ、ｊｂｌｉ
−ｒ、Ｘりにしてフィールド鐵化鵬ｒｓ、ｒｂｔ形成し
九時の断面構造ｔ−詳しく描いたものである。ただし、
第２図では、半導体層３のシリコンエツチングは、行な
っていない、一般に選択酸化法ではフィールＰ！１！化
＠ｒｂが８１．Ｎ、Δターン６ａの下の領域に喰い込ん
で成長することが知られている（同＠２＠ｏｒ領域）、
これはフィールド酸化中に＠他剤が８１．Ｎ４／譬ター
ｙｊａ下の薄いＳｔＯ，膜４ａを通して拡散していくた
めに酸化膜が形成される部分り、いわゆる／４−ドビー
クとフィールＰ１１１！化膜１ｂの厚い部分が横方向に
も回９込んだ部分Ｅとからなる。Ｆの長さはたとえば８
１．Ｎ４Δターン５ａの厚さが１０００１゜その下の８
１０．属４ａが１０００・蓋の条件で１鯛の膜厚のフィ
ールド酸化膜１ｂを成長させた場合約１声層に違する。

このため、フィールド領域の巾Ｃは８１．Ｎ４Ａターン
ＩＩａ１！：Ｊｂ１ＭＩＯ距離ムを２μ嘴とすると、ｒ
が１ＪＩＩＩＩであるから４−以下に小さくできずＬＳ
Ｉの集積化にとって大きな妨けとなる。このようなこと
から、最近、５ｔ５Ｎ４ｚ＋７−ンＪａ、ｌｂｔ厚くし
、この下の８１０、膜を薄くして・譬−ドピーク（図中
のＤ部分）を抑制する方法やフィールド酸化＊ｙｂの成
長膜厚を薄くしフィールド酸化膜の喰い込みＦを抑制す
る方法が試みられている。しかし、前者ではフィールド
端部におけるストレスが大きくなり、欠陥が生じ易くな
シ、後者ではフィールド反転電圧低下およびフィールド
部での配線容量の増大などの問題があり、選択酸化法に
よる高集積化には限界がめる。

上述したバーズビーク等が生じると、次のような問題点
が起きる。これを第３（ａ）図、第３（ｂ）図に示す従
来の選択酸化法によるパイポーラ・トランジスタの製造
工程によ夕説明する。

第３（ａ）図のように、ｆｉｍｌのコレクタ領域となる
半導体層２１Ｃ）表面に、従来の選択家化法にて、シリ
コン酸化膜Ｊ　ｊ　ａ　ｖ　Ｊ　ｊ　ｂを形成し、この
酸化膜ｔ−ｉスクとして、Ｉロンのイオン・イングラン
ティアｗン法にて、ｐ量のペース領域２１を形成した。

次いで、第３伽）ＩＩの様に、ｍａｉｌのエイツター領
域を拡散済おるいは、イオン・インｌランテイシ、ン法
にて、形成した。

ここにシリコン酸化ｉ［２４は電極取り出しの丸めの絶
縁膜である。この様な従来の選択酸化法による製造方法
の問題点は、主に、形成され九シリーン酸化膜ｊ　ｊ　
ａ　ｅ　ｊ　ｊ　ｂ等の、いわゆるバード・ピークの形
状とバード・ピーク近傍の半導体領域ストレスとそれに
よる欠陥Ｏ発生によっている。まずペース領域２Ｊの形
状において線、−ロンのイオン、イン！ランプ“イシ、
ンによるペース接合の半導体主表面からＯＩＩさをＣ１
ｚ４　　）”・ピーク直下のペース接合の深さをＤとす
ると、Ｃに比べて、バード・ピークの酸化膜の厚みだけ
、ＤＯ値が小さくなる。さらに、製造行楊中のエツチン
グ処理にて、シリコン１１化膜の表面がエツチングされ
るため、Ｄの値拡さらに小さくなる。このため、−のバ
ード・ピークの先増部にベース取９出し用のＵ電極管形
成すると、ＡＡとシリコンとの反応にて、Ａｔがペース
領域を貫通し、素子の不良の原因となる。

又、半イ体゛主表面の直下のトランジスタのペース１ｌ
ｉｔ−Ａ、バード・ピーク直下のベース幅を８とすると
、先述のようにバード・ピーク部のペースの深さが浅い
事と、製造中のエツチング処理によって・々−ド・ピー
クの先端が後退し、バード・ピーク先端からのエミッタ
ーの深さが、他の部分に比べて深くなる事と、選択酸化
法によるストレスと欠陥の発生によってエミッタの異常
拡散が生じ、エミッター〇接合の深さがより深＜なり、
正常なベース幅ムに比べて、バード・ピーク直下のベー
ス幅Ｂが小さくなシ、ｎｐｎ　）ランジスタのコレクタ
エミッタ耐圧の不良を発生させ好ましくない、このよう
に、選択酸化法をパイー−ラＩＣに適用した場合、種々
の素子不良の原因となり易い。

このようなことから、本出願人は以下に示す新規なフィ
ールド領域形成手段により・譬イポーラ型牛導体装置（
例えば縦形ｎｐｎ　）ランゾスタ）の製造方法を提案し
た・〔１〕まず、第４図（ａ）に示す如＜ｐｆｆｌの半導体
基板１０１に選択的にｍ！ｌｌの不純物の高濃ｌ！場込
み層１０２を形成し、その上ｒｃｎｖａのエピタキシャ
ル半導体層１０３ｆ：約２−５＃成長させた後で、半導
体層１０３０表面に写真蝕刻法によりレジストパターン
１０４ｍ、１０４ｂ　。

１０４ｃ會残置させ喪、つづいて、このｌｌターンニン
グされたレジスト１ａ４ｈ＊１＃４ｂ　＊１０４Ｃをマ
スクにして半導体層１０１を、異方性のりアクティブ・
イオンエッテンダにより、ｐ型の基板１０１ｆＣ達する
までシリコンエツチングすることによって、幅が約ＩＪ
Ｉ深さが約３Ｊ１の溝＠１０１＊、１０１ｂを形成し、
ｍ！１の半導体層１０１を島状に分離させる（第４図（
ｂ）図示）、この時、−ロンのイオン・イン！ランテイ
シ、ンにて、素子間のチャンネルカットのためｐａｌの
領域１０６＊、１（１１ｂを形成しておくことが好まし
い。

〔１１〕次に、第４図（＠）に示す如くレジスト１０４
＊ｅ１０４ｂ、１０４ｅｔ−除去した後、ＣＶＤ　−ａ
ｉｌｉｏ２膜１０１を、素子分離の溝部１０５ｍ、１０
１ｂの幅の半′分（約５０００１）よりも充分に厚く堆
積させる。　こｏ時、ＣＶＤ　−ｇｉｏ、は＊ＳＯ内面
に徐々に堆積され、ＮＩＬ　’　”’　ｅ　’　”ｂが
充分に埋込まれ、ＣＶＤ　−Ｓｉｎ２ｊｉｇ　Ｊ　ｏ　
ＦＯ衣表面、はぼ平坦となっている。なおこの堆積時に
おいて、選択酸化法のごとく、高温、長時間の熱酸化処
理を必要としないので、ｐ型の領域１０６ｍ、１０１ｂ
の再拡散はほとんど起きなイ、つづイテ、ＣＶＤ　−８
１０２膜１０１を弗化アンモンで溝部１０１ｍ、１０１
ｂ以外のシリコン半導体層１０３の部分が露出するまで
全面エツチングした。この時、第４図（ｄ）に示す如く
半導体層１＃３の上（Ｄ　ＣＶＤ　−８１０，膜１０ｒ
ＷＡ分の膜厚分だけ除去され、溝部１ｔｌ１ｍ、１０Ｓ
ｂ内のみＣＶＤ　−８１０２が残置しこれによって半導
体層１０１内に埴め込すれ九フィールド領域１０ｒ＆、
１０ｒｂが形成される。

ＣＩＩＩ）次いで、フィールド領域１０１ｈ、Ｊ（Ｉｒ
ｂで分離された半導体領域にレジスト・プロプ、り法に
よるＩロンＯイオン・イン！ランテイシｌンにてｐ型の
ペース領域１０８を形成し、半導体層の全面に約３００
０Ｘの絶縁膜１０１１を形成し、さらに写真蝕刻法にて
、この絶縁＠１０９にエミッタラコレクタの拡散の息を
開口し、ヒ素のイオン・イン！ランテイシ。

ンを行ない、エミッタとなるｍｆｊｌ領域１１０１コレ
クタ取出部となる１１１Ｉ領域１１１を形成する。次に
幅量のペース領域１０ａｆＣ対する開口を形成し、半導
体表面にムＬ等の電極材を堆積させ、この電極材を写真
蝕刻法にてノクターンニングすることによりてペース電
極１１２、エミ、り電極１１３、コレクタ電極１１４を
形成してｎｐｎパイーーラトランノスタを製造する（第
４＠（・）図示）。

上述した方法によれば以下に示す種々の効果を有するバ
イポーラ濡半導体装置を得ることができる。

（１）７４−ルド領域の面積は半導体層に予め設は九＃
Ｉｓの面積で決まるため、ＳＳＯ向積を縮小化すること
によって容易に所期目的の黴細なフィールド領域を形成
でき、高集積置のバイポーラ製半導体装置を得ることが
で自る・（２）　　フィールド領域の深さは面積に関係
なく半導体層に設けたＳＳＯ深さで決まるため、その深
さを任意に選択することが可耽でるると共に、素子間の
電流リーク等をフィールド領域で確実に阻止でき高性能
のパイＩ−ラ型半導体装置を得ることができる。

（３）　　１１１部を設け、チャンネルストツノ々用の
不純物を溝８に選択的にドーピングした後においては、
従来の選択酸化法のような高温、長時間の熱酸化工程を
とらないため、咳不純物領域が横方向に再拡散して素子
形成領域の塊込層るるいはトランジスタの活性領域まで
到達しないので実効的な素子形成領域の縮小化を防止で
きる。この場合、不純物のドーピングをイオン注入によ
シ行なえばその不純物イオン注大層を溝部の底部に形成
することができ、そのイオン注入層が再拡散しても素子
形成領域の表層（トランジスタの活性Ｓ）にまで延びる
ことがないため、実効的な素子形成領域の縮小を防止で
きると共に、トランジスタ活性部の不純物領域への阻害
化も防止できる。

（４）岬部Ｏ全てに絶縁材料を残置させてフィールド領
域を形成し九場合、基板は平坦化される丸め、その後０
１Ｋｍ配線の形成に際して段切れを生じるｏｔ＊止でき
る。

以上のように上記方法では多くのメリットがある拳しか
しながら、すべて細い巾のフィールド領域でＬ８１に形
成する場合はよいが、巾の広いフィールド領域を形成す
る場合は多少の困難があうた。すなわちフィールドの巾
Ｓは擲の中８によってきまってしまい、溝に□絶縁属を
残す為に嬬絶縁膜を膜厚σ））　１／２　ＩＩとしなけ
ればならず、フィールドの巾が大きいときには絶縁属も
相轟厚く堆積せねｄならない０例えば、２０真鯛中のフ
ィールドを形成するには絶縁膜厚を１０＃１１以上とぜ
ねばならず堆積時間、膜厚積置、クラックの発生しない
条件など困難な問題が多い、さら’ＷセＯＯ＃Ｉ巾のフ
ィールド（九とえばＡｔ　ｆ　７　ｆ”　４ンダパツド
の下部などンなどは上記方法では形成することが非常に
困難となる。故に巾の広いフィールドを必要とする場合
は第５図に示すようにまず前述の方法に従って巾のせま
いフィールドｘｏｖａ、１ｏｒｂ、ｘｅｖｅ　ｔ−ｎめ
込んだ後、例えば絶縁属（５ｉｏ２）を堆積し写真蝕刻
法によりこの絶縁膜を部分的に残し巾の広いフィールド
領域１０１′を形成するような方法をとっていえ。

この方法では巾の広いフ（−ルＰ酸化属の形成が可能で
なおかつ選択酸化法の欠ｗｋの大部分を克服できるが場
合によっては一つの大きな欠点が発生する。すなわち第
５図の巾の広いフィールド膜１０１′端で段差が生じ、
平坦性が失われることである０選択酸化法の場合はフィ
ールド膜の半分はシリコン半導体層に埋まるが、この方
法ではフィールド膜厚がそのｔま段差となるので選択酸
化法の場合以上の段差が生じ巾の広いフィールド属近傍
でマイク−リソグラフィーを必要とする場合には大きな
障害となうてい九。

発明の目的本発明拡上記方法を踏えて更に鋭意研究し九結釆、半導
体層の溝部に対しセルファラインで、かつｌＮ面が半導
体層主面と同レベルで、幅の広いフィールド領域ＯＳ成
手家を確立し、これにより高集積化と高性能化を達成し
九半導体装置の製造方法並びにフィールド領域内に平坦
性の優れ良導電材の配線を場め込んだ構造Ｏ半導体装置
の製造方法を提供しようとするものである。

発明の概要以下、本願第１の発明ｔｉｐｓに説明する。

まず、シリコン等Ｏ半導体層上にｉスフ材料膜を被着し
た後、鋏マスク材料属の幅広及び幅狭のフィールド領域
予ｌ１ｌｌｌを写真゛蝕刻法により味去してマスクパタ
ーンを形成する。こむに用いるマスク材料膜としては、
例えばシリコン酸化膜、或いはシリコン酸化膜とシリコ
ン窒化膜の二層膜等を挙げることができる。つづいて、
このマスタノやターンを用いて半導体層を所望深さ選択
的にエツチングして幅広及び幅狭の纂ｌの溝部を形成す
る。この場合、エツチング手段として反応性イオンエツ
チング等又はイオン東リング法等の方向性のエツテンダ
法を用いれば、側面が垂直もしくはほぼ垂直な＃１部を
設けることが可能となる。但し、側面がチー／ｆ状の溝
部を形成してもよく、このような溝部を形成することに
よって、後記する第１の分離材膜を形状よく充填するこ
とが可能となる。

次いで、シリコン窒化膜からなるマスク／帯ターンを耐
酸化性マスクとして熱酸化処理を施し、旙出し九第１の
溝部に酸化物からなる第１の分離材膜を選択的に形成す
る。この場合、マスクパターンとして薄いシリコン酸化
膜とシリコン窒化膜の二層で形成すれば熱酸化時におい
てマスクイターン端部の半導体層部分に加わるストレス
を緩和できる。また、この手段では、溝部の深さと、熱
酸化ＩＩ（第１＋２）分離材膜）の厚さを適度に選定す
ることによって、半導体層Ｉ！閾と纂ｌの分離材膜ｌＩ
園とをほぼ同一レベルにでき、平坦性ｔ−嵐好にできる
。

次いで、前記マスクパターンを除去した後、幅狭の第２
のＳａｔ形成する。この第２の溝部は前記＄ＩＣ）分離
材膜と半導体層とが接する付近、及び該分離材膜とは別
の半導体層の箇所に形成される１％に、本発明方法では
前者の箇所をリアクティブイオンエツチング法、イオン
波リング等の方向性のエツチング法で除去することによ
ってｌＩｒｌ１が垂直もしくは喬直に近い側面をもつ第
２の溝部を形成でき、その後の工程で、この壽Ｓを第２
の分離材で埋めることによりノ臂ターン変換差の少ない
幅広のフィールド領域音形成できる。

次いで、幅狭Ｏ第２の一部に以下に示す手段で第２０分
離材を充填、埋め込む。

（イ　ａｇ２のＳＳｔ含む半導体層上に絶縁材料膜ｉ　
ＣＶＤ法、ＰＶＤ法等によｐ咳溝部の幅の半分よりも充
分厚い膜厚で堆積した後、半導体層の表面が露出するま
でエツチングして第２ＯＳ部内に絶縁材料（第２の分離
材）１残存させる。

上記絶縁材料としては、例えば８１０２ｍ　８１．Ｎ４
或いはＡＡ２０．等を挙げることができ、場合によって
はリン硫化ガラス（ＰＥＧ　）　、砒素、硫化ガラス（
Ａｓ８Ｇ　）、？ロン硅化ガラス（Ｂ１０　）などの低
溶融性絶縁材料を用いてもよい、なお、絶縁材料の形成
に夫ｉりて溝部内に半導体基板と同導電型の不純＊を選
択的にドーピングして半導体層あるいは半導体基板にチ
ャンネルストッ／譬領填めるいはｐｎ接合分離領域を形
成してもよい、ｔた、絶縁材料の堆積に舛ｉうて溝部を
有する半導体層全体、もしくは溝部の少なくとも一部を
酸化又は窒化処理して一部が塞がれない程度の酸化膜又
は窒化膜を成長させてもよい、このような方法を併用す
ることによって、得られたフィールド絶縁膜は溝部の半
導体層に飯した緻密性の優れた酸化膜又は窒化膜と堆積
によシ形成され九絶縁材料とから構成され、絶縁材料の
みからなるものに比べて素子分離性能を著しく同上でき
る。更に絶縁材料の堆積後、その絶縁膜の全体もしくは
一部の表層に低溶融化物質、例えばボロン、リン、砒素
等をドーピングし、熱処理して該絶縁属のドーピング層
を溶融するか、或いは前記結縁膜の全体もしくは一部の
上に低溶融性絶縁材料、例えばＩロン硅化／／ラス（Ｂ
１０　）、リン硅化ガラス（ＰｊｌＧ　）　、或いは砒
素硼化ガラス（ＡｓｇＧ　）等を堆積し、この低ｍ融性
絶縁膜を溶融するか、いずれかの処理を施してもよい、
このような手段を採用することによって、絶縁材料の堆
積条件によって１８１の溝部に対応する部分が凹状とな
り九場合、その凹状部を埋めて平坦化でき、その結果後
のエツチングに際してｌ［１の＃ｌ５Ｖｃ残存し曳絶縁
材料がその開口部のレベルよシ下になるという不都合さ
を防止できる等の効果を有する。

（ロ）　幅狭の＠２の溝部を含む半導体層上に酸化処理
によＶａ化物に変換される材料ｔＣＶＤ法、ＰＶＤ法等
により堆積し、半導体層の表面が露出するまでエツチン
グして同材料を＃１部内に残存させ”た後、熱酸化処理
を施してその残存材料を酸化物（簀２の分離材）に変換
する。ここに用いる材料としては、例えば多結晶シリコ
ン、非晶質シリコンを挙げることができる。なお、前記
材料の堆積に先立って少なくとも第２０１１Ｎ内を酸化
又は窒化処理を施して一部が塞がれない程度の薄い酸化
膜又は窒化膜を成長させれば、咳材料を溝部内に残存さ
せた後、その残存材料を全て酸化せず、露出した表ｉｊ
ｉを酸化することによシ第２０分離材を形成できる。

上述したピ）、←）等の手段で幅広の第１の溝部内に残
った酸化１［（第１の分離材）と残存させた第２の分離
材と合体させることによって、幅広のフィールド領域が
形成される。このような幅広及び幅狭のフィールド領域
で分離された半導体層にバイポーラ型素子中ＭＯａ型素
子等を形成することによシ半導体ｉ＆電を製造する。

しかして、本願第１の発明の主願は垂直もしくはテーノ
々状の側面を有する幅広の溝部を牛導体層に設け、熱酸
化等によりこの溝部内に咳溝部の深さとほぼ同じ厚みで
第１の分離材を形成し、この分離材と置部ｌＩ向付近の
中導体層部とに亘りて纂２の溝部を設け、この溝部を第
２の分離材で填めることによって幅広のフィールド領域
を形成することにある。し九がって、本願第１Ｏ発明に
よれば、屍述し九（１）〜（４）の優れ九効釆を有する
他、段差を有さない任意Ｏ幅広のフィールド領域を形成
でき、ひいては高集積化、高性能化及び高信頼性を達成
したΔイボー２トランジスタ、Ｍｏｌ　）ランジスタ等
の半導体装置を得ることができる。

次に、本願菖２の発明の詳細な説明する。

まず、前述した纂１の発明と同様にマスク／４ターンを
用いて半導体層を所望深さ選択的にエツチングして幅広
（或いは必要に応じて暢ｗ＆）の第１１２）４部を形成
する。但し、ここに用いるマスクツリーンは耐酸化性材
料の他、レジスト、１９１０、等が使用で自る。

次いで、マスク／豐ターン倉除去した後、第１の＃部内
に少なくとも第１の分離材膜を該溝部の深さより小さい
膜厚で形成する。ここに用いるｊｉｌの゛蓚離材膜とし
ては、例えばＣＶＤ法やＰＶＤ法によシ堆積される８１
０２８７ｋ　＋　８１ｉＮ４膜又ははこれらｏ４合膜、
或いは熱酸化、窒化魁ｓｖｃより形成される熱酸化膜、
８１．Ｎ４Ｊｉｇ等を挙げることができる。

次いで、第１の溝部を含む半導体層全面に導電材膜を堆
積する。この導電体膜の厚みはｉｌｌの分離材膜が形成
された第１の＃Ｉｓ内を埋めて、その溝部において導電
材膜表面が半導体層ＩＩＩｖ７ｊＪとほぼ同一となるよ
うに堆積する。ここに用いる導電材としては、例えば燐
、砒素、Ｉロン等の不純物がドープされ九多結晶シリコ
ン、同不純物がドーグされた非晶質シリコン、又はタン
グステンシリサイド、モリゾデンシリサイドなどの金属
シリサイド、又はムｔ　、　Ｍｏ　ｅ　Ｔ１　ｔ　Ｔａ
などの金属等を挙げることができる。なお、場合によっ
ては多結晶シリコン膜中非晶質シリコン膜を堆積し、後
記工種でＯノｆターニング彼に不純物をドーグして導電
材誤パターンとしてもよい。

次いで、少なくとも幅広のＴＩ＃部内の導電材膜の主面
上にストライブ状のマスク／４ターンを形成する。ここ
に用いるマスクツ９ターン材料としては、例えばレゾス
ト、５ｉｎ２．８１．Ｎ４等を挙げることができる。つ
づいて、このマスクツ臂ターンを用いてリアクティブイ
オンエツチング法等の方向性のエツチング法にて導電材
膜をストライブ状にエツチングすることにより配置１１
４ターンとして機能する導電材膜パターンを形成する。

この際、半導体層の別の箇所に設は九ｍ狭の溝部におい
て、そＯ溝部内に形成された導電材膜の膜厚が溝部の幅
の半分よｐも充分厚ければ、該幅１！０＃１部内にも導
電材が残存される。

次いで、導電材膜パターン間の嬉２の溝部に絶縁物等の
第２の分離材ｔ＊存させる。この分離材の形成手段とし
ては、例え＃ｉ第２０壽部を充分埋めるように絶縁材料
を堆積した後、全面エツチング等によシ溝鶴以外の絶縁
材料を除去して絶縁材料（第２の分離材）を残存させる
方法、或いは導電材膜ノ臂ターンが不純物ドーグ多結晶
シリコン、不純物ドープ非晶質シリコンもしくは金属シ
リサイドからなる場合は熱酸化処理して導電材膜ノ９タ
ーンの四面等に直接酸化膜を成長させて酸化物（第２の
分離材）で＃Ｉｓを埋める方法等を採用し得る。

上述した手段で導電材膜ノ譬ターン間の第２の溝部内に
第２の分離材を残存させることによって、薄い纂ｌの分
離材膜及び第２の分離材で包囲されたストライプ状の導
電材膜・リーン（配線）を有し、表面が半導体層の表面
と略同レベルの幅広のフィールド領域が形成される。こ
のような幅広或いは必要に応じて形成され九幅狭のフィ
ールド領域で分離された半導体層にパイＩ−ラ型素子中
ＭＯ８１１素子等を形成することによシ半導体装置を製
造す：ｂ。

しかして、本願ｊＩ２の発明によれば段差を有さず、か
つ配線が組込まれた幅広のフィールド領域を形成でき、
ひいては高性能化、高信頼性と共に高密度の配線形成を
可能にして高集積度化を達成した半導体装置を得ること
ができる。

次に、本願第３の発明の詳細な説明する。

まず、前述した第１の発明と同様にマスクツヤターフを
用いて半導体層を所望深さ選択的に工、テングして幅広
及び幅狭の第１の溝部を形成する。つづいて、耐酸化性
のマスクパターンを用いて熱酸化処理を施してＩ！１の
溝部内に分離材膜を形成するか、或いはマスクツヤター
フを除去した後、少なくとも第１の溝部の開口部で墳ま
るように絶縁材料からなる分離材膜を堆積する。

次いで、少なくとも幅広の溝部内の分離材膜の主面上に
ストライプ状のマスク・量ター７ヲ形成する。ここに用
いるマスクツぐター／材料としては、例えばレジスト、
８％０２．８ｉｓＮ４等を挙げることができる。つづい
て、このマスクパターンを用いてリアクティプイオンエ
、チング法等の方向性の工、チング法或いは湿式１．チ
ング法にて第１の分離材膜をストライプ状に工、チング
することにより第２の溝部を形成する。このエツチング
に際しては、分離材膜の深さ方向に全て選択エツチング
してもよいし、或いは底面に薄いｌＩ４２の分離材膜が
残るように選択、工。

チングしてもよい。なお、前者のエツチングを行なった
場合は、後記工程の第２の溝部への導電材の残存に先立
りて熱酸化処理等を施して第２の溝部から露出する半導
体層部分に酸化膜等を形成する。

次いで、第２０溝部内に導電材を残存させる。

この導電材を残存させる方法としては、導電材膜を全面
に第２の溝部の開口部幅の半分より充分に厚い膜厚で堆
積した後、該導電材膜を全面エツチングして残存する導
電材の表面が半導体層に対してほぼ平坦となるようにす
る。ここに用いる導電材は前記第２の発明で列挙したも
のと同様のものである。

上述した手段で分離材膜に設けた第２の溝部内に導電材
を残存させることによシ、分離材膜で包囲されたストラ
イプ状の・導電材（配ＩＩ）を有し、表面が半導体層の
表面とほぼ同レベルの幅広のフィールド領域が形成され
このような幅広或いは必要に応じて形成され九幅狭のフ
ィールド領域で分離された半導体層にパイ４−ラ型素子
やｈｌ１０８型素子等を形成することによ）半導体装置
を製造する。

しかして、本願第３の発明によれば、第２の発明と同様
、高性能化、高信頼性と共に高密度の配線形成を可能に
して高集積度化を達成した半導体装【を得ることができ
る。

次に、本発明をバイポーラＬＳＩの製造に適用した例に
ついて図面を参照して説明する。

実施例１〔１〕　　まず、ｐ型半導体基板２０１に選択的にｎ型
不純物の高濃度埋込み層２０２を形成し、この上に厚さ
約２μｍのＵ型エピタキシャル半導体層２０３を成長さ
せた後、半導体層２０３表面に薄い熱酸化膜及び薄いシ
リコン窒化膜を順次形成し、更に幅広の溝部形成予定部
に対応するシリコン窒化膜及び熱酸化膜をフォトエツチ
ング技術により除去してシリコン窒化膜パターン：ｔ０
４ａ、Ｊ０４ｂと熱酸化膜パターン２０５ｍ、２０５ｂ
を形成した（第６図（ａ）図示）。

〔ｌ〕　　次いで、シリコン窒化膜・リーン２０４＆ａ
２０４ｂをマスクとして半導体層２０３を所望深さエツ
チングして幅広の第１の溝部２０６を形成し九（第６図
（−図示）、つづいて、シリコン窒化膜／ｌターン２０
４ｍ、２０４ｂを耐酸化性マスクとして熱酸化処理を施
した。この時、第６図（ａ）に示す如く溝部２０６に選
択的に第１の分離材膜としての酸化膜２０７が成長され
た。

（＋ｉｌ）　　次いで、シリコン窒化膜ノ母ターン：１
０４ｈ＊２０４ｂ及び熱酸化膜／ダター７２０５ｍ、：
１１０５ｂを順次除去し喪後、全一に薄いシリコン窒化
膜を再度堆積し、この上に写真蝕刻法によシレジストノ
譬ターン２０８ａ〜２ｏｔｔａを形成し、更にこれらレ
ジストパターン　Ｊ　０８　ａ〜２０８ｄをマスクとし
てシリコン窒化膜をΔターニングしてシリコン窒化膜ノ
臂ターン２０９ａ〜：１０９ｄを形成した（第６図（ｄ
）図示）、つづいて、レジストパターン２０８１〜２０
８ｄをマスクとして露出する半導体層２０３部分、酸化
膜ｓｏｙ端部とこれと接する半導体層２０３とに亘る部
分をリアクティブイオンエツチングでエツチングして、
半導体層２０３に幅狭の第２の溝部２１０ａを、酸化膜
２０１の端部付近に幅狭の第２の溝部ｊ　Ｊ　Ｏｂ　ａ
　ｊ　Ｊ　Ｏａを夫々形成した。

この時、第１の溝部内に酸化膜２０７′が残存しり、ソ
ノ後、レジストパターン２０８１〜２０８ｄを′マスク
としてｐ型不純物、例えばメロ／をイオン注入し、レジ
ストパターン２０８ｍ＋２０８ｄの除去後に熱処理して
前記各溝部２１０ｍ〜２１０ｂ下の半導体層２０３部分
にｐ型半導体基板２０１にまで達するｐ１領域２１１１
〜２１１Ｃを形成した（第６図（・）図示λ〔１■〕　
　次いで、ＣＶＤ　−５ｔｏ２膜２１２を全面ニ第２の
溝部２１０ａ〜２１０ｏの開口幅の半分よりも十分厚い
膜厚で堆積した。この時、第６図（ｆ）Ｋ示す如（ｅＶ
Ｄ　−５ｉ０２膜２１２の光面は＃１ぼ平坦となる。つ
づいて、ＣＶＤ　−ＳｉＯ２膜２１２を弗化アンモニウ
ムで半導体層２０３上のシリコン窒化膜）ｌターン２０
９ｈ〜２０９ｄが露出するまでエツチングし九、この時
、第６図−）に示す如く第２の溝部２１０　ａ　ＫＣＶ
Ｄ　−５ｋｉ−１２１１が残存して幅狭のフィールド領
域２１３が形成された。同時に、残存酸化膜２０７′と
半導体層２０３間の第２の溝部２１０ｂ、２１０ｅにも
ＣＶＤ　−８１０２２１２’が残存して該酸化膜２０７
′と合体され幅広のフィールド領域２１４が形成された
。ひきつづき、シリコン窒化膜・臂ターン２０９＆〜；
１０９４を除去し九（同第６図−）図示）後、幅狭と幅
広のフィールド領域２１３゜２１４で分離された島状の
半導体層に常法に従って１１１１！ｌ　）ランジスタ（
図示せず）を形成してバイポーラＬ８１を製造した。

しかして、本実施例１によれば幅狭のフィールド領域２
１３の他に幅広のフィールド領域２１４を形成できると
共に、第６図（−に示す如くｎｐＩ＆トランジスタ形成
部としてのｎｉｌの半導体層２０３表面と幅広のフィー
ルド領域２１４表面との段差を少なくして平坦性を良好
にできる。その結果、ｎｐｎ　）ランジスタ領域から幅
広のフィールド領域２１４上にペース等の電極を延出し
た場合、フィールド領域２１４とｍｐｎ　）ランジスタ
領域の間で電極が段切れするのを防止できる。また、フ
ィールド領域２１　ｊ　、　２１４ドにＰＷ領域２１１
ａ〜２１１・を形成するととにより、ｎｐｎ　）う／ジ
スタ関でのリーク電流の発生を防止できる。し九がって
、高性能、高集積度の′ｐヤイＩ−ラＬ８Ｉを得ること
ができる。

実施例２（ｉ３　　まず、ｐ型半導体基板３０１に選択的に３Ｍ
不純物の高濃度埋込み層３０２を形成し、この上に厚さ
約２ハ層ＳＯＳを成長させた後、半導体層３０３表面に薄いシ
リコン窒化膜を堆積し、更に幅狭及び幅広の溝部形成予
定部に対応するシリコン窒化膜をフォトエツチング技術
により除去してシリコン窒化膜）パターン　３　０　４
　ａ〜３０４ａを形成し九（第７図（ａ）図示）。

〔ｌ〕　　次いで、シリコン窒化膜パターン３０４ｍ〜
３０４ｃをマスクとしてリアクティプイオンエ，テング
法により半導体層３０３を所望深さ工，チングして幅狭
の第１の溝部３０５ｍ、幅広の第１の溝部３０５ｂを形
成し九後、同・譬ターン３０４ａ〜３０４ｏをマスクと
してメロンをイオン注入し、活性化して溝部３　０　５
　ａ　＊３０５ｂ下にＰ型領域３０６ｍ、３０６ｂを形
成した。ひきつづき溝部３０５ｈ、３０５ｂを含む全面
に該溝部３０５ｍ、３０１ｂの深さより十分薄い第１の
ＣＶＤ　−８１０ｚ膜３０７を堆積した（Ｉｇ７図（荀
図示）。

Ｃ＊＋＋　３　　次いで、全一インド多結晶シリコン膜
ン膜３０８と幅広の溝部３０５ｂの深さと同程度の厚さ
となるように堆積した後、幅広の溝部３０５ｂ内の多結
晶シリコン膜５ｏｔｔ主面上に写真蝕刻法によりストラ
イプ状のレジス）　１４タ一ン３０９ｍ、３０９ｂを形
成し九（第７図（ｅ）図示）、つづいて多結晶シリコン
膜３０Ｍをリアクティ！イオンエ、デング法等の異方性
工。

テンプを行なりた。この時、薄い菖１のＣＶＤ−８１０
２膜３０１が被覆され九幅狭の溝部３０５ｍに多結晶シ
リコン３１０が残存した。同時に、幅広の溝部５ｏｓｂ
ｏｓ面に多結晶シリコンノ譬ターン３１１　ａ　ｅ　Ｊ
　１２　ｂが、レジストノ臂ター：ｙ３０９ｍ、３０９
ｂ下の溝部３０５ｂ内にも多結晶シリコンノダターン３
１１＠、３１１ｄが夫夫形成された（第７図〔ａ図示）
、なおこの場合、２式−ｃッテング法で行なえばレジス
ト・臂ターン３０９ｍ、３０９ｂに対応する多結晶シリ
コンノ平ターフ３１１＆、３１１ｂのみが形成される。

〔１ｖ〕　　次いで、第２のＣＶＤ　−５ｔｏ２ＰＡ３
１２　ｋｌｋ結晶結晶シリコンタ４ターフ　１１　ａ〜
３１１ｄ間の第２の溝部の開口部幅の半分よりも光分厚
い膜厚で堆積させた（第７図（ｅ）図示）、つづいて、
ｃｖｎ　−５ｔｏ２膜３１２を弗化アンモニウムでシリ
コンｆｆｌ　化Ｊｌｉ　Ａターフ３０４＊〜ｓ　ｏ　４
　ａ　ノミ面が露出するまで工、チングして幅広の１ｌ
ｌＩｓ３０５　ｂ　内（７）多結晶シリコンノ母ターン
３１１＆〜３１１ｄ間にＣＶＤ　−５１０２３１−’　
ａ〜Ｊ　１２’　ａを残存させた（Ｗ、７図（ｆ）図示
）、ひきつづき、シリコン窒化膜ノ臂ターン３０４ａ〜
３０４ｅを除去し、熱酸化処理を施した。これに上り幅
狭の溝部３０５ａ内の残存多結晶シリコン３１０表面に
酸化膜３Ｊ３が成長され、周囲が第１のＣＶＤ　−８１
０２膜３０７及ヒ酸化膜５ｚｓＴ：橿すれた多結晶シリ
コン３１０（配線）を有する幅狭のフィールド領域３１
４が形成された。同時に多結晶シリコンノ量ターン３１
１ａ〜３１１ｄＣ）表面にも酸化膜３１３が成長され、
周囲がｗ４１ノＣＶＤ　−５１０２１１１４Ｊ　０７、
ＣＶＤ　−５ｉ０２　！Ｉ　１２’　ｈ〜３１２’ｅ及
び酸化膜３１３で覆われた多結晶シリ：７ン／＋／−ン
３１１　ａ〜ｊ　Ｉ　Ｊ　ａ　（配Ｉｍ）を有する幅広
のフィールド領域３１５が形成された（第７図−）図示
）、なお、３１Ｂ’は半導体層３０３表面に成長された
酸化膜である。その後、幅狭、幅広のフィールド領域Ｊ
　Ｊ　４　、３１５で分−された島状の半導体層に図示
しないが常法に従ってｎｐｍ　）ランジスタを形成して
バイポーラＬ８１を製造した。

しかして、本実施例２によれば幅広のフィールド領域３
１６内に配線として機能するリント−７’多結晶シリコ
ン／ダターン３１１１〜３１１ｄを埋め込むことができ
るため、高性能化、高信頼性と共に高密度の配線形成を
可能にして高集積化を達成し九ノ４イ４−ラＬ８１を得
ることができる。

実施例３〔１〕　　実施例２と同様な半導体層ＳＯｘ上にシリコ
ン窒゛化膜を堆積し、このシリコン窒化膜上の幅狭、幅
広の溝部形成予定部以外に写真蝕刻法によシレジストノ
臂ターン３１６１〜３１６・を形成した後、・同ｚ４タ
ーン３１６１〜３１６＠をマスクとしてシリコン窒化膜
を工、テングしてシリコン窒化膜バターｙ３０４ｈ〜３
ｏ４＠を形成した（第８図（ａ）図示）、つづいて、レ
ジストノやターン３１６＆〜３１６ｏをマスクトシてリ
アクティブイオンエ、テング法にょシ半導体層３０３を
所望深さ工、チングして幅狭の第１＋２）＃１部３０５
ｍ、幅広の＃！ｌの溝部３０５ｂｔ−Ｓ成した後、同し
ジストノ臂ターン３１６ａ〜３１６ｂをマスクとしてが
ロンをイオン注入し活性化して溝部３０５＊、３０Ｓｂ
下にｐ型半導体基板３０１にまで達する。＋ｍｍ域３０
６　ａ＋３０６ｂを形成し九（第８図（υ図示シ。

（ｉｆ）　　次いで、レジストツヤターン３１６龜〜３
１６ｃを除去し、全面Ｋ　ＣＶＤ　−８１０２ｇ　３１
　ｒ全幅広の溝部３０５ｂの深さと同程度の厚さとなる
ように堆積した後、幅広の溝部５ｏｓｂ内のＣＶＤ−８
１０２膜３１１主面上に写真蝕刻法によりストライブ状
のレジストノ譬ターン３１１４ｈａ３１８ｂを形成した
（第８図（ｅ）図示）、つづいテ、ＣＶＤ　−８１０ｚ
膜３１１をリアクティデイオ／工、テング法等の異方性
工、チングを行なう九。

コノ時、幅狭の溝部３０５１内Ｋ　ＣＶＤ　−８１０ｚ
３１９が残存し九、同時に、幅広の溝部３０６にの肯面
周辺にｃｖ’ｏ　−５ｔｏ２膜ノ々タ一ン３１９ｍ。

３１９、　ｂが、レジストノ中ターン３　Ｉｌｌ　ｍ　
。

３１８ｂ下の溝部５ｏｉｂ、内にもＣＶＤ　−８１０２
幌・々ターン３１９ｅ、３１９ａが夫々形成された（ｉ
！８図（４）図示）。

（＋ｉｉ）　　久いで、熱酸化処理を施した。この時１
．４部３０５　ｂ　ｃオイテＣＶＤ　−５ｔｏ２膜ノリ
一ン３１９ａ〜３１９ｄ間の露出し九半導体層３０３表
面に薄い熱酸化膜３２０・・・が成長された。なお、半
導体層３０３表面には耐酸化性のシリコン窒化膜ノダタ
ーン３０４＆〜３０４ｃが被覆されているため、同半導
体層３０３表面の酸化を防止できる。つづいて、リンド
ープ多結晶シリコン膜３２１をＣＶＤ　−５ｔｏ２膜ツ
リ一７３１９ｍ〜３１９ｄ間の餓２の溝部の開口部の半
分よりも充分厚い膜厚で堆積させ九（ｆｊｐＪＳ図（、
）図示）。

ひきつづき、多結晶シリコン膜３２１ｔ−シリコン窒化
膜ノ９ターン３０４１〜３０４ｃの表面が露出するまで
工、チングして幅広の溝部３０５ｂ内のＣＶＤ　−８１
０２膜ノ９タ一フ３１９ｍ〜３１９ｔ１間に７母ターン
状の多結晶シリコン３２２畠〜３２２ｅを残存させた（
第８図（ｒ）図示）、なお、この多結晶シリコン膜３２
１の工、チングに際してシリコン窒化膜Ｉり一７３０４
ｍ〜３０４ｃがマスクとして作用するため、半導体層３
０３表面のエツチングを防止できる。

（＋Ｖ：］　　次いで、シリコン窒化膜・９ターン３０
４ａ〜３０４ｅｒを除去した後、熱酸化処理を施した。

これにより、残存多結晶シリコン３２２１〜３：１２ａ
表面に鹸化膜３１３が成長もれ、周囲がｃｖｏ　−５ｉ
０２　ｆｌＬ’ターン３１９ｍ　〜３１９ｄ及び熱酸化
膜３２０・・・及び酸化膜３１３で覆われた残存りンド
ー！多結晶シリコン３２２１〜３２７＠（配置［）を有
する幅広のフィールド領域３１５′が形成された。なお
、前述し九〇ＶＤ　−８１０２３Ｊ　９が残存し九幅狭
の溝部３０５ｍは幅狭のフィールド領域３１４′として
機能する（第８図−）図示）、−その後、幅狭と幅広の
フィールド領域Ｊ　１４’　、　Ｊ　Ｊ　５’で分離さ
れた島状の半導体層に常法に従つてｎｐｍ　トランジス
タ（図示せず）を形成してΔイＩ−ラＬＳＩを製造した
。

しかして、本実施例３によれば幅広のフィールド領域３
１５′内に配線として機能する・母ターン状のリント−
！多結晶シリコン３２２１〜３２２ｃを埋め込むことが
できるため、高性能化、高信頼性と共に高密度の配線形
成を可能にして高集積化を達成したバイポーラＬ８Ｉを
得ることができる。

なお、本発明に係る半導体装置の製造においては、半導
体層として■ｐｈｉ半導体基板に設は九ｐ型エピタキシ
ャル層、■ｐ型半導体基板にｎ型エピタキシャル層を２
目積層し九もの、或いは同基板ｉＣｐ型エピタキシャル
層と鳳型エピタキシャル層を夫々積層したものを用いて
もよい。

本発明に係る半導体装置の製造においては、上記実施例
の如くｐ型半導体基板上のｎ型半導体層にｎｐｎバイポ
ーラトランジスタを形成する以外に、例えばｐ型半導体
基板に三重拡散法によＪ）　ｎｐｎバイポーラトランジ
スタを形成してもよい。

本発明に係る半導体装置の製造方法は上記実施例の如（
ｎｐｎバイポーラトランジスタの製造のみに限らず、Ｉ
２Ｌ等の他のバイポーラ型半導体装置やＭＯ８半導体装
置の製造にも同様に適用できる。

以上詳述した如く、本発明によればマスク合わせ余裕度
をとることなく、微細或いは広幅等の任意のフィールド
領域を主に半導体層に設けられた溝部に対してセルフプ
ラインで形成でき、もって高集積度、高信頼性及び高性
能のパイポーラトランジスタ等の半導体装置並びにフィ
ールド領域内に平坦性の優れた導電材からなる配線を填
め込んだ構造の半導体装置を製造し得る方法を提供でき
るものである。

【図面の簡単な説明】

第１図（ａ）〜（・）は従来の選択酸化法を採用し九縦
形ｎｐａ　トランジスタの製造工程を示す断面図、第２
図は従来の選択酸化法の問題点を説明するための断面図
、第３図（−２（荀は従来の選択酸化法のパイーーラＦ
ランジスタに適用した場合のｌｄ１題点を説明するため
の断面図、第４図（１）〜（・）は本出願人が既に提案
し九ｎｐｔｌ　／臂イポーラトランジスタの製造を示す
工程断面図、第５図は第４図（ａ）〜（、）の変形手段
によシフイールド領域を彬成し九状圃を示す断面図、第
６図（ａ）〜−）は本発明の実施例１におけるパイＩ−
ラＬＳＩの製造工程を示す断面図、第７図（ａ）〜（ｇ
）は本発明の実施例２におけるバイポーラＬＳＩの製造
工程を示す断面図、第８図（−〜（−は本発明の実施例
３におけるバイポーラＬＳＩの製造工程を示す断面図２
０１．３０１・・・ｐ型半導体基板、２０２゜３０２・
・・１に＋型の埋込み層、２０３．３０３−ｒｓ型エピ
タキシャル半導体層、２０４ｍ、２０４ｂ・・・シリコ
ン窒化膜〕やターン、２０６，２０５＆＋２０５ｂ・・
・第１の溝部、２０７・・・緻化膜、２１０　ａ〜２１
０　ｅ−・・第２の溝部、２１１＆。２１　ｌ　ｂ　、　３０６　ａ　、　３０６　ｂ　−ｐ
＋型領領域２１２’−・・残存ＣＶＤ　−５Ｌ０２　Ｎ
　２１３．３１４　、３１１・・・幅狭のフィールド領
域、２１４，３１５゜３１５′・・・］嶋広のフィール
ド領域、３０７・・・第１のＣＶＤ　−ｓｔｏｚｇ、３
１１　ａ〜Ｊ　１１　ｄ・”多結晶シリコンノダターン
、３１２ｍ’〜３１２　ｄ’・・・残存ＣＶＤ　−５ｉ
ｏ２．３１９−・・残存ＣＶＤ　−５ｔｏ２．３１９ａ
〜３１９　ｄ　・ＣＶＤ　−５ｔｏ２膜ツタターン、３
２２ａ〜３２２Ｃ・・・ノ４ターン状の残存多結晶シリ
コン。出り人代理人　　弁理士　鈴　江　武　彦第１間第２図第３図２１（ｂ）４第４図Ｉｌ！４啼

Claims

【特許請求の範囲】

（１）　　ＭＰ導体層の幅広のフィールド領域形成予定
部に第１Ｏ＠ｓｔ形成する工程と、この溝部内に第１の
分離材膜を該ＳＳが埋まるように選択的に形成する工程
と、この第１の分離材膜の端部と前記溝部側面付近の半
導体層部分とに亘りて幅狭の第２の溝部を形成する工程
と、この第２の溝部内に第２の分離材ｆ：残存させる工
程とを具備したことをＩ！＃像とする半導体装置の製造
方法。
（２）　　第１の分離材膜を、＃１１の＃部が設けられ
た半導体層部分を選択的に熱酸化することにより形成す
ることを特徴とする特許請求のｍ囲第１項記載の半導体
装置の製造方法。
（３）幅狭の第２の溝部を形成する際、同時に半導体層
の別の箇所に幅狭の＃部を形成し、更に第２の分離材を
該第２の溝部内に残置さぜると同時に該幅狭の溝部にも
同分離材を残存させることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
（４）半導体層の幅広のフィールド領域形成予定部に第
１の溝部を形成する工程と、この溝部内に該溝部の深さ
より小さい膜厚の第１の分離材膜を選択的に形成する工
程と、この第１の分離材膜が設けられた前記溝部内に導
電材膜を該溝部が埋まるように選択的に形成する工程と
、この導電材膜をストライプ状にノ臂ターニングする工
程と、この導電材膜パターン間の第２の溝部内に第２の
分離材を残存させる工程とを具備し九ことｔ％徴とする
半導体装置の製造方法。
（５）第１の溝部を形成する際、同時に半導体層の別の
箇所に幅狭の溝部を形成し、更に導電材膜・ヤターン間
の間隙に第２の分離材を残存させると同時に、前記幅狭
の溝部内に同分離材を残存させることｔ−特徴とすゐ特
許請求の範囲第４項記載の半導体装置Ｃ）Ｍ遣方法。
（６）　　導電体膜が不純物ド−グ多結晶シリコン、不
純物ドーグ非晶質シリコン又は金属クリサイドからなる
ことを特徴とする特許請求の範囲第４項記載の半導体装
置の製造方法。
（７）半導体層の幅広のフィールド領域形成予定部に第
１の溝部を形成する工程と、この＃１部内に第１の分離
材膜を誼壽部が埋まるように選択的に形成する１鴨と、
この第１の分離材膜を前記溝部底ｌｌ１Ｋ皺分離械属が
残るようにスト２イ！状にΔターニングするか、もしく
は皺分離材膜をストライブ状に・リーニングした後、分
離材膜ノ母ターン間の露出した酵部麿爾の半導体層部分
に薄い別の分離材膜を形成する工１と、分離材膜／譬タ
ーン間の第２の溝部内に導電材を残存させる工種とを具
備したことｔ４１黴とする半導体装置の製造方法。
（８）　　第１の壽ｌｌを形成する際、同時に半導体層
の別の箇所に幅狭Ｏ濤Ｓｔ形成し、更に第１の１ｌＩｌ
内に第１の分離材膜を形成すると同時に、ｍ記帳１２（
Ｄ１１１１１１内ＫＩＥＩＣ１離材１ａ存ｓ＜ｂことを
特徴とする特許請求ｏＩｌｖｓ第７項記載の半導体装置
の製造方法。
（９）導電材が不純物ドーグ多結晶シリコン、不純物−
２：ｆ非晶質シリコン又は金属シリサイドであることを
特徴とする特許請求の範囲第７項記載の半導体装置の製
造方法。