JPS58111195A - デ−タ破壊検出装置 - Google Patents
デ−タ破壊検出装置Info
- Publication number
- JPS58111195A JPS58111195A JP56207212A JP20721281A JPS58111195A JP S58111195 A JPS58111195 A JP S58111195A JP 56207212 A JP56207212 A JP 56207212A JP 20721281 A JP20721281 A JP 20721281A JP S58111195 A JPS58111195 A JP S58111195A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- digit
- address
- destroyed
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Calculators And Similar Devices (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理機能を備えた小型電子機器におけるデ
ータ破壊検出装置に関する。
ータ破壊検出装置に関する。
小型電子式計算機では、電源として太陽電池あるいは商
用交流電源を用いているものがある。
用交流電源を用いているものがある。
上記太陽電池や商用交流電源を用いた場合、瞬時的な電
圧変動が発生し烏く、このため演算途中のデータが破壊
され、誤まった演算結果が表示される恐れがあった。仁
の場合、電源電圧が完全に低下してノ臂ワーオン・クリ
ア機能が働けば問題とならないが、瞬時的な電圧低下で
は・母ワーオン・クリア機能が働かないことがあり、上
配し丸ように誤演算等を生じる。を走、データが１＞得
なｉ値に変化すると、演算処理が無限ループに入ってキ
ー人力ができない状態になる恐れもある。
圧変動が発生し烏く、このため演算途中のデータが破壊
され、誤まった演算結果が表示される恐れがあった。仁
の場合、電源電圧が完全に低下してノ臂ワーオン・クリ
ア機能が働けば問題とならないが、瞬時的な電圧低下で
は・母ワーオン・クリア機能が働かないことがあり、上
配し丸ように誤演算等を生じる。を走、データが１＞得
なｉ値に変化すると、演算処理が無限ループに入ってキ
ー人力ができない状態になる恐れもある。
本発明は上記の点に鑑みてなされ九もので、電源電圧の
瞬時的な変動等によって生じるデータエラーを確実に検
出でき、その検出信号によってオールクリア処理、／々
クワ−フ処理等のエラー処理を行なうことができるデー
タ破壊検出装置を提供することを目的とする。
瞬時的な変動等によって生じるデータエラーを確実に検
出でき、その検出信号によってオールクリア処理、／々
クワ−フ処理等のエラー処理を行なうことができるデー
タ破壊検出装置を提供することを目的とする。
以下図面を参照して本発明の一実施例を説明する。第１
図において１はキー人力部で、そのキー人力データは演
算部２を介してＲＡＭ （ランダム・アクセス・メモリ
）Ｊへ送られる。また、４は各種マイクロプログラムを
記憶しているＲＯＭ （リード・オンリ・メモリ）で、
ＲＯＭアドレス［５からのアドレス指定によってＴｌ
・φ、のタイミングでその記憶内容が読出される。
図において１はキー人力部で、そのキー人力データは演
算部２を介してＲＡＭ （ランダム・アクセス・メモリ
）Ｊへ送られる。また、４は各種マイクロプログラムを
記憶しているＲＯＭ （リード・オンリ・メモリ）で、
ＲＯＭアドレス［５からのアドレス指定によってＴｌ
・φ、のタイミングでその記憶内容が読出される。
すなわち、ＲＯＭ ４からはＲＡＭ ４に対する行アド
レスＵＡ及び列アドレス指定、演算用数値コードＣｏ、
ｊ・、各槽インストラクシ田ン■ＮＳ１自己の次アドレ
スＮムが読出される。そして、ＲＯＭ４から読出される
２ピ、トの行アドレスＵＡはＲＡＭＪ、４ビ、トの列ア
ドレスＬＡはアドレスカウンタ６、数値コードＣｏｄ・
は演算部２、インストックシ縛ンＩＮＳはインストラク
シ盲ンデコーダ１、次アドレスＮムは８０Ｍ７２２１部
５へ送うれる。この８０Ｍ７２２１部５には、さらに、
演算部２からの演算結果に対する判断データＪが入力さ
れる。この８０Ｍ７２２１部５は、ＲＯＭ４からの次ア
ドレスＮム及び演算部２からの判断データＪをリードパ
ルスφ１に同期して読込み、その内容をデコードして（
資）Ｍ４のアドレスを指定する。また、インストラクシ
冒ンデコー／１は、ＲＯＭ４からのインストラクシ冒ン
ＩＮ８ ｔデコードし、タイミング発生回路８へ制御指
令を与える。このタイきング発生回路８は、発振回路９
からのクロ、り／譬ルスφｌ 、φ、を基準とし、イン
ストラクシ冒ンデコーダ１からの制御指令に従ってＴｌ
＊ Ｔｌ ＊Ｔｓ ＊φ８．φ丁、。
レスＵＡ及び列アドレス指定、演算用数値コードＣｏ、
ｊ・、各槽インストラクシ田ン■ＮＳ１自己の次アドレ
スＮムが読出される。そして、ＲＯＭ４から読出される
２ピ、トの行アドレスＵＡはＲＡＭＪ、４ビ、トの列ア
ドレスＬＡはアドレスカウンタ６、数値コードＣｏｄ・
は演算部２、インストックシ縛ンＩＮＳはインストラク
シ盲ンデコーダ１、次アドレスＮムは８０Ｍ７２２１部
５へ送うれる。この８０Ｍ７２２１部５には、さらに、
演算部２からの演算結果に対する判断データＪが入力さ
れる。この８０Ｍ７２２１部５は、ＲＯＭ４からの次ア
ドレスＮム及び演算部２からの判断データＪをリードパ
ルスφ１に同期して読込み、その内容をデコードして（
資）Ｍ４のアドレスを指定する。また、インストラクシ
冒ンデコー／１は、ＲＯＭ４からのインストラクシ冒ン
ＩＮ８ ｔデコードし、タイミング発生回路８へ制御指
令を与える。このタイきング発生回路８は、発振回路９
からのクロ、り／譬ルスφｌ 、φ、を基準とし、イン
ストラクシ冒ンデコーダ１からの制御指令に従ってＴｌ
＊ Ｔｌ ＊Ｔｓ ＊φ８．φ丁、。
φ、、、ＴＩ ・φ露等の各種タイミング信号を発生
する。ｆ７’ｔ、上記インストラクシ冒ンデコー／１は
、読出し／書込み制御線ａよりアンド回路１０及びデー
タ破壊検出回路１１内のノア回路Ｇ１に制御指令を与え
る。この制御線ａに出力される制御指令はデータ読出し
時に″０”、書込み時に１１１となる。ｔた、上記アン
ド回路１０にはタイミング信号ＴＩが入力されており、
その出力信号が読出し／書込み制御命令νＷとしてＲＡ
Ｍ Ｊへ送られる。さらに、上記インストラクシ曹ンデ
コーダ１からは、アドレスカウンタ６に対してロード命
令が送られる。このアドレスカウンタ６は、上記デコー
ダ１からのロード命令によってＲＯＭ ４からの列アド
レスをロードし、４ピ、トの列アドレスをＲＡＭ ３に
出力すると共に、上記ノア回路ｃｉ Ｋ入力する。
する。ｆ７’ｔ、上記インストラクシ冒ンデコー／１は
、読出し／書込み制御線ａよりアンド回路１０及びデー
タ破壊検出回路１１内のノア回路Ｇ１に制御指令を与え
る。この制御線ａに出力される制御指令はデータ読出し
時に″０”、書込み時に１１１となる。ｔた、上記アン
ド回路１０にはタイミング信号ＴＩが入力されており、
その出力信号が読出し／書込み制御命令νＷとしてＲＡ
Ｍ Ｊへ送られる。さらに、上記インストラクシ曹ンデ
コーダ１からは、アドレスカウンタ６に対してロード命
令が送られる。このアドレスカウンタ６は、上記デコー
ダ１からのロード命令によってＲＯＭ ４からの列アド
レスをロードし、４ピ、トの列アドレスをＲＡＭ ３に
出力すると共に、上記ノア回路ｃｉ Ｋ入力する。
さらに、このノア回路ＧＫにはＲＯＭ４から出力される
２ビ、トの行アドレスＵムがインバータ１１ｍ、１２ｂ
を介して入力される。しかして、上記ＲＡＭ ｊには、
各種演算用レジスタ例えば第２図に示すようにＸ、Ｙ、
Ｚ、Ｍ等のレジスタが構成される。そして、例えばＭレ
ジスタの０楕目Ｍ・がチェ、クデータ記憶桁として使用
され、「１０１０」のデータが書込まれる。上記Ｍレジ
スタはＲＯＭ ４からの行アドレスＵムが「００１の時
に指定され、Ｍ・桁はカウンタ６からの列アドレスがｒ
ｏｏｏｏＪの時に指定される。そして、上記ＲＡＭ ｊ
から読出されるデータは、演算部２へ入力されると共に
表示部ＩＪへ送られて表示される。また、ＲＡＭＪから
はキー人力部１に対してサンプリング用データが続出さ
れる。
２ビ、トの行アドレスＵムがインバータ１１ｍ、１２ｂ
を介して入力される。しかして、上記ＲＡＭ ｊには、
各種演算用レジスタ例えば第２図に示すようにＸ、Ｙ、
Ｚ、Ｍ等のレジスタが構成される。そして、例えばＭレ
ジスタの０楕目Ｍ・がチェ、クデータ記憶桁として使用
され、「１０１０」のデータが書込まれる。上記Ｍレジ
スタはＲＯＭ ４からの行アドレスＵムが「００１の時
に指定され、Ｍ・桁はカウンタ６からの列アドレスがｒ
ｏｏｏｏＪの時に指定される。そして、上記ＲＡＭ ｊ
から読出されるデータは、演算部２へ入力されると共に
表示部ＩＪへ送られて表示される。また、ＲＡＭＪから
はキー人力部１に対してサンプリング用データが続出さ
れる。
さらに、ＲＡＭ Ｊから続出されるデータは、データ破
壊検出回路１１内のナンド回路Ｇ冨に入力される。この
場合、ＲＡＭ Ｊから出力される４゛ピ、トのデータの
うち、第１．第３ビツトはインバータ１４ｍ、１４ｂを
介して、また、Ｉ！２゜ＷＸ４ビットは直接ナンド回路
Ｇ３に入力される。
壊検出回路１１内のナンド回路Ｇ冨に入力される。この
場合、ＲＡＭ Ｊから出力される４゛ピ、トのデータの
うち、第１．第３ビツトはインバータ１４ｍ、１４ｂを
介して、また、Ｉ！２゜ＷＸ４ビットは直接ナンド回路
Ｇ３に入力される。
そして、仁のナンド回路Ｇ３の出力がノア回路Ｇ１の出
力と共にアンド回路Ｇ、に入力され、その出力がフリｖ
ｆ７０．六１に入力される。
力と共にアンド回路Ｇ、に入力され、その出力がフリｖ
ｆ７０．六１に入力される。
このフリッゾ７０ッｆＦ１は、クロダクノ臂ルスφ３に
同期して入力を読込み、フリップフロップＦ２へ出力す
る。この７す！デフロ、ｆＦ２はタイミング信号φ７．
に同期して入力を読込み、その出力がデータ破壊検出回
路１１の検出信号ＲＥ８となって８０Ｍ７２２１部５へ
送られる。この８０Ｍ７２２１部５は、上記検出信号Ｒ
ｇＳが与えられると保持データをリセ、トシてＲＯＭ
４のオールクリア処理プログラムの先頭アドレスを指定
する。
同期して入力を読込み、フリップフロップＦ２へ出力す
る。この７す！デフロ、ｆＦ２はタイミング信号φ７．
に同期して入力を読込み、その出力がデータ破壊検出回
路１１の検出信号ＲＥ８となって８０Ｍ７２２１部５へ
送られる。この８０Ｍ７２２１部５は、上記検出信号Ｒ
ｇＳが与えられると保持データをリセ、トシてＲＯＭ
４のオールクリア処理プログラムの先頭アドレスを指定
する。
次に上記実施例の動作を説明する。電源スィッチをオン
すると、発振回路９から基準となるりｐ、クツｆルスφ
１ 、φ■が出力され、タイミング発生回路Ｉへ送られ
る。上記クロツク・平ルスφ１ 、φ寓は第４図に示す
ように同一周期で位相のみが異なっている。そして、タ
イ建ング発生回路８は、上記クロックパルスφ重 、φ
３を基準とし、インストラクシｌンデコーダ１からの制
御に従って第４図に示すように各種タイミング信号を発
生する。タイきング信号ＴＩ 。
すると、発振回路９から基準となるりｐ、クツｆルスφ
１ 、φ■が出力され、タイミング発生回路Ｉへ送られ
る。上記クロツク・平ルスφ１ 、φ寓は第４図に示す
ように同一周期で位相のみが異なっている。そして、タ
イ建ング発生回路８は、上記クロックパルスφ重 、φ
３を基準とし、インストラクシｌンデコーダ１からの制
御に従って第４図に示すように各種タイミング信号を発
生する。タイきング信号ＴＩ 。
丁１＃Ｔｌはクロダクノ豐ルスφ３に同期して順次出力
されるもので、？、〜Ｔｓによって１マシンサイクルが
構成される。また一方、上記電源スイッチをオンした場
合、ＲＯＭアドレス部５によ１■４におけるオールクリ
ア処理プログラムの先頭アドレスが指定され、＠３図の
ステダグＳｌに示すオールクリア処理が行なわれる。
されるもので、？、〜Ｔｓによって１マシンサイクルが
構成される。また一方、上記電源スイッチをオンした場
合、ＲＯＭアドレス部５によ１■４におけるオールクリ
ア処理プログラムの先頭アドレスが指定され、＠３図の
ステダグＳｌに示すオールクリア処理が行なわれる。
次にステ、ゾ８．に進み、ＲＡＭＪ内のＭレジスタのＭ
ｅ桁にチェリフデータｒ ｌ０ＩＯＪを書込む、すなわ
ち、ＲＯＭ ４からＭレジスタを指定する行アドレス「
１１」を出力すると共に、アドレスカウンタ６を介して
Ｍ・桁を指定する列アドレスｒ ０ＯＯＯＪを出力する
。さらに、ＲＯＭ ４から数値コードＣｏ４＠としてｒ
１０１０」を演算部２ｔ−介してＲＡＭ ｊに出力し
、上記Ｍ・桁に書込む。その後、ステダグＳ３に示すキ
ーサンプリング処理に進む。このキーサンプリングステ
ップにおいて、オールクリア（ＡＣ）キーが操作され九
場合はステｖ ７” Ｓ Ｈに戻るが、その他のキーが
操作された場合はステラｆｓ４に進んでＭ・桁の内容が
ｒ ｌ０ＩＯＪとなっているか否かをチェックする。す
なわち、ＲＯＭ４によりＲＡＭ５内におけるＭレジスタ
のＭ６桁を指定し、その内容をデータ破壊検出回路１１
に続出してデータが破壊されているか否かをチェ、りす
る。
ｅ桁にチェリフデータｒ ｌ０ＩＯＪを書込む、すなわ
ち、ＲＯＭ ４からＭレジスタを指定する行アドレス「
１１」を出力すると共に、アドレスカウンタ６を介して
Ｍ・桁を指定する列アドレスｒ ０ＯＯＯＪを出力する
。さらに、ＲＯＭ ４から数値コードＣｏ４＠としてｒ
１０１０」を演算部２ｔ−介してＲＡＭ ｊに出力し
、上記Ｍ・桁に書込む。その後、ステダグＳ３に示すキ
ーサンプリング処理に進む。このキーサンプリングステ
ップにおいて、オールクリア（ＡＣ）キーが操作され九
場合はステｖ ７” Ｓ Ｈに戻るが、その他のキーが
操作された場合はステラｆｓ４に進んでＭ・桁の内容が
ｒ ｌ０ＩＯＪとなっているか否かをチェックする。す
なわち、ＲＯＭ４によりＲＡＭ５内におけるＭレジスタ
のＭ６桁を指定し、その内容をデータ破壊検出回路１１
に続出してデータが破壊されているか否かをチェ、りす
る。
上記ＭレジスタのＭ・桁を指定した場合、行アドレスＵ
Ａは「１１」、列アドレスＬＡはｒ ０ＯＯＯＪとなっ
ておシ、行アドレスｒ Ｏ（ｌ Ｊはインバータｉ ！
’ ａ ａ Ｉ Ｊ ｂで反転されるので、読出しモー
ドではノア回路Ｇ １’の入力はオール＠０＃となる。
Ａは「１１」、列アドレスＬＡはｒ ０ＯＯＯＪとなっ
ておシ、行アドレスｒ Ｏ（ｌ Ｊはインバータｉ ！
’ ａ ａ Ｉ Ｊ ｂで反転されるので、読出しモー
ドではノア回路Ｇ １’の入力はオール＠０＃となる。
従ってノア回路Ｇ１の出力は第４図に示すように１マシ
ンサイクルの間“１”′１１゜ となってアンド回路Ｇ、へ入力される。一方、ＲへＭＳ
から読出されるＭ・桁の内容は、直接あるいはインバー
ター４ｍ、１４ｂで反転してナンド回路Ｇ、に入力され
るが、上記読出しデータが正常な場合はｒｌｏｌｏＪの
４ビ、トデータのうち＠１．第３ビットの＠Ｏ”がイン
ノ苛−タ１４ｍ、１４ｂで＠１”に反転される九め、ナ
ンド回路Ｇ、への入力がオール１１＃となるＯこのため
ナンド回路Ｇ、の出力が１０”となシ、アンド回路Ｇ、
のｒ−Ｆを閉じてフリップフロｆ７’Ｆ’Ｊ、ＦＪの出
力を“０１状態に保持する。
ンサイクルの間“１”′１１゜ となってアンド回路Ｇ、へ入力される。一方、ＲへＭＳ
から読出されるＭ・桁の内容は、直接あるいはインバー
ター４ｍ、１４ｂで反転してナンド回路Ｇ、に入力され
るが、上記読出しデータが正常な場合はｒｌｏｌｏＪの
４ビ、トデータのうち＠１．第３ビットの＠Ｏ”がイン
ノ苛−タ１４ｍ、１４ｂで＠１”に反転される九め、ナ
ンド回路Ｇ、への入力がオール１１＃となるＯこのため
ナンド回路Ｇ、の出力が１０”となシ、アンド回路Ｇ、
のｒ−Ｆを閉じてフリップフロｆ７’Ｆ’Ｊ、ＦＪの出
力を“０１状態に保持する。
この結果、データ破壊検出信号ＲＥ８は出力されず、Ｒ
ＯＭアドレス部５のリセットは行なわれない、従って、
ＲＯＭアドレス部５によりＲＯＭ ４０次アドレスが指
定されて第３図のステ、ｆＢ。
ＯＭアドレス部５のリセットは行なわれない、従って、
ＲＯＭアドレス部５によりＲＯＭ ４０次アドレスが指
定されて第３図のステ、ｆＢ。
からステ、！８１へ進む、このステダグＳ・ではキー人
力に対する演算逃逸を行ない、その結果をＲＡＭ Ｊへ
送って記憶させる０次いでステ。
力に対する演算逃逸を行ない、その結果をＲＡＭ Ｊへ
送って記憶させる０次いでステ。
ｆＢ・へ進み、ステ曽ｆ ８ ａと同様にしてＭレジス
タのＭ・桁の内容がｒｌｏｌｏＪＩとなっているか否か
をチェ、りし、異常がなければステ、デＳマにおいてＲ
ｍＪに書込んであるデータを表示＠３１に読出して表示
する。その後、キーサンブリングステラ７”Ｓ、に戻り
て次のキー人力に備える。
タのＭ・桁の内容がｒｌｏｌｏＪＩとなっているか否か
をチェ、りし、異常がなければステ、デＳマにおいてＲ
ｍＪに書込んであるデータを表示＠３１に読出して表示
する。その後、キーサンブリングステラ７”Ｓ、に戻り
て次のキー人力に備える。
しかし、上記ステラｆ８４あるいはＳ−において、ＲＡ
Ｍ ｊからＭしＶスタのＭ・桁の内容を読出した際、そ
の読出しデータが破壊されていたとすると、すなわち、
４ピ１．トデータのうち、１ビプトでも反転していたと
すると、ナンド回路Ｇ３の入力がオール“１″とはなら
ず、この結果、ナンド回路Ｇ３から′″１１１１信号さ
れてアンド回路Ｇ３のｒ−トが開かれる。このため第４
図に示すようにアンド回路Ｇ、の出力が″ｔ’となり、
クロ、りΔルスφ雪に同期してフリダシ７０．デＦＪＫ
読込まれる。さらに、このフリップフロ、デＦ１に保持
され九データはタイミング信号φ１．によりてフリ、！
７０゜ゾＦ２に書込まれる。このフリ９ｆ７０．グＦ２
に書込まれたデータがデータ破壊検出信号ＲＥ８となり
、ＲＯＭアドレス部５へ送られる。これによｆｉ ＲＯ
Ｍアドレス部５の保持データがす七 ゛、トされ、ＲＯ
ＭＰのオールクリア処理グログラムの先頭アドレスが指
定されてステ、ゾ８１のオールクリア処理が行なわれる
。
Ｍ ｊからＭしＶスタのＭ・桁の内容を読出した際、そ
の読出しデータが破壊されていたとすると、すなわち、
４ピ１．トデータのうち、１ビプトでも反転していたと
すると、ナンド回路Ｇ３の入力がオール“１″とはなら
ず、この結果、ナンド回路Ｇ３から′″１１１１信号さ
れてアンド回路Ｇ３のｒ−トが開かれる。このため第４
図に示すようにアンド回路Ｇ、の出力が″ｔ’となり、
クロ、りΔルスφ雪に同期してフリダシ７０．デＦＪＫ
読込まれる。さらに、このフリップフロ、デＦ１に保持
され九データはタイミング信号φ１．によりてフリ、！
７０゜ゾＦ２に書込まれる。このフリ９ｆ７０．グＦ２
に書込まれたデータがデータ破壊検出信号ＲＥ８となり
、ＲＯＭアドレス部５へ送られる。これによｆｉ ＲＯ
Ｍアドレス部５の保持データがす七 ゛、トされ、ＲＯ
ＭＰのオールクリア処理グログラムの先頭アドレスが指
定されてステ、ゾ８１のオールクリア処理が行なわれる
。
なお、上記実施例では、Ｍ％／ジスタの０桁目にチェッ
ク用データを書込むようにし九が、その他例えば各レジ
スタの０桁目あるいは特定レジスタの全桁を使用するよ
うにしてもよい。
ク用データを書込むようにし九が、その他例えば各レジ
スタの０桁目あるいは特定レジスタの全桁を使用するよ
うにしてもよい。
また、データの破壊検出は実施例に限らず、表示後にも
行なうようにすればさらに効果的である。
行なうようにすればさらに効果的である。
さらに、上記実施例ではデータ破壊検出信号によりオー
ルクリア処理を行なうようにし九が、その他例えばノ４
ワーオフ処理、アラーム処理などを行なうようにしても
よい。
ルクリア処理を行なうようにし九が、その他例えばノ４
ワーオフ処理、アラーム処理などを行なうようにしても
よい。
壕九、本発明は小型電子式計算機に限らず、メモリを備
え走電子機器に広く適用できるものである。
え走電子機器に広く適用できるものである。
以上述べたように本発′廟によれば、メモリにチェック
用データを書込み、このチェック用データによってデー
タ破壊の有無を判断するようにしたので、電源電圧の瞬
時的な変動等によりてデータが破壊され九場合でもその
状態を確実に検出でき、それによってオールクリア処理
、・ｆワーオ７処理等のエラー処理を行なうことができ
、誤演算の結果を表示したり、キーが入らない状態にな
ったりすることを効果的に防止し得るものである。
用データを書込み、このチェック用データによってデー
タ破壊の有無を判断するようにしたので、電源電圧の瞬
時的な変動等によりてデータが破壊され九場合でもその
状態を確実に検出でき、それによってオールクリア処理
、・ｆワーオ７処理等のエラー処理を行なうことができ
、誤演算の結果を表示したり、キーが入らない状態にな
ったりすることを効果的に防止し得るものである。
図面は本発明の一実施例を示すもので、＠１図は回路構
成図、第一２図はＲＡＭのレジスタ構成を示す図、第３
図は動作内容を示す一フローチャー）、第４図は動作を
説明するためのタイミングチャートである。 ｊ−ＲＡＭ （ランダム・アクセス・メモリ）、４・−
ＲＯＭ 、 Ｆ・−インスト・ラクシ嘗ンデコーダ、
１１・・・データ破壊検出回路、ＦＪ、ＰＪ−・・フリ
ツノフロ、！。
成図、第一２図はＲＡＭのレジスタ構成を示す図、第３
図は動作内容を示す一フローチャー）、第４図は動作を
説明するためのタイミングチャートである。 ｊ−ＲＡＭ （ランダム・アクセス・メモリ）、４・−
ＲＯＭ 、 Ｆ・−インスト・ラクシ嘗ンデコーダ、
１１・・・データ破壊検出回路、ＦＪ、ＰＪ−・・フリ
ツノフロ、！。
Claims (1)
- メモリを備えた電子機器において、上記メモリの所定領
域にチェ、り用特定データをセットする手段と、処理サ
イクルのうち少なくとも１度は上記メモリから特定デー
タを読出してチェνりし、破壊されている場合にデータ
破壊検出信号を出力する手段と、この手段から出力され
るデータ破壊検出信号によりエラー処理を行なう手段と
を具備し九ことを特徴とするデータ破壊検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207212A JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207212A JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111195A true JPS58111195A (ja) | 1983-07-02 |
| JPH0370814B2 JPH0370814B2 (ja) | 1991-11-11 |
Family
ID=16536090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207212A Granted JPS58111195A (ja) | 1981-12-23 | 1981-12-23 | デ−タ破壊検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268036A (ja) * | 1987-04-27 | 1988-11-04 | Oki Electric Ind Co Ltd | 信号処理プロセッサにおける異常動作の検出方法 |
| JPH06324953A (ja) * | 1993-05-10 | 1994-11-25 | Mita Ind Co Ltd | 書換可能なメモリのメモリチェック方法、その装置及び該装置を有するデータ自動復旧装置 |
-
1981
- 1981-12-23 JP JP56207212A patent/JPS58111195A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268036A (ja) * | 1987-04-27 | 1988-11-04 | Oki Electric Ind Co Ltd | 信号処理プロセッサにおける異常動作の検出方法 |
| JPH06324953A (ja) * | 1993-05-10 | 1994-11-25 | Mita Ind Co Ltd | 書換可能なメモリのメモリチェック方法、その装置及び該装置を有するデータ自動復旧装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370814B2 (ja) | 1991-11-11 |
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