JPS58105361A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58105361A JPS58105361A JP20397381A JP20397381A JPS58105361A JP S58105361 A JPS58105361 A JP S58105361A JP 20397381 A JP20397381 A JP 20397381A JP 20397381 A JP20397381 A JP 20397381A JP S58105361 A JPS58105361 A JP S58105361A
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は計算機における主記憶装置のデータ転送制御
に関するものである。
に関するものである。
オ１図は計算機システムの構成を示すプロック図であっ
て、図において（１）は主記憶装置（以下ＭＭＵと略記
する）、＋２１は中央処理装置（以下ＣＰＵと略記する
）、＋３１ ｔｒｉ入出カ処理装ｆｌ（以下ＩＯＣと略
記する）、＋４１ｄ外部記憶装首である。
て、図において（１）は主記憶装置（以下ＭＭＵと略記
する）、＋２１は中央処理装置（以下ＣＰＵと略記する
）、＋３１ ｔｒｉ入出カ処理装ｆｌ（以下ＩＯＣと略
記する）、＋４１ｄ外部記憶装首である。
！を算機を動作させるためのプログラム及びデータは通
常は不揮発性の外部記憶装置（４）に格納されている。
常は不揮発性の外部記憶装置（４）に格納されている。
計算機のシステム運転時には外部記憶装置（４：からＭ
Ｍ Ｕ ｆｉｌにプログラム及びデータを転送してデ
ータ処理を実行する。プログラムは監視プログラム（オ
ペレーテングシステム）と問題プログラムに大別される
がすべてのプログラムをｍｉｌ＋にロードしておくわけ
のものではなく、目的とするジョブにおいて使用＃Ｊ度
の高い問題プログラムと基本的な監視プログラムだけを
Ｍ Ｍ Ｕ ＋Ｉ＋に常駐させ、他のプログラムは必要
の都度外部記憶装置４１からＭ Ｍ Ｕ ｉｌｌのワー
キング領域（ｗｏｒｋｉｎｇａｒｅａ）に転送してその
プログラムによる制御を実施す。
Ｍ Ｕ ｆｉｌにプログラム及びデータを転送してデ
ータ処理を実行する。プログラムは監視プログラム（オ
ペレーテングシステム）と問題プログラムに大別される
がすべてのプログラムをｍｉｌ＋にロードしておくわけ
のものではなく、目的とするジョブにおいて使用＃Ｊ度
の高い問題プログラムと基本的な監視プログラムだけを
Ｍ Ｍ Ｕ ＋Ｉ＋に常駐させ、他のプログラムは必要
の都度外部記憶装置４１からＭ Ｍ Ｕ ｉｌｌのワー
キング領域（ｗｏｒｋｉｎｇａｒｅａ）に転送してその
プログラムによる制御を実施す。
第２図はＭ Ｍ Ｕ １１１の記憶領域の一例を示す図
で、ｕｔｌｔ；を基本的な監視プログラム領域、０５Ｆ
ｉ常駐問題プログラム領域、ａ３はワーキング領域であ
る。外部記憶装置（４１からＭ Ｍ Ｕ ｔｌｌへの転
送、及びＭ Ｍ Ｕ ｉｌｌから外部記憶装置（４）へ
の転送は監視プログラムの制御のもとに行われる。すな
わち、プログラム及びデータを転送する必要が生じた時
は、監視プログラムはＩＯＣ１３＋に外部記憶装置の記
憶番地、情報転送量及びＭ Ｍ Ｕ ｆｉｌの番地を与
へ転送を指示する。
で、ｕｔｌｔ；を基本的な監視プログラム領域、０５Ｆ
ｉ常駐問題プログラム領域、ａ３はワーキング領域であ
る。外部記憶装置（４１からＭ Ｍ Ｕ ｔｌｌへの転
送、及びＭ Ｍ Ｕ ｉｌｌから外部記憶装置（４）へ
の転送は監視プログラムの制御のもとに行われる。すな
わち、プログラム及びデータを転送する必要が生じた時
は、監視プログラムはＩＯＣ１３＋に外部記憶装置の記
憶番地、情報転送量及びＭ Ｍ Ｕ ｆｉｌの番地を与
へ転送を指示する。
ＩＯＣ１３１ｔ！与えられた前記情報にもどずき転送を
行う。この間ＣＰＵ １２１はＩＯＣ（３１の動作と並
列に他のプログラムを実行している。ＩＯＣ１３１によ
る転送が終了するとＣＰＵ １２１へ割込をかけて入出
力終了を知らせる。この割込により監視プロ冬ラムが動
作し問題プログラムの実行が管理される。
行う。この間ＣＰＵ １２１はＩＯＣ（３１の動作と並
列に他のプログラムを実行している。ＩＯＣ１３１によ
る転送が終了するとＣＰＵ １２１へ割込をかけて入出
力終了を知らせる。この割込により監視プロ冬ラムが動
作し問題プログラムの実行が管理される。
以上のように監視プログラムの管理のもとに問題プログ
ラムやデータが外部記憶装置（４）とＭＭＵ（１）間で
転送され計算機システムが運転される。ところが、外部
記憶装置（４１としてはたとえば磁気ディスク装置など
が使用される丸め、アクセス時間とデータの転送時間を
合せた綜合的な転送所要時間が無視できない程度になり
計算機システムの処理性能を左右する大きな要因となっ
ている。
ラムやデータが外部記憶装置（４）とＭＭＵ（１）間で
転送され計算機システムが運転される。ところが、外部
記憶装置（４１としてはたとえば磁気ディスク装置など
が使用される丸め、アクセス時間とデータの転送時間を
合せた綜合的な転送所要時間が無視できない程度になり
計算機システムの処理性能を左右する大きな要因となっ
ている。
一方、近年においてｌｌ１Ｉｃの集積度向上にともない
ＭＭＵの大容量化が比較的容易に実現できるようになっ
てきたので、上述の転送所要時間を短縮する目的で、Ｍ
ＭＵＩＩＩ内の一部の記憶領域を利用して擬似的に外部
記憶を構築するという方法がとられている。第３図はＭ
ＭＵ＋１１の記憶領域の他の例を示す図で、第３図にお
いて第２図と同一符号は同−又は相当部分を示し、α◆
は擬似外部記憶領域である。擬似外部記憶領域ａ４には
外部記憶装置（４１の内容の一部をあらかじめ格納して
おきこの格納した部分が外部記憶装置（４）の・どの記
憶番地の部分であるかは監視プログラムが管理する。第
３図に示す領域構成の場合、データ及びプログラムの転
送の必要が発生し、監視プログラムにおいて転送を要求
された番地が外部記憶装置（４１内にあり擬似外部記憶
領域ａ◆内にないと判定すると、第２図について説明し
たと同様に、ＣＰＵｔ２１から工■（３１に転送を指令
しｌ０Ｃ（３１が転送を行う。転送の必要が発生した番
地が擬似外部記憶領域軸に存在すると監視プログラムが
判定したときは、従来はＣＰＵ １２１の命令によシワ
−キング領域αＪと擬似外部記憶領域α◆で転送を行う
。このようにして、転送の必要が発生した番地が擬似外
部記憶領域α→内にある場合は転送のために必要な時間
を短縮することができ、しかも腺釘の一部をあたかも外
部記憶の一部として皐扱うため擬似外部記憶領域α◆が
存在する場合と存在しない場合とを通じ監視プログラム
及び問題プログラムの構造を同一にしておいてシステム
の性能向上を実現することができるという一利点がある
ので、第３図に示す構成がよく用いられている。しかし
、第３図に示す構成を用いる従来の装置では擬似外部記
憶領域Ｑ４とワーキング領域０との間の転送ＦｉＣＰＵ
１２１によって管理され、その転送の間ＣＰＵ １２
１を占有するので、その間ＣＰＵ（２）が他のプログラ
ムを処理することができないという欠点があった。
ＭＭＵの大容量化が比較的容易に実現できるようになっ
てきたので、上述の転送所要時間を短縮する目的で、Ｍ
ＭＵＩＩＩ内の一部の記憶領域を利用して擬似的に外部
記憶を構築するという方法がとられている。第３図はＭ
ＭＵ＋１１の記憶領域の他の例を示す図で、第３図にお
いて第２図と同一符号は同−又は相当部分を示し、α◆
は擬似外部記憶領域である。擬似外部記憶領域ａ４には
外部記憶装置（４１の内容の一部をあらかじめ格納して
おきこの格納した部分が外部記憶装置（４）の・どの記
憶番地の部分であるかは監視プログラムが管理する。第
３図に示す領域構成の場合、データ及びプログラムの転
送の必要が発生し、監視プログラムにおいて転送を要求
された番地が外部記憶装置（４１内にあり擬似外部記憶
領域ａ◆内にないと判定すると、第２図について説明し
たと同様に、ＣＰＵｔ２１から工■（３１に転送を指令
しｌ０Ｃ（３１が転送を行う。転送の必要が発生した番
地が擬似外部記憶領域軸に存在すると監視プログラムが
判定したときは、従来はＣＰＵ １２１の命令によシワ
−キング領域αＪと擬似外部記憶領域α◆で転送を行う
。このようにして、転送の必要が発生した番地が擬似外
部記憶領域α→内にある場合は転送のために必要な時間
を短縮することができ、しかも腺釘の一部をあたかも外
部記憶の一部として皐扱うため擬似外部記憶領域α◆が
存在する場合と存在しない場合とを通じ監視プログラム
及び問題プログラムの構造を同一にしておいてシステム
の性能向上を実現することができるという一利点がある
ので、第３図に示す構成がよく用いられている。しかし
、第３図に示す構成を用いる従来の装置では擬似外部記
憶領域Ｑ４とワーキング領域０との間の転送ＦｉＣＰＵ
１２１によって管理され、その転送の間ＣＰＵ １２
１を占有するので、その間ＣＰＵ（２）が他のプログラ
ムを処理することができないという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
め罠なされたもので、ＩＯＣＫＭＭＵの内部における転
送を行わせることによ、り ＣＰＵ を占有することな
くシステム性能を向上させることができる計算機システ
ムを提供することを目的としている。
め罠なされたもので、ＩＯＣＫＭＭＵの内部における転
送を行わせることによ、り ＣＰＵ を占有することな
くシステム性能を向上させることができる計算機システ
ムを提供することを目的としている。
以下この発明の詳細な説明する。第４図はこの発明の一
実施例を示すブロック図でＩＯＣ（３１の部分を示す。
実施例を示すブロック図でＩＯＣ（３１の部分を示す。
第３図において（３０はメモリアドレスレジスタ（以下
ＭＡＲと略記する）、（３２）はメモリデータレジスタ
（以下庇と略記する）、（３３）ｅｉミオのアドレスレ
ジスタ（以下ＡＤＲ１と略記する）、（３４） Ｆ１カ
ウントレジスタ（以下ＣＴＲと略記する）、（３５）
Ｈ第２のアドレスレジスタ（以下ＡＤＲ２と略記する）
、（３６）ｉｉセレクタである。
ＭＡＲと略記する）、（３２）はメモリデータレジスタ
（以下庇と略記する）、（３３）ｅｉミオのアドレスレ
ジスタ（以下ＡＤＲ１と略記する）、（３４） Ｆ１カ
ウントレジスタ（以下ＣＴＲと略記する）、（３５）
Ｈ第２のアドレスレジスタ（以下ＡＤＲ２と略記する）
、（３６）ｉｉセレクタである。
監視プログラムにおいて擬似外部記憶領域α◆との間の
転送が必要であると判断すると、ＣＰＵ１２１の入力出
命令（関係回路は図示せず）により、■■（３）中のＡ
ＤＲ２（３５）に擬似外部記憶領域α◆の転送開始番地
を設定し、次に膳釘（υ内のワーキング領域の転送開始
番地をＡＤＲｌ （３３）に設定したかつ転送量ｔＣＴ
ＲＣ３４）に設定し転送を指令する。この指令以後はＣ
ＰＵ １２１からＩｏｃ１３）へ制御が移され、ＩＯＣ
（３１ではＡＤＲ２（３５）の内容をセレクタ（３６）
を経てＭＡＲ（３１）にセットし、このＭＡＲ（３１）
の内容をアドレスとしてＭＭＵ（１１からデータを
読出してこの読出したデータをＭＤＲ（３２）にセット
する。次にセレクタ（３６） ｔｉＡＤＲＩ （３３）
の内容ｔ ＭＡＲ（３１）にセットしこのＭＡＲ（３１
）の内容をアドレスとしてＭＭＵｔｌｌにアクセスして
ＭＤＲ（３２）の内容を瞥込む。この書込みが終るとＣ
ＴＲ（３４）の内容から数値ｌを減算しＡＤＲｌ （３
３）、ＡＤＲ２（３５）の内容に数値ｌ會加算して、更
新されたＡＤＲＩ（＆１）、ＡＤＲ２（３５）ｔ−アド
レスとして転送を行いこのようにしてＣＴＲ（３４）の
内容が０となるまで転送を繰返す。以上のようにして擬
似外部記憶領域α◆からワーキング領域ｕ３への転送が
終了し、この終了はｌ０Ｃ１３１からＣＰＵ１２１への
割込により知らされる。このようにｌ０Ｃ（３１により
ＭＭＵ（ＩＩ内の転送を行っている間ｔｌｃＰＵ１２１
は占有されず他のプログラムを処理することができる。
転送が必要であると判断すると、ＣＰＵ１２１の入力出
命令（関係回路は図示せず）により、■■（３）中のＡ
ＤＲ２（３５）に擬似外部記憶領域α◆の転送開始番地
を設定し、次に膳釘（υ内のワーキング領域の転送開始
番地をＡＤＲｌ （３３）に設定したかつ転送量ｔＣＴ
ＲＣ３４）に設定し転送を指令する。この指令以後はＣ
ＰＵ １２１からＩｏｃ１３）へ制御が移され、ＩＯＣ
（３１ではＡＤＲ２（３５）の内容をセレクタ（３６）
を経てＭＡＲ（３１）にセットし、このＭＡＲ（３１）
の内容をアドレスとしてＭＭＵ（１１からデータを
読出してこの読出したデータをＭＤＲ（３２）にセット
する。次にセレクタ（３６） ｔｉＡＤＲＩ （３３）
の内容ｔ ＭＡＲ（３１）にセットしこのＭＡＲ（３１
）の内容をアドレスとしてＭＭＵｔｌｌにアクセスして
ＭＤＲ（３２）の内容を瞥込む。この書込みが終るとＣ
ＴＲ（３４）の内容から数値ｌを減算しＡＤＲｌ （３
３）、ＡＤＲ２（３５）の内容に数値ｌ會加算して、更
新されたＡＤＲＩ（＆１）、ＡＤＲ２（３５）ｔ−アド
レスとして転送を行いこのようにしてＣＴＲ（３４）の
内容が０となるまで転送を繰返す。以上のようにして擬
似外部記憶領域α◆からワーキング領域ｕ３への転送が
終了し、この終了はｌ０Ｃ１３１からＣＰＵ１２１への
割込により知らされる。このようにｌ０Ｃ（３１により
ＭＭＵ（ＩＩ内の転送を行っている間ｔｌｃＰＵ１２１
は占有されず他のプログラムを処理することができる。
なおＡＤＲｌ（３３）とＣＴＲ（３４）は通常の入出力
処理に使用されるものと同一の４のである。
処理に使用されるものと同一の４のである。
なお、上記実施例では擬似外部記憶領域α◆とワーキン
グ領域（１３間の転送について説゛明したが、ＡＤＲｌ
（３３）及びＡＩ）Ｒ２（３５）へＩｆｉＭＭＵｔｌ
ｌの任意の記憶番地の設定が可能であり、この発明では
一般にＭＭＵ［１１内の任意の記憶番地間での転送を実
施することができる。
グ領域（１３間の転送について説゛明したが、ＡＤＲｌ
（３３）及びＡＩ）Ｒ２（３５）へＩｆｉＭＭＵｔｌ
ｌの任意の記憶番地の設定が可能であり、この発明では
一般にＭＭＵ［１１内の任意の記憶番地間での転送を実
施することができる。
以上のようにこの発明によればｌ０Ｃ（３１にＡＤＲ２
（３５）を追加しＭＭＵｔｌｌ内の転送を制御するよう
に構成したので、この転送のためにＣＰ Ｕ １２１？
占有されることなく、計算機システムの処理能力を綜合
的に向上させることができる。
（３５）を追加しＭＭＵｔｌｌ内の転送を制御するよう
に構成したので、この転送のためにＣＰ Ｕ １２１？
占有されることなく、計算機システムの処理能力を綜合
的に向上させることができる。
第１図Ｆｉｉｒｔ算機システムの構成を示すブロック図
、第２図は主記憶装置の記憶領域の一例を示す図、第３
図は主記憶装置の記憶領域の他の例を示す図、第４図は
この発明の一実施例を示すブロック図である。 ｆｉ＋・・・ＭＭＬＪ、ｆ訃・・ｃｐｕ、ｔａｒ・・・
ＩＯＣ，＋４１・・・外部記憶装置、Ｕυ・・・監視プ
ログラム領域、０・・・常駐問題プログラム領域、ｕ３
・・・ワーキング領域、←◆・・・擬似外部記憶領域、
（３１）−・・越、（３２） −・・ＭＩＢ、 （３３
）・・・ＡＤＲＩ、（３４）−ＣＴＲ、（３５）−・・
庇２、（舗）・・・セレクタ。 なお各図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２因 ＩＩ １２ １３ 第３図 第４図
、第２図は主記憶装置の記憶領域の一例を示す図、第３
図は主記憶装置の記憶領域の他の例を示す図、第４図は
この発明の一実施例を示すブロック図である。 ｆｉ＋・・・ＭＭＬＪ、ｆ訃・・ｃｐｕ、ｔａｒ・・・
ＩＯＣ，＋４１・・・外部記憶装置、Ｕυ・・・監視プ
ログラム領域、０・・・常駐問題プログラム領域、ｕ３
・・・ワーキング領域、←◆・・・擬似外部記憶領域、
（３１）−・・越、（３２） −・・ＭＩＢ、 （３３
）・・・ＡＤＲＩ、（３４）−ＣＴＲ、（３５）−・・
庇２、（舗）・・・セレクタ。 なお各図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２因 ＩＩ １２ １３ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 オｌの記憶領域と第２の記−領域とを含む記憶領域ｔ−
有する主記憶装置と、中央処理装置と、この中央処理装
置とは並列に動作する入出力処理装置とを有するデータ
処理装置において、上記入出力処理装置に備えられるメ
モリアドレスレジスタ、メモリデータレジスタ、第１の
アドレスレジスタ、第２のアドレスレジスタ及びカウン
トレジスタと、 上記７２の記憶領域から上記オｌの記憶領域へのデータ
転送を行う場合、上記中央処理装置から上記オｌの記憶
領域の転送開始番地を上記オｌのレジスタに、転送１１
に一上記カウントレジスタに、上記第２の記憶領域の転
送開始番地を上記第２のレジスタにそれぞれ設定する手
段と、 上記入出力処理装置において、上記第２のアドレスレジ
スタの内容を上記メモリアドレスレジスタに設定し、こ
の設定したアドレスにより上記主記憶装置から読出した
データを上記メモリデータレジスタに設定し、次に上記
メモリアドレスレジスタに上記オｌのアドレスレジスタ
の内容を設定しこの設定したアドレスにより上記主記憶
装置にアクセスして上記メモリデータレジスタの内容を
誉込み、この書込が終了すると上記カウントレジスタの
数値からｌｔ−減じ上記オｌ及び第２のアドレスレジス
タの内容に１を加えた後にデータ転送を繰返す手段と、 上記カウントレジスタの内容が０になった時点を検−５
出し上記入出力処理装置から上記中央処理装置へ割込を
かける手段とを備えたことを特徴とするデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20397381A JPS58105361A (ja) | 1981-12-17 | 1981-12-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20397381A JPS58105361A (ja) | 1981-12-17 | 1981-12-17 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105361A true JPS58105361A (ja) | 1983-06-23 |
Family
ID=16482690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20397381A Pending JPS58105361A (ja) | 1981-12-17 | 1981-12-17 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116336A (ja) * | 1984-06-12 | 1986-01-24 | Fujitsu Ltd | Ｆｏｒｔｒａｎ入出力制御処理方式 |
-
1981
- 1981-12-17 JP JP20397381A patent/JPS58105361A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116336A (ja) * | 1984-06-12 | 1986-01-24 | Fujitsu Ltd | Ｆｏｒｔｒａｎ入出力制御処理方式 |
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