JPS58100541A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS58100541A JPS58100541A JP56198594A JP19859481A JPS58100541A JP S58100541 A JPS58100541 A JP S58100541A JP 56198594 A JP56198594 A JP 56198594A JP 19859481 A JP19859481 A JP 19859481A JP S58100541 A JPS58100541 A JP S58100541A
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- JP
- Japan
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- inverter
- voltage
- input signal
- level converting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は低電圧系の信号を高電圧系の信号に変換する
ためのレベル変換ａ隆、４Ｉｋ相補履ＭＯ８集積回路（
ＯＭＯ８ＩＯ）化されたレベル変換回路に関する。
ためのレベル変換ａ隆、４Ｉｋ相補履ＭＯ８集積回路（
ＯＭＯ８ＩＯ）化されたレベル変換回路に関する。
従来、電卓や時針等に使用されている０Ｍ０８１０にお
いて、信号レベルを変換するためのレベル変換回路とし
ては、第１図に示すようなものがある。この回路は一例
として、１．５Ｖ系の入力信号ｖ３ｖ糸の信号に変換す
るものである。すなわち、この回路では、入力信号がハ
イレベル（１，５■）であると、ＭＯ８ＦｇＴＱ、がオ
ンされ、かつＭＯａＰＩＴＱａがインバータ１によって
オフされる。そのため、ＭＯａＰＩＴＱａはオンされ、
またＭＯ８ＦＩＴＱ、はオフされる。従って出力信号は
３ｖのハイレベルになる。次に、入力信号がｖｘ９ｖぺ
ｈ（ＯＶ）でｈると、Ｍ ０８ Ｐ Ｅ Ｔ Ｑ ｔが
オフとなり、また、ＭＯ８ＦＦｍＴＱ、がインバータ１
０反転出力によりオンになる。しかしながら、このａ絡
では、次のような望ましくない動作が生じる。すなわち
１Ｍ０８ＦＥＴＱ、はＭＯａＰＩＴＱａのオフと同時に
オンからオフに変わることができないので、一時的では
あるが、ＭＯ８ＦＩＩＴＱ、とＱ４とが同時にオン状ｌ
ＩＫなる。そして、ａ点の電圧がＭＯ８ＦＥＴＱ、とＱ
、のそれぞれのオン抵抗の比によって定まる値に下がっ
たときに１Ｍ０８ＦＥＴＱ、がオフからオンに変わり、
これによう【、ｂ点の電圧が上がりてＭｏ２ Ｐ ｍｌ
Ｔ Ｑ、がオフされて、初めて出力がロクレベル（Ｏ
ｖ）Ｋ下がることＫなる。このように、上記回路では入
力信号の過渡期Ｋ、直列接続のＭ０８ＦＢＴＱｍ −Ｑ
ａが一時的に同時にオンされて、貫通電流が流れてし１
５ｏまた同様ＫＭＯ８Ｆ Ｂ Ｔ Ｑ １− Ｑｔでも
入力信号が１Ｌ′から１Ｈ′に変わるとき一時的に貫通
電流が流れ又しまう。
いて、信号レベルを変換するためのレベル変換回路とし
ては、第１図に示すようなものがある。この回路は一例
として、１．５Ｖ系の入力信号ｖ３ｖ糸の信号に変換す
るものである。すなわち、この回路では、入力信号がハ
イレベル（１，５■）であると、ＭＯ８ＦｇＴＱ、がオ
ンされ、かつＭＯａＰＩＴＱａがインバータ１によって
オフされる。そのため、ＭＯａＰＩＴＱａはオンされ、
またＭＯ８ＦＩＴＱ、はオフされる。従って出力信号は
３ｖのハイレベルになる。次に、入力信号がｖｘ９ｖぺ
ｈ（ＯＶ）でｈると、Ｍ ０８ Ｐ Ｅ Ｔ Ｑ ｔが
オフとなり、また、ＭＯ８ＦＦｍＴＱ、がインバータ１
０反転出力によりオンになる。しかしながら、このａ絡
では、次のような望ましくない動作が生じる。すなわち
１Ｍ０８ＦＥＴＱ、はＭＯａＰＩＴＱａのオフと同時に
オンからオフに変わることができないので、一時的では
あるが、ＭＯ８ＦＩＩＴＱ、とＱ４とが同時にオン状ｌ
ＩＫなる。そして、ａ点の電圧がＭＯ８ＦＥＴＱ、とＱ
、のそれぞれのオン抵抗の比によって定まる値に下がっ
たときに１Ｍ０８ＦＥＴＱ、がオフからオンに変わり、
これによう【、ｂ点の電圧が上がりてＭｏ２ Ｐ ｍｌ
Ｔ Ｑ、がオフされて、初めて出力がロクレベル（Ｏ
ｖ）Ｋ下がることＫなる。このように、上記回路では入
力信号の過渡期Ｋ、直列接続のＭ０８ＦＢＴＱｍ −Ｑ
ａが一時的に同時にオンされて、貫通電流が流れてし１
５ｏまた同様ＫＭＯ８Ｆ Ｂ Ｔ Ｑ １− Ｑｔでも
入力信号が１Ｌ′から１Ｈ′に変わるとき一時的に貫通
電流が流れ又しまう。
その結果、回路の消費電力が多くなるという問題点があ
った。
った。
そこでこの発明は、入力信号の過渡期にレベル変換回路
を構成するＭＯＳＦＥＴに貫通電流が流れないようにし
て、消費電力を低減させることを目的とする。
を構成するＭＯＳＦＥＴに貫通電流が流れないようにし
て、消費電力を低減させることを目的とする。
以下図面に基づいてこの尭嘴を説明する。第２図は本発
明に係るレベル変換回路の一実施例を示すもので、回路
は、Ｐチャンネルｆｆ１Ｍ０８ＦＢＴＱ、と、Ｎチ＋ン
ネルｌＪＭＯ８ＦＢＴＱ＊ とかｂなるインバータ回路
２と、このインバータ回路２を駆動するための駆動回路
としてのインバータ３とＫよって構成されている。イン
バータ３は低電圧系の電源電圧、例えば１．５■の電源
電圧によって動作さぜられる。これにｔ１シてインバー
タ回持２は高電圧系の電源電圧、例えば３ｖの電源電圧
によって動作させられる。そして、インバータ回路２を
構成する上記Ｐ−ＭＯ８ＦＥＴＱ、とＮ−ＭＯ８ＦＦｆ
ＴＱ、とは、しきい値電圧が一告としてそれぞれ−１，
５５Ｖと０．４５Ｖになる二うに設定されている。
明に係るレベル変換回路の一実施例を示すもので、回路
は、Ｐチャンネルｆｆ１Ｍ０８ＦＢＴＱ、と、Ｎチ＋ン
ネルｌＪＭＯ８ＦＢＴＱ＊ とかｂなるインバータ回路
２と、このインバータ回路２を駆動するための駆動回路
としてのインバータ３とＫよって構成されている。イン
バータ３は低電圧系の電源電圧、例えば１．５■の電源
電圧によって動作さぜられる。これにｔ１シてインバー
タ回持２は高電圧系の電源電圧、例えば３ｖの電源電圧
によって動作させられる。そして、インバータ回路２を
構成する上記Ｐ−ＭＯ８ＦＥＴＱ、とＮ−ＭＯ８ＦＦｆ
ＴＱ、とは、しきい値電圧が一告としてそれぞれ−１，
５５Ｖと０．４５Ｖになる二うに設定されている。
従って、上記回路では、入力信号ｂｔハイレベル（ｔ、
ＳＶ）であると、インバータ３により反転さｔｔたｏｖ
の電圧がＰ−ＭＯ８ＦＥＴＱＩ とＮ−Ｍ０８Ｆｌｉｌ
ＴＱ、の各ゲートに供給される。そのためＰ−ＭＯ８Ｆ
ｉｉｆＴＱｔはオン、Ｎ−ＭＯ８ＦＥＴＱ、はオフされ
、ハイレベル（３■）の１１号が出力される。また、入
力信号がロウレベル（ＯＶ）であると、インバータ３に
より反転された１、５■の電圧が、各ゲートに供給され
る。これによりて、Ｎ−ＭＯ８ＦＩＴＱ＊はオンとなる
。このときＰ−ＭＯ８Ｆｌ！ＴＱＩ はＬｔいＩ［電圧
が−ｉ、ｓｓｖであるため、ｉ、 ｓ ｖのゲート電圧
ではオフ治ａくなる。その結果、出力端子からはロウレ
ベル（０■）の信号が出力される。
ＳＶ）であると、インバータ３により反転さｔｔたｏｖ
の電圧がＰ−ＭＯ８ＦＥＴＱＩ とＮ−Ｍ０８Ｆｌｉｌ
ＴＱ、の各ゲートに供給される。そのためＰ−ＭＯ８Ｆ
ｉｉｆＴＱｔはオン、Ｎ−ＭＯ８ＦＥＴＱ、はオフされ
、ハイレベル（３■）の１１号が出力される。また、入
力信号がロウレベル（ＯＶ）であると、インバータ３に
より反転された１、５■の電圧が、各ゲートに供給され
る。これによりて、Ｎ−ＭＯ８ＦＩＴＱ＊はオンとなる
。このときＰ−ＭＯ８Ｆｌ！ＴＱＩ はＬｔいＩ［電圧
が−ｉ、ｓｓｖであるため、ｉ、 ｓ ｖのゲート電圧
ではオフ治ａくなる。その結果、出力端子からはロウレ
ベル（０■）の信号が出力される。
つまり、上記インバータ回ｊ１２を構成するＰ−ＭＯ８
ＦＦｆＴＱ、 とＮ−ＭＯ８ＦＨＴＱ、 のＬ’＃い
値電圧ｖｔｈｐおよびｖｔｈｎが同じ値（共に０．４５
■）であるとすると、インバータ回路２０入出力電圧特
性が、第３図の入線のよ５になる。そのため、入力信号
が１．５Ｖ系であると、ハイレベルのときでもＰ−ＭＯ
８ＦＥＴＱ、をオフすることができない。従って、同時
にオン状１ＩｋＣされているＰ−ＭＯ８ＦＥＴＱ、 と
Ｎ−ＭＯ８ＦＥＴＱ、とに貫通電流が流れてしまう。こ
のとき、出力電圧はＭ０８ＦＥＴＱ、、とＱ、のオン抵
抗の比で決まる値（’１ｅｏ）Ｋなる。これに対し、本
１ＩＪ１１例の回路では゛、Ｐ−ＭＯ８ＦＢＴＱ、のし
きい値電圧が、電源電圧Ｖ、ｃ（３Ｖ ）からそのしぎ
い値電圧な引いた値が入力信号の電圧レベル（１，５ｖ
）よりも低くなるよう＜、−ｉ、ｓｓｖ′に設定され工
いる。
ＦＦｆＴＱ、 とＮ−ＭＯ８ＦＨＴＱ、 のＬ’＃い
値電圧ｖｔｈｐおよびｖｔｈｎが同じ値（共に０．４５
■）であるとすると、インバータ回路２０入出力電圧特
性が、第３図の入線のよ５になる。そのため、入力信号
が１．５Ｖ系であると、ハイレベルのときでもＰ−ＭＯ
８ＦＥＴＱ、をオフすることができない。従って、同時
にオン状１ＩｋＣされているＰ−ＭＯ８ＦＥＴＱ、 と
Ｎ−ＭＯ８ＦＥＴＱ、とに貫通電流が流れてしまう。こ
のとき、出力電圧はＭ０８ＦＥＴＱ、、とＱ、のオン抵
抗の比で決まる値（’１ｅｏ）Ｋなる。これに対し、本
１ＩＪ１１例の回路では゛、Ｐ−ＭＯ８ＦＢＴＱ、のし
きい値電圧が、電源電圧Ｖ、ｃ（３Ｖ ）からそのしぎ
い値電圧な引いた値が入力信号の電圧レベル（１，５ｖ
）よりも低くなるよう＜、−ｉ、ｓｓｖ′に設定され工
いる。
そのため、インバータ回路２０入出力電圧特性が第３図
のＢ縁で示す１５になる。従って、Ｐ−Ｍ０８ＦｇＴＱ
ｌは１．５Ｖ系の入力信号Ｐ五によってオフされるよう
Ｋなり、Ｐ−ＭＵＳＦＥＴＱ。
のＢ縁で示す１５になる。従って、Ｐ−Ｍ０８ＦｇＴＱ
ｌは１．５Ｖ系の入力信号Ｐ五によってオフされるよう
Ｋなり、Ｐ−ＭＵＳＦＥＴＱ。
がオフされているときは、Ｎ−ＭＯ８ＦＥＴＱ。
はオンされ、出力電圧はロウレベル（ＯＶ）Ｋ、なるの
である。
である。
このように、上記回路ではＰ −Ｍ ＯＢ Ｆ Ｅ Ｔ
Ｑ ＋のしきい値電圧が入力信号の電圧よりも大きく
設定されているため、低電圧（１，５Ｖ）系の入力信号
をその２倍の高電圧（３ｖ）系の信号に変換することが
できる。しかも、インバータ回路成するＰ−ＭＯ８ＦＦ
ＩＴＱ、 とＮ−ＭＯ８ＦＥＴＱ、とが同時にオン状態
になることはないので。
Ｑ ＋のしきい値電圧が入力信号の電圧よりも大きく
設定されているため、低電圧（１，５Ｖ）系の入力信号
をその２倍の高電圧（３ｖ）系の信号に変換することが
できる。しかも、インバータ回路成するＰ−ＭＯ８ＦＦ
ＩＴＱ、 とＮ−ＭＯ８ＦＥＴＱ、とが同時にオン状態
になることはないので。
貫通電流が流れなくなり、消費電力を減少させることが
できることになる。さらに、７回路を構成するＭＯａＦ
ｌａＴの数も減って回路の占有面積が小さくなり、高集
積化が可能となる。
できることになる。さらに、７回路を構成するＭＯａＦ
ｌａＴの数も減って回路の占有面積が小さくなり、高集
積化が可能となる。
なお、しきい値電圧の異なるＰ−ＭＯａＦｌｉｉＴとＮ
−ＭＯａＦｌｉｉＴは、次のような多結晶シリコンゲー
ト技術を使用することによって同一チップ上ＫＩＦ１Ｋ
ｌｌｌ威できる。すなわち、最近のＭＯ８１Ｏ技術にお
い【は、各ＭＯ８ＦＩＴのソース領域とドレイン領域の
閣のチャンネル形成−Ｊ＃ｌｉｃ表面上にゲート絶縁膜
を介して多結晶シリコン層を化学蒸着法等によっ℃形成
させて、ゲート電極を作ることが行なわれる。この場合
、一般Ｋ、このゲート電極を構成する多結晶シリコン層
に、ｎチャンネル溜Ｍ０８ＦＥＴではｍ蓋不純物を導入
し、重た％ｐチャンネルｇＭＯ８ｒｌＣＴではｐＨ不純
物を導入するととｋよって所定の導電性を与えることが
行なわれる。この場合、４１１に制限されないがＰ−Ｍ
ＯｓＦＲＴ４Ｎ−ＭＯ８ＦＲＴ４ｆｔｔＹｆｉｉｌ−の
しきい値電圧（およそ０．４５Ｖ）を持つととｋなる。
−ＭＯａＦｌｉｉＴは、次のような多結晶シリコンゲー
ト技術を使用することによって同一チップ上ＫＩＦ１Ｋ
ｌｌｌ威できる。すなわち、最近のＭＯ８１Ｏ技術にお
い【は、各ＭＯ８ＦＩＴのソース領域とドレイン領域の
閣のチャンネル形成−Ｊ＃ｌｉｃ表面上にゲート絶縁膜
を介して多結晶シリコン層を化学蒸着法等によっ℃形成
させて、ゲート電極を作ることが行なわれる。この場合
、一般Ｋ、このゲート電極を構成する多結晶シリコン層
に、ｎチャンネル溜Ｍ０８ＦＥＴではｍ蓋不純物を導入
し、重た％ｐチャンネルｇＭＯ８ｒｌＣＴではｐＨ不純
物を導入するととｋよって所定の導電性を与えることが
行なわれる。この場合、４１１に制限されないがＰ−Ｍ
ＯｓＦＲＴ４Ｎ−ＭＯ８ＦＲＴ４ｆｔｔＹｆｉｉｌ−の
しきい値電圧（およそ０．４５Ｖ）を持つととｋなる。
しかしながら、上記Ｐ−ＭＯ８ＦＩＴのゲート電極をｎ
型の多結晶シリコン層とすると、多結晶シリコンのフェ
ルミレベル＃’ｐ！ｉｌとａｌｌで異なるととによって
そのしきい値電圧が仕事関数の違いｋより更１（１，２
ＶＩ１度高くなる。そこで、この発明に係るレベル変換
回路では、インバータ回路２を構成する一部のＰ−ＭＯ
８Ｆ］１）ＴＱ、のゲート電極をｎ−ＭＯ８ＦＢＴＱ＠
のゲート電極と同じｎ１ｉｉの多結晶シリコン層とし、
かつそのｎ厳不純−ａＩｉＬな一部することにより、＝
ｔ、ｓｓｖのしぎい値電圧としたのである。
型の多結晶シリコン層とすると、多結晶シリコンのフェ
ルミレベル＃’ｐ！ｉｌとａｌｌで異なるととによって
そのしきい値電圧が仕事関数の違いｋより更１（１，２
ＶＩ１度高くなる。そこで、この発明に係るレベル変換
回路では、インバータ回路２を構成する一部のＰ−ＭＯ
８Ｆ］１）ＴＱ、のゲート電極をｎ−ＭＯ８ＦＢＴＱ＠
のゲート電極と同じｎ１ｉｉの多結晶シリコン層とし、
かつそのｎ厳不純−ａＩｉＬな一部することにより、＝
ｔ、ｓｓｖのしぎい値電圧としたのである。
具体的には、多結晶シリコンをゲート電極とじ℃使う公
知の０Ｍ０８ＩＯ製造技術によっ℃、上記ｐ−ＭＯ８Ｆ
ＥＴＱ、のゲート電極の一部を、＊４ＥＩＩＣ示すよう
に、ｒｓｍにすることＫより、そのしきい値電圧を高く
することができる。しかも、自己整合技術を用いること
ｋより、現在の製造プロセスに何ら新たなプロセスを加
えることなく図示のような構造のＩＯを作ることができ
る。
知の０Ｍ０８ＩＯ製造技術によっ℃、上記ｐ−ＭＯ８Ｆ
ＥＴＱ、のゲート電極の一部を、＊４ＥＩＩＣ示すよう
に、ｒｓｍにすることＫより、そのしきい値電圧を高く
することができる。しかも、自己整合技術を用いること
ｋより、現在の製造プロセスに何ら新たなプロセスを加
えることなく図示のような構造のＩＯを作ることができ
る。
つｔす、１１４図に示す工０は、単結晶のシリコン半導
体基［１１上に直Ｉｌｐチャンネル型ＭＯ８ＦＩＴが形
成されているとともに、シリコン半導体基板１１に設け
られたｐウェル領域１２上Ｋｎチャンネルｊｌ１ＭＯ８
ＦＩＴが形成されている。それぞれのＭＯ８Ｆｌ（Ｔの
ソース領域及びドレイン領域は、ゲート電極をマスクと
しＣＩ！！用する自己整合技術によって形成される。例
えば、ｐ −ＭＯ８ＦＩＴは自己整合技ｆｒＫよって・
ｐ型ソース懺域１３とｐ麿ドレイン領域１４および絶縁
属１５を介してｐ型ゲート電徳１６がｐ騰不祠書の拡散
により同時に作られる。その後、ｎ−ＭＯ８ＰＩａＴを
形成するときは、既に形成されたｐ−ＭＯ８ＦＩＴを、
そのゲート電極１６の−Ｓ（中央ｉｉ）を除いてシリコ
ン酸化膜でマスクしておく。そして、同じく自己整合技
術によって、ｎｌ！不純物を拡散し、ｎｔｌｌソース領
域１７とａｍｉドレ、イン領域１８および絶縁膜１９を
介してｎａｉｌゲート電極２０が同時に作られる。その
際、マスクされていないｐ−ＭＯ８ＦｇＴのゲート電極
１６の一部Ｋｎｌｌ領域１８ｍが形成される。そのため
、ｐ−Ｍ０８ＦｇＴのしきい値電圧が高くなる。
体基［１１上に直Ｉｌｐチャンネル型ＭＯ８ＦＩＴが形
成されているとともに、シリコン半導体基板１１に設け
られたｐウェル領域１２上Ｋｎチャンネルｊｌ１ＭＯ８
ＦＩＴが形成されている。それぞれのＭＯ８Ｆｌ（Ｔの
ソース領域及びドレイン領域は、ゲート電極をマスクと
しＣＩ！！用する自己整合技術によって形成される。例
えば、ｐ −ＭＯ８ＦＩＴは自己整合技ｆｒＫよって・
ｐ型ソース懺域１３とｐ麿ドレイン領域１４および絶縁
属１５を介してｐ型ゲート電徳１６がｐ騰不祠書の拡散
により同時に作られる。その後、ｎ−ＭＯ８ＰＩａＴを
形成するときは、既に形成されたｐ−ＭＯ８ＦＩＴを、
そのゲート電極１６の−Ｓ（中央ｉｉ）を除いてシリコ
ン酸化膜でマスクしておく。そして、同じく自己整合技
術によって、ｎｌ！不純物を拡散し、ｎｔｌｌソース領
域１７とａｍｉドレ、イン領域１８および絶縁膜１９を
介してｎａｉｌゲート電極２０が同時に作られる。その
際、マスクされていないｐ−ＭＯ８ＦｇＴのゲート電極
１６の一部Ｋｎｌｌ領域１８ｍが形成される。そのため
、ｐ−Ｍ０８ＦｇＴのしきい値電圧が高くなる。
このよ５Ｋして、しきい値電圧の異なるＭＯＳＦＥＴが
、現在のプロセスに例ら新たなプロセスを加えることな
く形成できるのである。
、現在のプロセスに例ら新たなプロセスを加えることな
く形成できるのである。
第１図は従来のレベル変換回路の一例を示す回路図、第
２図は本発明に係るレベル変換回路の一実施例を示す回
路図、第３図はその入出力電圧特性を示すグラフ、第４
図はその回路を含むＭＯ８Ｏ２Ｏ３部の断面図である。 ２・・・インバータ回路、３・・・駆動回路。 イｊ’、ｊ、’」々 第 １ 図 ／ 第 ２ 図 第 ３ 図 第 ４ 図
２図は本発明に係るレベル変換回路の一実施例を示す回
路図、第３図はその入出力電圧特性を示すグラフ、第４
図はその回路を含むＭＯ８Ｏ２Ｏ３部の断面図である。 ２・・・インバータ回路、３・・・駆動回路。 イｊ’、ｊ、’」々 第 １ 図 ／ 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- Ｐチャンネル＠Ｍ０８ＦＥＴとＮチャンネル―Ｍ０８Ｆ
ＢＴとからなるインバータ回路と、このインバータ回路
を駆動するための駆動回路とにより構成され、かつ上記
Ｍ０８ＦＥｔＴの一方のしきい値電圧が、上記インバー
タ回路の電源電圧と上記駆−動回路の電源電圧との差の
値よりも大きくなるよ５に設定されていることを特徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198594A JPS58100541A (ja) | 1981-12-11 | 1981-12-11 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198594A JPS58100541A (ja) | 1981-12-11 | 1981-12-11 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100541A true JPS58100541A (ja) | 1983-06-15 |
Family
ID=16393778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198594A Pending JPS58100541A (ja) | 1981-12-11 | 1981-12-11 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100541A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593212A (en) * | 1984-12-28 | 1986-06-03 | Motorola, Inc. | TTL to CMOS input buffer |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| JPS6477314A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Semiconductor circuit |
-
1981
- 1981-12-11 JP JP56198594A patent/JPS58100541A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593212A (en) * | 1984-12-28 | 1986-06-03 | Motorola, Inc. | TTL to CMOS input buffer |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| JPS6477314A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Semiconductor circuit |
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