JPH1174785A - フェーズ・ロックド・ループ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ディスクプレーヤ等の装置において、何れかの
要因でＰＬＬ回路がアンロック、又は、ＶＣＯが発振し
なくなった場合は、全ての動作が不能となる。 【解決手段】ＰＬＬ制御装置において、内部クロック信
号を発振する内部クロック発振器と、外部同期信号と内
部クロック信号の分周信号とを選択し基準信号を出力す
る第１セレクタと、基準信号と位相比較信号との位相差
信号を出力する位相比較器と、位相差信号に対応する電
圧信号を出力するＬＰＦと、電圧信号に対応する周波数
のクロック信号を出力する電圧制御型可変発信器と、ク
ロック信号を分周して位相比較信号を生成する第１分周
器と、電圧信号としきい値レベルとを比較して電圧レベ
ルが所定の範囲にない場合に位相ロックエラー信号を出
力するロックエラー検出器と、ロックエラー信号に基づ
いてシステムクロック信号をクロック信号から内部クロ
ック信号に切り換える第２セレクタとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録再生装置等を
制御するシステムクロック信号を生成するフェーズ・ロ
ックド・ループ（ＰＬＬ：Phase Locked Loop）回路を
制御するＰＬＬ制御装置に関する。

【０００２】

【従来の技術】図５は、従来の外部同期信号を用いたＰ
ＬＬ回路の概略構成を示す模式図である。図５に示すＰ
ＬＬ回路は、複数の記録再生装置等を同期運転する場合
に、マスターとなる記録再生装置に外部同期信号を基準
クロックとして入力し、外部同期信号に同期したシステ
ムクロック信号を出力する構成である。外部同期信号を
位相比較器１に入力し、位相比較器１では、外部同期信
号と後述する第１分周器４からの位相比較信号との位相
を比較して位相差を検出し、その位相差に対応した位相
差信号を出力する。ロー・パス・フィルタ（ＬＰＦ：Lo
w Pass Filter）２は、位相差信号から高周波成分やノ
イズを取り除いて平滑化し、位相差に相当する電圧信号
を電圧制御型可変発信器（ＶＣＯ：Volt Control Oscil
lator）３に出力する。ＶＣＯ３は、ＬＰＦ２からの電
圧信号の電圧に応じた周波数のシステムクロック信号を
出力する。

【０００３】ＶＣＯ３からのシステムクロック信号は、
第１分周器４にも入力され、第１分周器４により分周さ
れ、位相比較信号として前述した位相比較器１に入力さ
れる。位相比較器１が、外部同期信号とシステムクロッ
ク信号に基づいて生成された位相比較信号との位相差を
比較し、その位相差が０となるようにＶＣＯ３が制御さ
れるため、システムクロック信号は、常に外部同期信号
に同期した周波数の信号となる。

【０００４】図６は、従来の外部同期信号又は内部クロ
ックを用いたＰＬＬ回路の概略構成を示す模式図であ
る。図６に示すＰＬＬ回路は、ディスクプレーヤ、ディ
スクレコーダをシステム動作させるための回路であり、
システムクロック信号を、外部同期信号又は内部クロッ
ク信号を用いて生成するものである。図６に示すＰＬＬ
回路は、図５に示すＰＬＬ回路に内部クロック信号を発
振する内部クロック発振器５と、内部クロック信号を分
周する第２分周器６、位相比較器１に入力する基準信号
を選択する第１セレクタ７を加えた構成である。

【０００５】図６に示すＰＬＬ回路は、システムクロッ
ク信号が同期する基準信号を、外部同期信号に基づいて
生成するか、内部クロック信号に基づいて生成するかを
第１セレクタ７により切り替えて選択するものであり、
ＰＬＬ回路に外部同期信号の入力がない場合、内部クロ
ック発振器５の内部クロック信号を用いてシステムクロ
ック信号を生成する。内部クロック信号と同じ周波数の
システムクロック信号を得る場合、内部クロック信号を
第２分周器６で分周し、その分周信号を第１セレクタ７
で選択して位相比較器１に入力する。そして、前述した
ＰＬＬ回路と同様の動作により、内部クロック信号に同
期したシステムクロック信号を生成する。

【０００６】ここで、第１分周器４と第２分周器６の分
周比を同じ値にした場合、ＶＣＯ３から出力されるシス
テムクロック信号の周波数は、内部クロック信号と同じ
周波数になる。また、第２分周器６の分周比を変更する
と、ＶＣＯ３の発振周波数は、（内部クロック発振周波
数）×（第１分周器の分周比Ａ）／（第２分周器の分周
比Ｂ）となる。つまり、分周比Ａの設定値によりＶＣＯ
３の発振周波数が変化するため、内部クロック信号をシ
ステムクロック信号を生成するクロック信号として用い
た場合、第１分周器４の分周比を変化させることによ
り、システムクロック信号の周波数を変化することがで
きるバリアブル・ピッチ動作が可能となる。

【０００７】また、システムクロック信号は、外部同期
信号の整数倍（Ｎ倍）にするのが一般的であり、第１セ
レクタ７により基準信号を外部同期信号とし、第１分周
器４の分周比Ａを１／Ｎに設定すれば、外部同期信号に
同期するシステムクロック信号をＶＣＯ３から出力する
ことができる。

【０００８】

【発明が解決しようとする課題】しかしながら、システ
ムクロック信号を、外部同期信号又は内部クロック信号
を分周した基準信号から生成するＰＬＬ回路を、ディス
クプレーヤ、ディスクレコーダに用いた場合、ディスク
プレーヤ、ディスクレコーダを内部クロック動作、バリ
アブル・ピッチ動作、外部同期動作等に対応させるため
の全てのシステムクロック信号を、当該ＰＬＬ回路を用
いて生成することになる。したがって、何らかの要因
で、ＰＬＬがアンロック状態の場合、又は、ＶＣＯの異
常発振や発振がなくなった場合は、全ての動作が不能と
なる欠点があった。

【０００９】例えば、ＰＬＬ回路に用いられるアナログ
素子は、周囲温度又は自らの発熱により特性が変化する
ため、ディスクプレーヤ等を高温多湿の環境下で長時間
使用した場合、アナログ素子の特性が変化し、ＰＬＬ回
路自体の特性も変化する。また、アナログ素子が不良で
あったり、素子の破壊等が発生した場合も、バリアブル
・ピッチ動作時の可変範囲等も変化し、ＰＬＬ回路の特
性が変化する。ＰＬＬ回路の特性が変化すると、バリア
ブル・ピッチ動作の可変範囲からはずれ、正常なＰＬＬ
動作をしなくなる。また、異常な周波数の信号に基づい
てＰＬＬ回路が動作した場合、ＶＣＯ３も異常な入力電
圧により異常発振をおこす。

【００１０】本発明は、以上のような課題を解決するも
のであり、ＰＬＬ回路が動作不良等で位相ロックしなく
なった場合、又は、ＶＣＯが正常に発振しなくなった場
合でも、再生装置等のためのシステムクロック信号を発
振することが可能なＰＬＬ制御装置を提供することを目
的としている。

【００１１】

【発明を解決するための手段】本願の請求項１記載の発
明は、ディスクプレーヤ等の装置をシステム動作させる
ためのシステムクロック信号を、基準信号に同期させる
フェーズ・ロックド・ループ回路を制御するフェーズ・
ロックド・ループ制御装置において、一定の周波数の内
部クロック信号を発振する内部クロック発振器と、外部
同期信号と内部クロック信号を分周した分周信号とを選
択し基準信号を出力する第１セレクタと、基準信号と位
相比較信号との位相差を比較し、位相差に応じた位相差
信号を出力する位相比較器と、位相差信号を平滑化し位
相差に対応する電圧信号を出力するロー・パス・フィル
タと、電圧信号の電圧レベルに対応する周波数のクロッ
ク信号を出力する電圧制御型可変発信器と、クロック信
号を分周して位相比較信号を生成する第１分周器と、ロ
ー・パス・フィルタからの電圧信号の電圧レベルと予め
設定されたしきい値レベルとを比較し、電圧レベルが所
定の範囲にない場合に、位相ロックエラーを示すロック
エラー信号を出力するロックエラー検出器と、ロックエ
ラー信号に基づいてシステムクロック信号をクロック信
号から内部クロック信号に切り換える第２セレクタとを
具備しており、ＰＬＬ回路がアンロック状態となった場
合、又は、ＶＣＯが正常に発振しなくなった場合に、内
部クロック信号に基づいてシステムクロック信号を生成
し、出力することができる。

【００１２】

【発明の実施の形態】図１は、本発明のＰＬＬ制御装置
の一実施例の概略構成を示す模式図である。図１におい
て、ＰＬＬ制御装置は、位相比較器１、ロー・パス・フ
ィルタ（ＬＰＦ）２、電圧制御型可変発信回路（ＶＣ
Ｏ）３、第１分周器４、内部クロック発振器５、第２分
周器６、第１セレクタ７、ロックエラー検出器８、第２
セレクタ９を備えている。

【００１３】本実施例のＰＬＬ制御装置は、システムク
ロック信号を同期させる基準信号と後述する位相比較信
号とを位相比較し、位相差信号を出力する位相比較器
１、位相比較器１からの位相差信号から高周波成分やノ
イズを取り除いて平滑化し、低周波成分に相当する電圧
信号を出力するＬＰＦ２、ＬＰＦ２からの電圧信号に基
づく周波数の信号を発信するＶＣＯ３、ＶＣＯ３からの
クロック信号を分周する第１分周器４で構成さるＰＬＬ
回路１０を備えている。

【００１４】また、本実施例のＰＬＬ制御装置は、内部
クロック信号を発振する内部クロック発振器５と、内部
クロック信号を分周する第２分周器６、内部クロック信
号と外部同期信号とを切り換え基準信号を選択する第１
セレクタ７、ＰＬＬ回路１０のＬＰＦ２の電圧信号から
基準信号に対して位相がロックされているかを検出し、
位相がロックされていない場合に位相ロックエラーと判
断し、ロックエラー信号を出力するロックエラー検出器
８、ロックエラー検出器８からのロックエラー信号に基
づいて、位相ロックされていない場合にシステムクロッ
ク信号を内部クロック信号に切り換えて出力する第２セ
レクタ９とを備えている。

【００１５】図１に示すＰＬＬ制御装置の動作について
説明する。通常、複数の記録再生装置等を同期運転する
場合、マスターとなる記録再生装置の外部同期信号をＰ
ＬＬ制御装置に入力する。そのため、第１セレクタ７
は、通常、外部同期信号を選択している。また、外部同
期信号の接続ケーブルを外す等により外部同期信号の入
力がなった場合、第１セレクタ７は、内部クロック発振
器５から出力される一定の周波数の内部クロック信号を
第２分周器６により分周した分周信号に切り換え、分周
信号を基準信号として出力する。第１セレクタ７は、Ｐ
ＬＬ制御装置の外部のコントローラ（図示せず）からの
制御信号に基づいて、基準信号の切り換えが制御されて
いる。

【００１６】第１セレクタ７からの基準信号は、位相比
較器１に入力する。位相比較器１は、基準信号と位相比
較信号の位相比較を行い、比較結果に応じた位相差信号
を出力する。ＬＰＦにより位相差信号の低周波成分のみ
が通過し、電圧信号としてＶＣＯ３及びロックエラー検
出器８に出力される。

【００１７】ＶＣＯ３は、入力された電圧信号に基づい
て、その電圧レベルに応じた周波数をクロック信号とし
て出力する。このクロック信号は、第２セレクタ９に入
力されると共に、第１分周器４にも入力される。第１分
周器４では、クロック信号を分周して位相比較信号を生
成し、位相比較器１に出力する。

【００１８】このようにＰＬＬ回路１０においては、Ｐ
ＬＬ回路１０に入力する基準信号と、ＶＣＯ３から出力
されるクロック信号を第１分周器４で分周した位相比較
信号とを常に位相比較し、その位相差に応じてＶＣＯ３
に入力する電圧を制御している。ＶＣＯ３は、その電圧
に応じてクロック信号の周波数を変化させるため、クロ
ック信号は、基準信号に同期したものとなる。

【００１９】ＰＬＬ回路１０のおいて位相ロックする周
波数は、 （内部クロック発振周波数）×（分周値Ｂ）／（分周値Ａ） ・・・（１） で求められる。例えば、内部クロック発振器５から出力
される内部クロック信号の発振周波数をαとし、第２分
周器６の分周比Ｂの設定値を１０００に固定し、第１分
周器４の分周比Ａの設定値を１０９９とすれば、ＰＬＬ
回路１０の発振周波数は、 α×１０９９／１０００＝１．０９９α ・・・（２） となり、内部クロック信号の発信周波数αより、９．９
％増加したクロックで発振する。

【００２０】また、第２分周器６の分周比Ｂの設定値を
１０００に固定し、第１分周器４の分周比Ａの設定値を
９０１とすれば、ＰＬＬ回路１０の発振周波数は、 α×９０１／１０００＝０．９０１α ・・・（３） となり、内部クロック信号の発信周波数αより９．９％
減少したクロックで発振する。このように、第１分周器
４の分周比Ａの設定値を変化させることにより、ＶＣＯ
３の発振周波数を変化させることができ、バリアブルピ
ッチコントロール用のシステムクロック信号を得ること
ができる。

【００２１】このＰＬＬ回路１０において、基準信号に
システムクロック信号（クロック信号）が位相ロックし
なくなった場合について説明する。図２は、本発明のＰ
ＬＬ制御装置におけるロックエラー検出器を説明するた
めの模式図である。（ａ）は概略構成を示し、（ｂ）は
ＯＲ回路の真理値表を示す。ロックエラー検出器８は、
図１に示すように、ＰＬＬ回路１０のＬＰＦ２によりノ
イズ成分が除去された位相差信号の低周波数成分である
電圧信号の電圧レベルを常に検出している。ロックエラ
ー検出器８は、図２（ａ）に示すように、第１のしきい
値レベルを比較判断する第１コンパレータ１１と、第２
しきい値レベルを比較判断する第２コンパレータ１２
と、第１コンパレータ１１と第２コンパレータ１２から
の出力を比較し、その結果を出力する排他的論理回路
（ＯＲ回路）１３により構成されている。

【００２２】第１コンパレータ１１及び第２コンパレー
タ１２には、共にＬＰＦ２を通過後の電圧信号が入力さ
れる。それぞれのコンパレータは、それぞれのしきい値
レベルと入力した電圧信号の電圧レベルとを比較し、そ
の比較結果を出力する。つまり、第１コンパレータ１１
は、第１しきい値レベルに対し、電圧信号の電圧レベル
が高い場合はＨレベル、また、低い場合はＬレベルの信
号を出力する。また、第２コンパレータ１２も、第２し
きい値レベルに対し、電圧信号の電圧レベルが高い場合
はＨレベル、また、低い場合はＬレベルの信号を出力す
る。これらの第１コンパレータ１１及び第２コンパレー
タ１２の信号は、ＯＲ回路１３に入力される。

【００２３】ＯＲ回路１３は、図２（ｂ）に示すよう
に、第１コンパレータ１１からの信号がＨレベルであ
り、第２コンパレータ１２からの信号がＬレベルの場
合、又は、第１コンパレータ１１からの信号がＬレベル
であり、第２コンパレータ１２からの信号がＨレベルの
場合、電圧信号の電圧レベルが第１しきい値及び第２し
きい値で決定されたロック範囲であると判断し、Ｈレベ
ルのロックエラー信号を出力する。しかし、第１コンパ
レータ１１及び第２コンパレータ１２からの信号が、共
にＨレベル又はＬレベルの場合は、電圧信号の電圧レベ
ルがアンロック範囲であると判断し、Ｌレベルのロック
エラー信号を出力する。

【００２４】そして、図１に示す第２セレクタ９は、前
述したロックエラー検出器８からのロックエラー信号に
基づいて、システムクロック信号として出力する信号を
切り換え選択する。つまり、ロックエラー信号がＨレベ
ルの場合、電圧信号がＶＣＯのロック範囲であると判断
し、クロック信号をシステムクロック信号として出力す
る。また、ロックエラー信号がＬレベルの場合、電圧信
号がアンロック範囲であると判断し、内部クロック信号
をシステムクロック信号として出力する。

【００２５】ＰＬＬ回路１０のロック状態及びアンロッ
ク状態について、具体的に説明する。図３は、ＶＣＯの
入力電圧とＶＣＯの発振周波数との特性を示す模式図て
ある。図４は、ＰＬＬ回路のロック状態とアンロック状
態を説明するための模式図である。図３に示すように、
ＶＣＯ３の入力電圧に対するＶＣＯ３の発信周波数の特
性は、ほぼ比例関係にあり、システムクロック信号の中
心周波数がαである場合、ＶＣＯ３の入力電圧２．５Ｖ
でロックする。システムクロック信号をバリアブル・ピ
ッチ動作させるため、発振周波数は、α±９．９％の範
囲で変化する。このとき、ＶＣＯ３の入力電圧は、ｃ〜
ｄまでの範囲で変化する。つまり、図３に示す特性を有
するＰＬＬ回路１０は、ＶＣＯ３の入力電圧がｃ〜ｄま
での範囲で、α±９．９％変化する。

【００２６】また、ＬＰＦ２の通過後の電圧信号、すな
わち、ＶＣＯ３の入力電圧が、例えば、最大電圧（５
Ｖ）又は最小電圧（０Ｖ）であり、バリアブル・ピッチ
動作における入力電圧可変範囲がｃ（Ｖ）〜ｄ（Ｖ）の
場合、この電圧信号を用いてＶＣＯ３が異常発振してい
るか、又は、アンロック状態であるかの検出を行うた
め、第１コンパレータ１１の第１しきい値レベルを、０
（Ｖ）〜ｃ（Ｖ）の範囲内にあるｅ（Ｖ）に設定し、ま
た、第２コンパレータ１２の第２しきい値レベルを、ｄ
（Ｖ）〜５（Ｖ）の範囲内にあるｆ（Ｖ）に設定する。

【００２７】第１しきい値レベルｅを第１コンパレータ
１１で識別し、第２しきい値レベルｆを第２コンパレー
タ１２にて識別する。第１コンパレータ１１及び第２コ
ンパレータ１２には、共にＬＰＦ２通過後の電圧信号が
入力し、それぞれのコンパレータの比較結果がＯＲ回路
１３に入力する。ＯＲ回路１３は、ＶＣＯ３の入力電圧
ｃ〜ｄまでのα±９．９％可変範囲にある場合と、ＶＣ
Ｏ３の入力電圧ｅ〜ｆのロック範囲を外れて、ＶＣＯ３
の入力電圧が０（Ｖ）又は５（Ｖ）のアンロック範囲で
ある場合とを検出する。

【００３０】図４において、ＶＣＯ３の入力電圧が２．
５Ｖでロックしている区間ｇは、内部クロック信号とＶ
ＣＯから出力されるクロック信号が同期し、クロック信
号の発振周波数と内部クロック信号の発振周波数は等し
くなっている。区間ｈは、バリアブルピッチコントロー
ルのピッチアップ動作のため、ＶＣＯ３の入力電圧を上
昇させ、ＶＣＯの発振周波数（システムクロック信号周
波数）を増加させている。区間ｉは、バリアブルピッチ
コントロールのピッチを最大にし、ＶＣＯ３がロックし
た電圧ｄレベルを示す。区間ｊは、電圧信号の電圧レベ
ルを降下させ、バリアブルピッチコントロールのピッチ
ダウン動作の場合である。区間ｋは、バリアブルピッチ
コントロールのピッチを最小にし、ＶＣＯ３がロックし
た電圧ｃレベルを示す。

【００３１】図４における区間ｇ、区間ｈ、区間ｉ、区
間ｊ、区間ｋは、全てＰＬＬ回路１０がロック状態の区
間である。区間ｌ及び区間ｍは、ＰＬＬ回路１０がアン
ロック状態となった場合の区間を示している。そこで、
アンロック状態となるしきい値レベルをｅとｆとし、ア
ンロック状態を前述したロックエラー検出器８で検出す
る。この検出結果において、第２セレクタ９の切り換え
を制御するロックエラー信号は、ＰＬＬ回路１０がロッ
クしている状態では、Ｈレベル、アンロック状態ではＬ
レベルとなる。したがって、ロックエラー信号に基づい
て第２セレクタ９の切り換えを制御することにより、Ｐ
ＬＬ回路１０がアンロック状態となった場合、システム
クロック信号を、ＶＣＯ３から発振するクロック信号か
ら内部クロック信号に切り換るため、ディスクプレーヤ
等のシステムクロックの異常発振による動作停止等を防
止することができる。

【００３２】

【発明の効果】本発明によれば、ＰＬＬ回路の動作不良
等により位相がロックしなくなった場合でも、再生装置
等のためのシステムクロック信号を発振することができ
る。

【図面の簡単な説明】

【図１】本発明のＰＬＬ制御装置の概略構成を示す模式
図である。

【図２】本発明のＰＬＬ制御装置におけるロックエラー
検出器を説明するための模式図である。（ａ）は概略構
成を示し、（ｂ）はＯＲ回路の真理値表を示す。

【図３】ＶＣＯの入力電圧とＶＣＯの発振周波数との特
性を示す模式図てある。

【図４】ＰＬＬ回路のロック状態とアンロック状態を説
明するための模式図である。

【図５】従来の外部同期信号を用いたＰＬＬ回路の概略
構成を示す模式図である。

【図６】従来の外部同期信号又は内部クロックを用いた
ＰＬＬ回路の概略構成を示す模式図である。

【符号の説明】

１・・位相比較器、２・・ＬＰＦ、３・・ＶＣＯ、４・
・第１分周器、５・・内部クロック発振器、６・・第２
分周器、７・・第１セレクタ、８・・ロックエラー検出
器、９・・第２セレクタ、１０・・ＰＬＬ回路、１１・
・第１コンパレータ、１２・・第２コンパレータ、１３
・・ＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】システムクロック信号を基準信号に同期さ
   せるフェーズ・ロックド・ループ回路を制御するフェー
   ズ・ロックド・ループ制御装置において、一定の周波数
   の内部クロック信号を発振する内部クロック発振器と、
   外部同期信号と前記内部クロック信号を分周した分周信
   号とを選択し基準信号を出力する第１セレクタと、前記
   基準信号と位相比較信号との位相差を比較し位相差に応
   じた位相差信号を出力する位相比較器と、前記位相差信
   号を平滑化して位相差に対応する電圧信号を出力するロ
   ー・パス・フィルタと、前記電圧信号の電圧レベルに対
   応する周波数のクロック信号を出力する電圧制御型可変
   発信器と、前記クロック信号を分周して前記位相比較信
   号を生成する第１分周器と、前記電圧信号の電圧レベル
   と予め設定されたしきい値レベルとを比較し前記電圧レ
   ベルが所定の範囲にない場合に位相ロックエラーを示す
   ロックエラー信号を出力するロックエラー検出器と、前
   記ロックエラー信号に基づいてシステムクロック信号を
   前記クロック信号から前記内部クロック信号に切り換え
   る第２セレクタとを具備することを特徴とするフェーズ
   ・ロックド・ループ制御装置。