JPH118551A - ラッチミス検出回路とｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧制御発振器の発振周波数が異常に上昇し
たとき、論理回路で生じるラッチミスを確実に検出し、
ＰＬＬ回路がデッドロック状態や疑似ロック状態になら
ないようにすること。 【解決手段】 ラッチミスが生じると動作が停止する分
周器を有し、その出力を観測するラッチミス検出回路１
０を備えて、ラッチミスが検出されると電圧制御発振器
８の制御電圧を強制的に変化させて発振周波数を低下さ
せるようにＰＬＬ回路を初期化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速のクロック信
号で動作する論理回路のラッチミス検出回路に関し、発
振器の周波数と位相が入力信号の周波数と位相に同期す
るように、入力信号と発振器の位相差をフィードバック
制御するＰＬＬ（Phase Locked Loop）回路に関するも
のである。

【０００２】

【従来の技術】近年、半導体プロセス技術の進展によ
り、ディジタル回路とアナログ回路が混在したＬＳＩが
実用化されている。チャージポンプや電圧制御発振器な
どのアナログ回路を含むＰＬＬ回路も例外ではなく、Ｐ
ＬＬ回路の出力信号をクロックとして動作するディジタ
ル回路と共にワンチップ化されている。一般的な構成の
ＰＬＬ回路を図３に示す。電圧制御発振器８からの発振
出力ｆｖｃｏを分周器９で１／Ｍに分周し、分周出力信
号ｆｐを得る。入力信号ｆｉｎと分周出力信号ｆｐを位
相比較器５で位相比較する。この位相比較出力に応じて
チャージポンプ６はローパスフィルタ（ＬＰＦ）７に対
して電荷をチャージ、またはディスチャージする。ロー
パスフィルタ７は電荷のチャージ／ディスチャージを平
滑化して直流電圧Ｖｃｎｔを出力する。電圧制御発振器
８は制御電圧Ｖｃｎｔに応じた周波数の発振出力ｆｖｃ
ｏを出力する。このように閉ループ回路を構成すること
により、入力信号ｆｉｎに分周出力ｆｐを同期させるこ
とができる。

【０００３】分周器９にはトグル・フリップフロップ
（Ｔ−ＦＦ）やフリップフロップを複数個使ったカウン
タ回路が用いられる。例として、図４にＤフリップフロ
ップを用いた２分周回路を示す。反転出力ＮＱを入力Ｄ
に帰還させることにより、クロック入力ｆｖｃｏの立ち
上がりエッジのたびに出力Ｑ、ＮＱは反転する。また、
図５はフリップフロップを２個使った、いわゆるジョン
ソンカウンタで、４分周回路として動作する。

【０００４】

【発明が解決しようとする課題】電圧制御発振器８の制
御電圧Ｖｃｎｔ対発振出力ｆｖｃｏ特性は、環境温度条
件、電源電圧条件、個体差などによりばらつきを有す
る。微細加工が進んだＬＳＩプロセス上で実現される電
圧制御発振器においては、個別部品で構成する場合より
このばらつき範囲を大きく見る必要がある。このばらつ
き範囲により電圧制御発振器８の最大発振周波数が分周
器９を構成するフリップフロップの安定動作周波数の上
限を越えてしまう場合がある。通常、ＰＬＬ回路がロッ
ク状態にある場合はこのようなことはないが、電源投入
時や外部からノイズが飛び込んだときはローパスフィル
タ７の出力Ｖｃｎｔが上昇もしくは低下し、この結果発
振周波数が異常に上昇してしまう恐れが大きい。

【０００５】電圧制御発振器８の発振周波数が、フリッ
プフロップの安定動作周波数を越えると、いわゆるラッ
チミスが生じて、発振出力ｆｖｃｏの立ち上がりエッジ
毎にフリップフロップの出力が更新されなくなる。図４
に示したトグル・フリップフロップでラッチミスが生じ
たときは出力は更新されないが、再び正しくラッチでき
たときには出力の更新が再開される。図５に示したジョ
ンソンカウンタにおいても、ラッチミスが生じたときは
ふたつのフリップフロップの論理レベルは更新されない
が、再び正しくラッチできると出力の更新が再開され
る。

【０００６】つまり、ラッチミスが起きたり起きなかっ
たりする不安定領域では分周器９の出力ｆｐは正常に分
周されたときの出力周波数より低くなってしまう。こう
なるとＰＬＬ回路としては誤った周波数に同期してしま
う疑似ロック状態になるか、発振周波数が上限に張り付
いたままのデッドロックという状態になってしまう。

【０００７】このようにばらつき範囲の広い電圧制御発
振器を用いてＰＬＬ回路を構成する場合、疑似ロックを
起こしたり、デッドロックが生じるという問題を有して
いた。

【０００８】水晶発振器から得られる基準周波数信号か
らＰＬＬ回路を用いて任意の分周出力または逓倍出力を
得る、いわゆる周波数シンセサイザにおいては、位相比
較器の出力である位相誤差をモニタしてアンロック状態
を検出し、アンロック状態が継続するようならデッドロ
ック状態と判定するような手法が提案されている。例え
ば、特開昭６３−２６０３２０号公報、特開昭６３−２
６０３２１号公報を参照。

【０００９】しかしながら、入力信号の周波数が変動
し、さらにジッタを有するような場合には、瞬時的には
大きな位相誤差を持ちながらロックしているため、アン
ロック状態のみを正確に検出することは困難であり、こ
のような手法を適用することはできない。

【００１０】本発明はかかる問題点に鑑み、分周器を構
成するフリップフロップの動作が不安定になったことを
検出するラッチミス検出回路と、ラッチミス検出回路の
判定結果に基づいて、自動的にループを初期化するＰＬ
Ｌ回路を提供することを目的としている。

【００１１】

【課題を解決するための手段】本発明のラッチミス検出
回路は、分周器の出力がふたつの論理レベルを繰り返し
ているか一定レベルに固定しているかを判別する判別回
路を備えたラッチミス検出回路であり、本発明のＰＬＬ
回路は、ラッチミス検出回路の出力に基づいて分周器が
不安定動作状態にあると判断し、ローパスフィルタの出
力電圧を強制的に変化させて発振周波数を下げるように
チャージポンプを制御する初期化制御回路を備えたＰＬ
Ｌ回路である。

【００１２】

【発明の実施の形態】本発明のラッチミス検出回路は、
動作が不安定になると分周動作を停止するようにした分
周回路と、分周回路の出力が変化し続けているか固定し
ているかを判別する判別回路を備えたもので、分周回路
出力の論理レベルが変化しなくなったことをもって、ラ
ッチミスが生じたと判定するものである。

【００１３】上記分周回路は、初期化時に１、又は０の
論理レベルに設定される第１のフリップフロップと、第
１のフリップフロップと共通のクロックで動作し初期化
時に第１のフリップフロップとは排他的な論理レベルに
設定される第２のフリップフロップとを備え、第１のフ
リップフロップの出力が第２のフリップフロップの入力
に接続され、第２のフリップフロップの出力が第１のフ
リップフロップの入力に帰還されるように構成されてい
る。

【００１４】上記分周回路において、フリップフロップ
のクロック信号の周波数が異常に高くなって、一度でも
フリップフロップがラッチミスを起こすと、ふたつのフ
リップフロップの論理レベルが固定されてしまい、分周
動作を停止する。

【００１５】ふたつのフリップフロップが同時にラッチ
ミスを起こすと動作は停止しないが、不安定な動作領域
においてふたつのフリップフロップが常に同時にラッチ
ミスを起こすとは考えられないから、上記の構成で十分
に不安定動作を検出できる。

【００１６】また、本発明のＰＬＬ回路は、上記ラッチ
ミス検出回路と初期化制御回路とを備え、電圧制御発振
器の発振出力をラッチミス検出回路の動作クロックとし
て入力し、ラッチミス検出回路がフリップフロップのラ
ッチミスを検出すると発振周波数が異常に上昇している
と判断して、初期化制御回路がローパスフィルタの出力
電圧を強制的に変化させるようにチャージポンプを制御
するように構成したものである。

【００１７】電圧制御発振器の発振出力が上昇してフリ
ップフロップがラッチミスを起こしたことをラッチミス
検出回路が検出すると、分周器の動作が不安定になって
いると判断する。初期化制御回路は発振周波数を下げる
ように制御するため疑似ロックやデッドロックが生じる
ことはない。

【００１８】

【実施例】以下、本発明のラッチミス検出回路の一実施
例について、図面を参照しながら説明する。図１は本発
明のラッチミス検出回路の一実施例のブロック図であ
る。図１において、１と２はフリップフロップで、初期
化信号ＲＥＳＥＴで排他的な論理レベルに初期化され
る。ここではフリップフロップ１が論理レベル１に、フ
リップフロップ２が論理レベル０に初期化されるが、フ
リップフロップ１が論理レベル０に、フリップフロップ
２が論理レベル１に初期化されるようにしてもよい。３
は分周器でフリップフロップ２の出力信号を１／Ｎに分
周している。４は周期測定器で分周器３の出力信号の周
期を測定し、所定値より長い周期になれば、検出フラグ
ＤＥＴを出力する。

【００１９】フリップフロップ１、２は共通の動作クロ
ックｆｖｃｏで動作していて、動作クロックｆｖｃｏの
立ち上がりエッジで入力をラッチして出力する。フリッ
プフロップ１のＱ出力はフリップフロップ２のＤ入力に
接続され、さらにフリップフロップ２のＱ出力はフリッ
プフロップ１のＤ入力に接続されていて、閉ループを構
成している。

【００２０】フリップフロップ１、２は排他的な論理レ
ベルに初期化されるから、その出力は動作クロックｆｖ
ｃｏの立ち上がりエッジに同期して反転を繰り返す。つ
まり、フリップフロップ１、２の出力は動作クロックｆ
ｖｃｏの２倍の周期で反転を繰り返すことになり、２分
周回路を形成していることになる。

【００２１】動作クロックｆｖｃｏの周波数がフリップ
フロップの安定動作領域にある時は上記のような２分周
動作を行う。動作クロックｆｖｃｏの周波数が上昇し、
フリップフロップの動作が不安定になると、いわゆるラ
ッチミスが生じ、フリップフロップの出力論理レベルが
更新されなくなる。

【００２２】フリップフロップ１、２のどちらか一方に
ラッチミスが生じると、その瞬間にフリップフロップ
１、２のＱ出力は同一論理レベルとなり、２分周器とし
ての動作は停止する。フリップフロップ１、２に同時に
ラッチミスが生じるとＱ出力が排他的であるという関係
は維持されるが、このような動作不安定領域において、
ふたつのフリップフロップが常に同時にラッチミスを起
こすことはあり得ず、ラッチミスが生じれば確実に分周
動作は停止する。

【００２３】フリップフロップ２のＱ出力は分周器３で
１／Ｎ（Ｎは任意の整数）に分周される。分周器３に入
力される信号はフリップフロップ１、２で既に２分周さ
れたものであるから、ここでラッチミスが起きる心配は
ない。分周器３の出力信号の周期は動作クロックｆｖｃ
ｏの２Ｎ倍となる。分周比Ｎは周期測定器４において、
分周器３の出力信号の周期を固定クロックｆｘｔｌで計
測できる値に選ぶ。フリップフロップ１、２でラッチミ
スが生じて２分周器としての動作が停止すると分周器３
の出力も停止し、論理レベルは固定される。

【００２４】周期測定器４ではその入力信号の周期が、
所定値より長くなると検出フラグＤＥＴを出力する。こ
の所定値は動作クロックｆｖｃｏの可変範囲の最低値で
決まる分周器３の出力信号周期の範囲より長い値に設定
しておく。

【００２５】フリップフロップ１、２でラッチミスが生
じ、その結果として分周器３の出力が停止すると周期測
定器４は入力信号の周期が所定値より長くなったとし
て、検出フラグＤＥＴを出力する。

【００２６】例えば、正常動作として想定されるｆｖｃ
ｏの範囲が１０〜８０ＭＨｚ、固定クロックｆｘｔｌが
１０ＭＨｚとする。ｆｖｃｏが８０ＭＨｚのとき分周器
３の出力の周期を１０ＭＨｚのｆｘｔｌで計測できれば
よい。すなわち、８０ＭＨｚ÷２Ｎ＞１０ＭＨｚとなる
ようにＮの値を選べばよく、Ｎ＞４である。Ｎ＝８と設
定すれば、分周器３の出力は０．６２５〜５ＭＨｚとな
る。これを１０ＭＨｚのｆｘｔｌで周期計測すると計測
値は２〜１６カウントとなる。よって、１６カウントを
越える計測値となったときにフリップフロップ１、２で
ラッチミスが生じたと判定する。

【００２７】続いて本発明のＰＬＬ回路の一実施例につ
いて図面を参照しながら説明する。図２は本発明のＰＬ
Ｌ回路の一実施例のブロック図である。図２において、
５はふたつの入力信号ｆｉｎとｆｐの位相誤差を出力す
る位相比較器、６は電荷をチャージまたはディスチャー
ジするチャージポンプ、７は電荷のチャージ・ディスチ
ャージを平滑化して直流電圧Ｖｃｎｔを出力するローパ
スフィルタ（ＬＰＦ）、８は直流電圧Ｖｃｎｔに応じた
周波数の発振出力ｆｖｃｏを出力する電圧制御発振器、
９は発振出力ｆｖｃｏを１／Ｍ（Ｍは任意の整数）に分
周する分周器、１０は発振出力ｆｖｃｏの上昇によりフ
リップフロップにラッチミスが生じると検出フラグＤＥ
Ｔを出力するラッチミス検出回路、１１は電圧制御発振
器８の発振周波数を強制的に下げるようにチャージポン
プ６をコントロールする初期化制御回路である。

【００２８】通常は、電圧制御発振器８の発振出力ｆｖ
ｃｏを分周した信号をｆｐと入力信号ｆｉｎの位相誤差
を位相比較器５でもとめ、この位相誤差に応じて、チャ
ージポンプ６はローパスフィルタ７に対して電荷をチャ
ージまたはディスチャージする。電荷のチャージ・ディ
スチャージはローパスフィルタ７で平滑化され、出力電
圧Ｖｃｎｔに応じて電圧制御発振器８は発振周波数を変
化させる。このような閉ループを構成することにより、
入力信号ｆｉｎに分周出力ｆｐを同期させることができ
る。

【００２９】電源投入時や外部からノイズが飛び込んだ
ときは、ローパスフィルタ７の出力電圧Ｖｃｎｔが電圧
制御発振器８の通常の制御電圧範囲を越えてしまうこと
がある。発振周波数が上昇する方向に制御電圧範囲を超
えてしまうと、分周器９が安定して動作する周波数範囲
を越えてしまう。このような周波数領域ではラッチミス
検出回路１０内のフリップフロップの動作も不安定にな
り、ラッチミス検出回路１０は検出フラグＤＥＴを出力
する。

【００３０】フリップフロップの動作が不安定な状態
は、制御電圧Ｖｃｎｔを通常の制御範囲に強制的に変化
させて、電圧制御発振器８の発振周波数を低下させるこ
とで解消される。検出フラグＤＥＴが入力されると初期
化制御回路１１は、電圧制御発振器８の発振周波数を下
げる方向になるようにチャージポンプ６に対して強制的
に電荷をチャージまたはディスチャージするように指示
する。電圧制御発振器８が正の利得特性（制御電圧上昇
に対して発振周波数も上昇）を持つ場合はディスチャー
ジ、負の利得を持つ場合にはチャージを行う。

【００３１】さらにラッチミス検出回路１０の初期化を
行う。図１に示したフリップフロップ１、２を排他的な
論理レベルに設定して、再び２分周回路として動作させ
ると共に、検出フラグＤＥＴをクリアして、ラッチミス
検出待ち状態にする。

【００３２】初期化動作が終了すると、電圧制御発振器
８の発振周波数は強制的に低下させられ、再び入力信号
ｆｉｎに同期した分周出力ｆｐが得られるように閉ルー
プ動作を行う。

【００３３】なお、本実施例ではラッチミス検出回路１
０内の分周器（図１におけるフリップフロップ１、２お
よび分周器３）とは別に分周器９を備えるように説明し
たが、ラッチミス検出回路１０内の分周器を分周器９と
兼用、あるいはラッチミス検出回路１０内の分周器の出
力をさらに分周するような構成をとっても良い。

【００３４】

【発明の効果】以上のように本発明のラッチミス検出回
路によれば、動作周波数の上昇による論理回路のラッチ
ミスを確実に検出できるので、実用上非常に有効であ
る。また本発明のＰＬＬ回路によれば、電源投入時やノ
イズ印加時のデッドロックや疑似ロックを検出して自動
的にループを初期化することにより、デッドロックや疑
似ロックから復帰することができ、実用上非常に有効で
ある。

【図面の簡単な説明】

【図１】本発明の一実施例によるラッチミス検出回路の
構成を示すブロック図

【図２】本発明の一実施例によるＰＬＬ回路の構成を示
すブロック図

【図３】従来のＰＬＬ回路の構成を示すブロック図

【図４】トグル・フリップフロップによる分周器の構成
例を示す回路図

【図５】ジョンソンカウンタによる分周器の構成例を示
す回路図

【符号の説明】

１、２ フリップフロップ ３ 分周器 ４ 周期測定器 ５ 位相比較器 ６ チャージポンプ ７ ローパスフィルタ ８ 電圧制御発振器 ９ 分周器 １０ ラッチミス検出回路 １１ 初期化制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 初期化時に１、又は０の論理レベルに設
   定される第１のフリップフロップと、前記第１のフリッ
   プフロップと共通の入力クロックで動作し初期化時に前
   記第１のフリップフロップとは排他的な論理レベルに設
   定される第２のフリップフロップとを備え、前記第１の
   フリップフロップの出力が前記第２のフリップフロップ
   の入力に接続され、前記第２のフリップフロップの出力
   が前記第２のフリップフロップの入力に帰還されるよう
   に構成した分周回路と、 前記分周回路の出力がふたつの論理レベルを繰り返して
   いるか一定レベルに固定しているかを判別する判別回路
   とを備えたラッチミス検出回路。
2. 【請求項２】 電圧制御発振器と、前記電圧制御発振器
   の発振出力を分周する分周器と、入力信号と前記分周器
   の出力信号の位相差を比較する位相比較器と、前記位相
   比較器の出力を入力とするチャージポンプと、前記チャ
   ージポンプの出力を平滑し前記電圧制御発振器の制御電
   圧を出力するローパスフィルタとからなるＰＬＬ回路で
   あって、 前記電圧制御発振器の発振出力を入力クロックとする請
   求項１記載のラッチミス検出回路と、 前記ラッチミス検出回路の出力がラッチミスが生じたこ
   とを示したときに前記ローパスフィルタの出力電圧を強
   制的に変化させるように前記チャージポンプを制御する
   初期化制御回路とを備えたＰＬＬ回路。