JPH1174149A

JPH1174149A - 積層型コンデンサおよびコンデンサ

Info

Publication number: JPH1174149A
Application number: JP9233133A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主; Shiyouken Nagakari; 尚謙永仮
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 1999-03-16
Anticipated expiration: 2017-08-28
Also published as: JP3500277B2

Abstract

(57)【要約】【課題】実装が容易でかつ積層化が容易な低インダクタ
ンス構造を有する積層型コンデンサを提供する。【解決手段】誘電体層１と、一対の電極層２、３とを交
互に積層してなり、電極層２、３が下側から交互に第１
電極層２または第２電極層３とされた第１容量部Ａと、
電極層２、３が下側から交互に第２電極層３または第１
電極層２とされた第２容量部Ｂとを並設するとともに、
第１容量部Ａと第２容量部Ｂの第１電極層２同士および
第２電極層３同士を、誘電体層１に積層方向に形成され
た導体５によりそれぞれ接続してなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積層型コンデンサお
よびコンデンサに関し、例えば、高速動作する電気回路
に配設され、高周波ノイズのバイパス用、もしくは電源
電圧の変動防止用に供される、大容量、低インダクタン
スの積層型コンデンサおよびコンデンサに関するもので
ある。

【０００２】

【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから７５ＭＨｚと高速化
が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。
このため、動作周波数が高くなるにつれ、素子の持つイ
ンダクタンスが供給すべき過渡電流を制限し、ロジック
回路側の電源電圧の瞬時低下、または新たな電圧ノイズ
を発生させる。結果として、ロジック回路上のエラーを
引き起こす。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】インダクタンスを減少させる方法は３つあ
る。第１は電流経路の長さを最小にする方法、第２は電
流経路をループ構造としループ断面積を最小にする方
法、第３は電流経路をｎ個に分配して実効的なインダク
タンスを１／ｎにする方法である。

【００１１】第１の方法は、単位面積あたりの容量を増
加させて小型化を図ればよく、コンデンサ素子を薄膜化
することにより達成できる。大容量で高周波特性の良好
なコンデンサを得る目的で、特開昭６０−９４７１６号
公報には誘電体厚さを１μｍ以下に薄膜化したものが開
示されている。

【００１２】第２の方法は、一本の電流経路が形成する
磁場を、近接する別の電流経路が形成する磁場により相
殺低減する効果であるから、コンデンサを形成する一対
の電極板、または電極層に流れる電流の向きをできるだ
け同一方向にしないようにすればよい。

【００１３】第３の方法では、分割したコンデンサを並
列接続することによって低インダクタンス化が図れる。
このようなコンデンサとして、特開平４−２１１１９１
号公報に薄膜誘電体層を利用したものが開示されてい
る。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。

【００１５】また、第２の方法では正負の端子電極を同
一端面か、直交方向にする必要があり、実装上不利とな
る。

【００１６】第３の分割並列接続の方法では、基板内蔵
型では有利な手段となるが、実装の自由度はない。ま
た、通常の積層型コンデンサも並列接続であるが、電流
の向きが同一方向であるため、各電極電流が形成する磁
場が重畳される。つまり相互インダクタンスが大きくな
るため、実効的な全インダクタンスを十分に低減するこ
とはできなかった。従って、第２の手段を併せて採用す
る必要があったが、上述したとおり、端子電極の問題に
より実装上の問題があった。

【００１７】本発明は、実装が容易でかつ積層化が容易
な低インダクタンス構造を有する積層型コンデンサおよ
びコンデンサを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の積層型コンデン
サは、誘電体層と、一対の電極層とを交互に積層してな
り、前記電極層が下側から交互に第１電極層または第２
電極層とされた第１容量部と、前記電極層が下側から交
互に第２電極層または第１電極層とされた第２容量部と
を内蔵するとともに、前記第１容量部と前記第２容量部
の前記第１電極層同士および前記第２電極層同士を、前
記誘電体層に積層方向に形成された導体によりそれぞれ
接続してなるものである。

【００１９】また、本発明のコンデンサは、上記した積
層型コンデンサを複数個配列してなり、かつ最上層の第
１電極層同士および最上層の第２電極層同士をそれぞれ
電気的に接続してなるものである。

【００２０】

【作用】本発明の積層型コンデンサでは、一対の容量部
が所定間隔を置いて並設されることになり、一対の容量
部には、同一平面内に第１電極層（例えば正電極層）お
よび第２電極層（例えば負電極層）が形成されることに
なり、これらの正電極層および負電極層の間隔を接近さ
せて形成することができるので、電流経路が短くなり、
インダクタンスを小さくすることができる。

【００２１】また、個々の容量部の正電極層と負電極層
を流れる電流の方向が逆方向となるため、発生するイン
ダクタンスが打ち消しあって小さくすることができる。

【００２２】さらに、第１電極層同士、および第２電極
層同士が、誘電体層に積層方向に形成された導体により
接続することができるので、積層化が容易となる。

【００２３】本発明のコンデンサは、複数の上記積層型
コンデンサの集合体であり、それぞれの積層型コンデン
サの最上層の第１電極層同士および最上層の第２電極層
同士をそれぞれ電気的に接続することにより、積層型コ
ンデンサが電気的に並列接続され、これにより、電流経
路がｎ個に分配され、実効的なインダクタンスをさらに
１／ｎ倍に低減することができる。

【００２４】

【発明の実施の形態】本発明の積層型コンデンサは、図
１乃至図３に示すように、誘電体層１の上面には正電極
層２（第１電極層）および負電極層３（第２電極層）が
形成され、このような誘電体層１が６枚積層されて構成
されている。つまり、誘電体層１と、一対の電極層２、
３とが交互に積層されて構成されている。

【００２５】そして、最下層の誘電体層１の上面には、
図１における左側に正電極層２、右側に負電極層３が対
向して形成され、下から２層目の誘電体層１の上面に
は、図１における左側に負電極層３、右側に正電極層２
が対向して形成され、同様に下から３層目の誘電体層１
は下から１層目と同様な電極層２、３が形成され、下か
ら４層目の誘電体層１は下から２層目と同様な電極層
２、３が形成され、下から５層目の誘電体層１は下から
１層目と同様な電極層２、３が形成され、最上層の誘電
体層１は下から２層目と同様な電極層２、３が形成され
ている。

【００２６】即ち、図１における左側には、下から交互
に正電極層２または負電極層３が形成された容量部Ａが
形成され、右側には下から交互に負電極層３または正電
極層２が形成された容量部Ｂが形成されている。一対の
容量部Ａ、Ｂの正電極層２および負電極層３は、それぞ
れ対向する容量部Ａ、Ｂに向けて突出した突出部４が形
成された電極構造とされている。

【００２７】また、誘電体層１には、図３に示すよう
に、一対の容量部Ａ、Ｂにおいて、同一極性の電極層
２、３同士を接続する導体５が積層方向に形成されてい
る。この導体５は、電極層２、３の突出部４を連結して
いる。

【００２８】正電極層２に形成された突出部４と負電極
層３に形成された突出部４は導通しないように所定間隔
をおいて離間されている。

【００２９】誘電体層１の厚みは１〜１０μｍとされ、
電極層２、３の厚みは０．５〜２μｍ、大きさは縦０．
２〜１．５ｍｍ、横１．５〜０．２ｍｍとされている。

【００３０】本発明の積層型コンデンサの実装は、例え
ば、容量部Ａ、Ｂの最外層面に形成された正電極層２お
よび負電極層３の上に、外部端子電極としてバンプを形
成し、フリップチップ実装可能としても良い。この場合
の実装構造は、本発明の積層型コンデンサのバンプを基
板（ボード）の入力出力用の配線パターン上に配置し、
加熱することにより搭載される。

【００３１】外部端子電極は、最外層面に形成された正
電極層２および負電極層３であれば、突出部４やその他
の部分等、どこでも良い。

【００３２】また、本発明のコンデンサは、上記した積
層型コンデンサを複数個配列したものであり、一対の容
量部Ａ、Ｂの最外層面に形成された正電極層２および負
電極層３の上にハンダ等の外部端子電極を形成し、これ
らを介して、他の積層コンデンサの容量部Ａ、Ｂと並列
接続されている。接続は、例えば、外部端子電極にリー
ド線等を接続したり、あるいは導電材からなる板材を外
部端子電極に配置することによっても接続することがで
きる。

【００３３】積層型コンデンサを複数個、電気的に並列
接続する際の外部端子電極は、形状的には、バンプ状、
箔状、板状、線状等があり、特に規定されるものではな
く、複数の形状を組み合わせて良い。また、材質は、半
田、Ｐｂ、Ｓｎ、Ａｕ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａ
ｌ、Ｎｉ等があり、導電性のものであればよく、複数の
材料を組み合わせても良い。

【００３４】また、上記積層型コンデンサと同様に、外
部端子電極としてバンプを形成し、フリップチップ実装
可能としても良い。この場合の実装構造は、本発明のコ
ンデンサのバンプを、積層型コンデンサを複数並列に接
続すための配線パターンが形成された基板（ボード）に
配置し、加熱することにより搭載される。

【００３５】本発明で用いられる誘電体層１は、高周波
領域において高誘電率を有するものであればよく、例え
ば、Ｂａ、Ｔｉを含有するペロブスカイト型複合酸化物
結晶、Ｐｂを含むペロブスカイト型酸化物結晶（ＰＺ
Ｔ、ＰＭＮ、ＰＬＺＴなど）、また、ＳｒＴｉＯ₃、Ｔ
ａ₂Ｏ₅などでも良く、またこれらに他の金属元素を添
加したり、置換したりした化合物でも良く、特に限定さ
れるものではない。また作製方法においても特に限定さ
れるものではない。

【００３６】また、本発明の電極層２、３は、Ｎｉ、Ｐ
ｄ、Ｃｕ、Ａｇ、Ａｌ、Ｔｉ、Ｐｔ、Ａｕなどがあり、
これらはスクリーン印刷やスパッタ法など、公知の技術
で形成される。またこれらは、一種単独で用いてもまた
２種以上を組み合わせて用いても良い。

【００３７】同じ極性同士の電極層２、３を電気的に接
続する導体５は、誘電体層１に貫通孔を形成し、これに
導体ペーストを充填することにより形成されるが、誘電
体層１に形成する貫通孔の加工方法としては、マイクロ
ドリル等の加工具での孔開け加工や、フォトリソグラフ
ィーを利用した孔開け加工およびパターン加工などがあ
り、所望の寸法公差内で加工できる方法であればよく、
特に限定されるものではない。

【００３８】また、貫通孔に充填する導体５は、電極層
２、３同様、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｌ、Ｔｉ、Ｐ
ｔ、Ａｕなどがあり、これらのうち一種単独で用いて
も、２種以上を組み合わせて用いても良い。また電極層
２、３との電気的な接続が確保できれば、異なる材料で
も構わない。

【００３９】以上のように構成された積層型コンデンサ
では、一対の容量部Ａ、Ｂが対向して形成されているた
め、一対の容量部Ａ、Ｂには、同一平面内に正電極層２
および負電極層３が所定間隔を置いて形成されることに
なり、これらの正電極層２および負電極層３の間隔を接
近させて形成することができるので、電流経路が短くな
り、インダクタンスを小さくすることができる。

【００４０】また、個々の容量部Ａ、Ｂにおける正電極
層２および負電極層３を流れる電流の方向が逆方向とな
るため、各正電極層２および負電極層３でインダクタン
スが打ち消しあい、発生するインダクタンスを小さくす
ることができる。

【００４１】さらに、本発明の積層型コンデンサを複数
個配列し、電気的に並列接続することにより、電流経路
がｎ個に分配され、実効的なインダクタンスをさらに１
／ｎ倍に低減することができる。

【００４２】また、外部との接点に用いる外部端子電極
を最上層の電極層２、３上に形成することができるの
で、実装が容易となる。尚、図１に示すような積層型コ
ンデンサを複数個配置しても良いし、図６に示すように
同一基板内に本発明の積層型コンデンサを複数内蔵する
場合でも良い。図６では、最上層の電極層２、３の外部
端子電極に導電材からなる板材１０が配置され、２個の
積層型コンデンサが内蔵並列接続されている。

【００４３】尚、電極層２、３の形状を長方形状とした
例について説明したが、正方形状、円形状等どのような
形状であっても良い。

【００４４】

【実施例】

実施例１チタン酸バリウムを主成分とし、この主成分１００モル
部に対して、酸化イットリウムを１モル部、酸化マグネ
ウムを２モル部、酸化マンガンを０．１モル部添加した
誘電体粉末に、水、および分散剤を加え、ＺｒＯ₂ボー
ルを用いたボールミルにて混合粉砕した後、有機バイン
ダーを混合し、得られたスラリーを厚み８μｍのテープ
状に成形した。

【００４５】一方、内部電極として、ニッケル粉末に有
機可塑剤を加えたペーストを用意し、上記テープ上に図
４（ａ）に示すようなパターンの電極層をスクリーン印
刷法にて形成した。次に、その上部に厚さ８μｍのテー
プを積層した後、図４（ｂ）に示すようなパターンの電
極層をスクリーン印刷法にて形成した。テープ成形およ
びパターンの異なる電極層の形成を交互に繰り返し、成
形体を得た。

【００４６】次に、得られた成形体の電極層の突出部に
マイクロドリルを用いてビア加工を行った。このビアに
上述のニッケルペーストをスクリーン印刷を用いて充填
し、同一極性同士の電極層の接続を行った。

【００４７】この後、得られた成形体を切断した後、酸
素分圧１×１０^-6Ｐａ、温度１２６０℃で２時間焼成
し、次に１×１０Ｐａ、温度１０００℃で１時間熱処理
を行った。次に焼結体のビア導体上部に、スパッタ法を
用いてＰｔからなる被覆層を形成し、誘電体厚み９μ
ｍ、有効誘電体層数２０層、外形寸法１．６ｍｍ×０．
８ｍｍ×０．５ｍｍ、有効電極面積０．７（０．５ｍｍ
×０．７ｍｍ×２）ｍｍ²の積層型コンデンサを得た。

【００４８】次にＰｔからなる被覆層上に、直径０．２
ｍｍの半田ボールを用いて半田バンプを形成し、外部端
子電極を形成し、フリップチップ実装可能な積層型コン
デンサを得た。

【００４９】次に、これらの試料の１ＭＨｚから１．８
ＧＨｚでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
を用いて測定した結果、測定周波数１ＭＨｚでの静電容
量は１００ｎＦ、共振周波数５０ＭＨｚ、等価直列抵抗
１０ｍΩ、等価直列インダクタンス１００ｐＨであり、
静電容量が大きく、かつインダクタンスの小さい、積層
型コンデンサを作製できることが判る。

【００５０】実施例２先ず、ニオブ酸マグネシウム酸鉛を主成分とし、この主
成分１００モル部に対して、チタン酸鉛を１０モル部添
加した誘電体粉末に、水、および分散剤を加え、ＺｒＯ
₂ボールを用いたボールミルにて混合粉砕した後、有機
バインダーを添加混合し、得られたスラリーを厚み８μ
ｍのテープ状に成形した。

【００５１】一方、内部電極として、市販のＡｇ−Ｐｄ
ペーストを用意し、上記テープ上に図４（ａ）に示すよ
うなパターンの電極層をスクリーン印刷法にて形成し
た。次に、その上部に厚さ８μｍのテープを積層した
後、図４（ｂ）に示すようなパターンの電極層をスクリ
ーン印刷法にて形成した。テープ成形およびパターンの
異なる内部電極層の形成を交互に繰り返し、成形体を得
た。

【００５２】次に、得られた成形体の電極層の突出部に
マイクロドリルを用いて、ビア加工を行った。このビア
に上述のＡｇ−Ｐｄペーストをスクリーン印刷を用いて
充填し、電極層間の接続を行った。

【００５３】得られた成形体を切断した後、大気中にて
温度１０００℃で２時間焼成した。

【００５４】この後、焼結体のビア導体上部に、スパッ
タ法を用いてＰｔからなる被覆層を形成し、誘電体厚み
９μｍ、有効誘電体層数８層、外形寸法１．６ｍｍ×
０．８ｍｍ×０．４ｍｍ、有効電極面積０．７（０．５
ｍｍ×０．７ｍｍ×２）ｍｍ²の積層型コンデンサを得
た。

【００５５】この後、Ｐｔからなる被覆層上に、直径
０．２ｍｍの半田ボールを用いて、半田バンプを形成
し、外部端子電極を形成し、フリップチップ実装可能な
積層型コンデンサを得た。

【００５６】次に、これらの試料の１ＭＨｚから１．８
ＧＨｚでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
を用いて測定した結果、測定周波数１ＭＨｚでの静電容
量は１００ｎＦ、共振周波数５０ＭＨｚ、等価直列抵抗
１０ｍΩ、等価直列インダクタンス１００ｐＨであり、
静電容量が大きく、かつインダクタンスの小さい、積層
型コンデンサを作製できることが判る。

【００５７】実施例３電極層を図５（ａ）、（ｂ）のパターンを交互に使用す
る以外は、実施例１と全く同じ方法で作製し、最外層に
スパッタ法を用いて形成したＰｔからなる被覆層を形成
し、誘電体厚み９μｍ、有効誘電体層数２３層、外形寸
法１．６ｍｍ×０．８ｍｍ×０．５ｍｍ、有効電極面積
０．６（０．５ｍｍ×０．３ｍｍ×２×２）ｍｍ²のコ
ンデンサを得た。

【００５８】この後、Ｐｔからなる被覆層上に、直径
０．２ｍｍの半田ボールを用いて、半田バンプからなる
外部端子電極を形成し、この上に導電材からなる板材を
配置し、同じ極性を持つ電極層同士を接続し、コンデン
サを得た。

【００５９】これを、実施例１と同様の方法でインピー
ダンス特性を測定した結果、測定周波数１ＭＨｚでの静
電容量は１００ｎＦ、共振周波数６８ＭＨｚ、等価直列
抵抗６ｍΩ、等価直列インダクタンス５５ｐＨが得ら
れ、２個並列接続することにより、等価直列抵抗、等価
直列インダクタンスが約１／２に低減することが判る。

【００６０】

【発明の効果】本発明の積層型コンデンサでは、同一平
面内に第１電極層（正電極層）と第２電極層（負電極
層）を形成しているため、これらの正電極層と負電極層
の間隔を接近させて形成することができ、電流経路が短
くなり、インダクタンスを小さくすることができる。さ
らに、本発明の積層型コンデンサを複数個並列接続する
ことにより、電流経路がｎ個に分配されるので、実効的
なインダクタンスをさらに１／ｎ倍に低減することがで
きる。また、各電極層は電極層により挟持される誘電体
層の導体を介して接続することができるので、積層化が
容易となる。さらに、外部との接点に用いる外部端子電
極を最上層の電極層上に形成することができるので、実
装が容易となる。従って、本発明によれば、積層化およ
び実装が容易な、低インダクタンスの積層型コンデンサ
を提供することができる。

【図面の簡単な説明】

【図１】本発明の積層型コンデンサを示す分解斜視図で
ある。

【図２】図１の平面図である。

【図３】（ａ）は図２のＸ−Ｘ線に沿う断面図、（ｂ）
は図２のＹ−Ｙ線に沿う断面図である。

【図４】積層型コンデンサの電極パターン示す平面図で
ある。

【図５】コンデンサの電極パターン示す平面図である。

【図６】複数の積層型コンデンサからなるコンデンサを
示す平面図である。

【符号の説明】

１・・・誘電体層２・・・正電極層（第１電極層）３・・・負電極層（第２電極層）４・・・突出部５・・・導体１０・・・導電材からなる板材Ａ、Ｂ・・・容量部

Claims

【特許請求の範囲】

【請求項１】誘電体層と、一対の電極層とを交互に積層
してなり、前記電極層が下側から交互に第１電極層また
は第２電極層とされた第１容量部と、前記電極層が下側
から交互に第２電極層または第１電極層とされた第２容
量部とを並設するとともに、前記第１容量部と前記第２
容量部の前記第１電極層同士および前記第２電極層同士
を、前記誘電体層に積層方向に形成された導体によりそ
れぞれ接続してなることを特徴とする積層型コンデン
サ。
【請求項２】請求項１記載の積層型コンデンサを複数個
配列してなり、かつ最上層の第１電極層同士および最上
層の第２電極層同士をそれぞれ電気的に接続してなるこ
とを特徴とするコンデンサ。