JPH1167741A - 半導体装置の乾式蝕刻方法及びその製造装置 - Google Patents
半導体装置の乾式蝕刻方法及びその製造装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】 （修正有）
【課題】 微細パターンをプラズマー蝕刻する時、その
パターンの線幅を維持する。 【解決手段】 蝕刻チャンバー内の一つの電極にＲＦソ
ースパワーを印加して蝕刻チャンバー内でプラズマーを
形成し、蝕刻チャンバー内の半導体基板を維持する他の
電極にＲＦバイアスパワーを印加し、ＲＦソースパワー
及びＲＦバイアスパワーを周期的にオン／オフさせ、Ｒ
ＦソースパワーとＲＦバイアスパワーが所定の位相差を
持たせる。この時、蝕核部位両側のフォトレジスト膜パ
ターン２４の所定部分が蝕刻されなく残り、蝕刻されな
いフォトレジスト膜パターン上にポリマー２８が形成さ
れ蝕刻部位の線幅が維持されるようにする。ＲＦソース
／バイアスパワーをオン／オフさせ、その位相差を調節
してコンタクトホールの線幅を維持させることと、蝕刻
時、フォトレジスト膜に形成されるポリマーの量を調節
してコンタクトホールの線幅を減少させることができ
る。
パターンの線幅を維持する。 【解決手段】 蝕刻チャンバー内の一つの電極にＲＦソ
ースパワーを印加して蝕刻チャンバー内でプラズマーを
形成し、蝕刻チャンバー内の半導体基板を維持する他の
電極にＲＦバイアスパワーを印加し、ＲＦソースパワー
及びＲＦバイアスパワーを周期的にオン／オフさせ、Ｒ
ＦソースパワーとＲＦバイアスパワーが所定の位相差を
持たせる。この時、蝕核部位両側のフォトレジスト膜パ
ターン２４の所定部分が蝕刻されなく残り、蝕刻されな
いフォトレジスト膜パターン上にポリマー２８が形成さ
れ蝕刻部位の線幅が維持されるようにする。ＲＦソース
／バイアスパワーをオン／オフさせ、その位相差を調節
してコンタクトホールの線幅を維持させることと、蝕刻
時、フォトレジスト膜に形成されるポリマーの量を調節
してコンタクトホールの線幅を減少させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の乾式蝕
刻方法及びその製造装置に関するものであり、より具体
的にはＲＦソースパワー（ｓｏｕｒｃｅｐｏｗｅｒ）及
びＲＦバイアスパワー（ｂｉａｓ ｐｏｗｅｒ）を時間
変調（ｔｉｍｅ ｍｏｄｕｌａｔｉｏｎ）して周期的に
オン／オフ（ｏｎ／ｏｆｆ）させ、ＲＦソースパワーと
ＲＦバイアスパワーの位相差（ｐｈａｓｅ ｄｉｆｆｅ
ｒｅｎｃｅ）を調節して０．２５μｍ以下の線幅を持つ
コンタクトホールを形成することができる半導体装置の
乾式蝕刻方法及びその製造装置に関するものである。
刻方法及びその製造装置に関するものであり、より具体
的にはＲＦソースパワー（ｓｏｕｒｃｅｐｏｗｅｒ）及
びＲＦバイアスパワー（ｂｉａｓ ｐｏｗｅｒ）を時間
変調（ｔｉｍｅ ｍｏｄｕｌａｔｉｏｎ）して周期的に
オン／オフ（ｏｎ／ｏｆｆ）させ、ＲＦソースパワーと
ＲＦバイアスパワーの位相差（ｐｈａｓｅ ｄｉｆｆｅ
ｒｅｎｃｅ）を調節して０．２５μｍ以下の線幅を持つ
コンタクトホールを形成することができる半導体装置の
乾式蝕刻方法及びその製造装置に関するものである。
【０００２】
【従来の技術】半導体素子が高集積化されるによりその
製造工程の難易度がますます増加されている。プラズマ
ソースを利用した乾式蝕刻工程において、クォーターミ
クロン（ｑｕａｒｔｅｒ ｍｉｃｒｏｎ）以下のデザイ
ンルール（ｄｅｓｉｇｎ ｒｕｌｅ）を持つ微細パター
ンを形成するためには低圧高密度プラズマソース（ｌｏ
ｗ ｐｒｅｓｓｕｒｅ ｈｉｇｈ ｄｅｎｓｉｔｙ ｐ
ｌａｓｍａ ｓｏｕｒｃｅ）の使用が要求される。低圧
高密度プラズマソースは数ｍｔｏｒｒ以下でも１０11ｃ
ｍ-3以上のプラズマ密度（ｐｌａｓｍａ ｄｅｎｓｉｔ
ｙ）を維持するにより高い蝕刻率（ｅｔｃｈ ｒａｔ
ｅ）を持ち、高い異方性（ｈｉｇｈ ａｎｉｓｏｔｒｏ
ｐｙ）蝕刻ができるし、大部分の場合ＲＦソースパワー
と半導体基板に印可するＲＦバイアスパワーが分離され
ているので、半導体基板に入射するイオンのエネルギー
を独立的に調節することができる長所を持っているので
現在広く使われている。
製造工程の難易度がますます増加されている。プラズマ
ソースを利用した乾式蝕刻工程において、クォーターミ
クロン（ｑｕａｒｔｅｒ ｍｉｃｒｏｎ）以下のデザイ
ンルール（ｄｅｓｉｇｎ ｒｕｌｅ）を持つ微細パター
ンを形成するためには低圧高密度プラズマソース（ｌｏ
ｗ ｐｒｅｓｓｕｒｅ ｈｉｇｈ ｄｅｎｓｉｔｙ ｐ
ｌａｓｍａ ｓｏｕｒｃｅ）の使用が要求される。低圧
高密度プラズマソースは数ｍｔｏｒｒ以下でも１０11ｃ
ｍ-3以上のプラズマ密度（ｐｌａｓｍａ ｄｅｎｓｉｔ
ｙ）を維持するにより高い蝕刻率（ｅｔｃｈ ｒａｔ
ｅ）を持ち、高い異方性（ｈｉｇｈ ａｎｉｓｏｔｒｏ
ｐｙ）蝕刻ができるし、大部分の場合ＲＦソースパワー
と半導体基板に印可するＲＦバイアスパワーが分離され
ているので、半導体基板に入射するイオンのエネルギー
を独立的に調節することができる長所を持っているので
現在広く使われている。
【０００３】その種類はプラズマー発生方法によりＩＣ
Ｐ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａ
ｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎＲｅｓｏｎａｎａｃｅ）、Ｈｅｌｉｃｏｎ、ＳＷＰ
（Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）等で分け
ることができるが、続いて新しいソースの開発が活発に
進行されている。
Ｐ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａ
ｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎＲｅｓｏｎａｎａｃｅ）、Ｈｅｌｉｃｏｎ、ＳＷＰ
（Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）等で分け
ることができるが、続いて新しいソースの開発が活発に
進行されている。
【０００４】低圧高密度プラズマーソースの問題点とし
ては低圧工程による狭い工程領域と高い電子温度で起因
するノッチング（ｎｏｔｃｈｉｎｇ）現象、解離度が高
くなって発生される低い選択比（ｓｅｌｅｃｔｉｖｉｔ
ｙ）等がある。
ては低圧工程による狭い工程領域と高い電子温度で起因
するノッチング（ｎｏｔｃｈｉｎｇ）現象、解離度が高
くなって発生される低い選択比（ｓｅｌｅｃｔｉｖｉｔ
ｙ）等がある。
【０００５】このような問題を解決するため、ハードウ
ェア改善及び新規ガスケミストリ（ｃｈｅｍｉｓｔｒ
ｙ）開発等多角的な努力が電解されている。
ェア改善及び新規ガスケミストリ（ｃｈｅｍｉｓｔｒ
ｙ）開発等多角的な努力が電解されている。
【０００６】一般的に酸化膜コンタクト（ｏｘｉｄｅ
ｃｏｎｔａｃｔ）蝕刻する時にはＣＦｘ界ポリマーを使
用して選択比を調節するが、Ｃ／Ｆ比が大きければ大き
いほど高い選択比を得ることができると知られている。
しかし、低圧高密度プラズマソースは解離度が高いの
で、Ｃ／Ｆ比を大きくすることが難しく、これにより、
選択比も低い問題点が発生される。
ｃｏｎｔａｃｔ）蝕刻する時にはＣＦｘ界ポリマーを使
用して選択比を調節するが、Ｃ／Ｆ比が大きければ大き
いほど高い選択比を得ることができると知られている。
しかし、低圧高密度プラズマソースは解離度が高いの
で、Ｃ／Ｆ比を大きくすることが難しく、これにより、
選択比も低い問題点が発生される。
【０００７】これを解決するため、Ｃ／Ｆ比が大きなガ
スを使用したり、解離度が低いダウンストリム（ｄｏｗ
ｎ ｓｔｒｅａｍ）領域で工程を進行することもある。
スを使用したり、解離度が低いダウンストリム（ｄｏｗ
ｎ ｓｔｒｅａｍ）領域で工程を進行することもある。
【０００８】図１は従来の半導体装置の乾式蝕刻方法に
よるＲＦソース／バイアスパワーをオシロスコプ（ｏｓ
ｃｉｌｌｏｓｃｏｐｅ）に測定した波形図であり、図２
Ａないし図２Ｃは図１のパワー条件による半導体装置の
コンタクトホール形成姿を時間により順次的に示した図
面である。
よるＲＦソース／バイアスパワーをオシロスコプ（ｏｓ
ｃｉｌｌｏｓｃｏｐｅ）に測定した波形図であり、図２
Ａないし図２Ｃは図１のパワー条件による半導体装置の
コンタクトホール形成姿を時間により順次的に示した図
面である。
【０００９】図１を参照して、従来半導体装置の乾式蝕
刻方法によるＲＦソース／バイアスパワーは全てハイ
（ｈｉｇｈ）の連続波形（ｃｏｎｔｉｎｕｏｕｓ ｗａ
ｖｅ）が使用されたことを知られる。
刻方法によるＲＦソース／バイアスパワーは全てハイ
（ｈｉｇｈ）の連続波形（ｃｏｎｔｉｎｕｏｕｓ ｗａ
ｖｅ）が使用されたことを知られる。
【００１０】ＲＦソース／バイアスパワーを使用して絶
縁膜上にコンタクトホール１６を形成した結果は次のよ
うである。
縁膜上にコンタクトホール１６を形成した結果は次のよ
うである。
【００１１】まず、コンタクトホール１６形成のための
試料として半導体基板１０上に約１１，０００ÅのＢＰ
ＳＧ酸化膜１２を形成し、この膜１２上にＭＬＲ（Ｍｕ
ｌｔｉ−Ｌａｙｅｒ Ｒｅｓｉｓｔ）膜パターンを形成
することを使用する。ＭＬＲ膜パターンは酸化膜が１，
４００Åであり、下部フォトレジスト膜パターン１４が
８，０００Åである構造になっている。パターンにより
画定されたコンタクトホール１６の初期線幅（Ｃｒｉｔ
ｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）は０．２μｍである。
この時、プラズマチャンバーの圧力条件は３ｍｔｏｒｒ
であり、ＲＦソースパワーとＲＦバイアスパワーは各々
約８００Ｗｓ及び約２００Ｗｂである。そして、酸化膜
１２蝕刻ガスに１５Ｃ4Ｆ8ガスと３５Ａｒガスの混合ガ
スを使用する。
試料として半導体基板１０上に約１１，０００ÅのＢＰ
ＳＧ酸化膜１２を形成し、この膜１２上にＭＬＲ（Ｍｕ
ｌｔｉ−Ｌａｙｅｒ Ｒｅｓｉｓｔ）膜パターンを形成
することを使用する。ＭＬＲ膜パターンは酸化膜が１，
４００Åであり、下部フォトレジスト膜パターン１４が
８，０００Åである構造になっている。パターンにより
画定されたコンタクトホール１６の初期線幅（Ｃｒｉｔ
ｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）は０．２μｍである。
この時、プラズマチャンバーの圧力条件は３ｍｔｏｒｒ
であり、ＲＦソースパワーとＲＦバイアスパワーは各々
約８００Ｗｓ及び約２００Ｗｂである。そして、酸化膜
１２蝕刻ガスに１５Ｃ4Ｆ8ガスと３５Ａｒガスの混合ガ
スを使用する。
【００１２】図２Ａを参照すると、圧力及びパワー条
件、そして、各ガスを使用して酸化膜１２を２分の間蝕
刻する時、フォトレジスト膜パターン１４もある程度蝕
刻され、その暑さが減少されるようになる。特に、コン
タクトホール１６両側の上部フォトレジスト膜がコンタ
クトホール１６を中心に外側に斜線に蝕刻される浸食
（ｅｒｏｓｉｏｎ）減少を示す。
件、そして、各ガスを使用して酸化膜１２を２分の間蝕
刻する時、フォトレジスト膜パターン１４もある程度蝕
刻され、その暑さが減少されるようになる。特に、コン
タクトホール１６両側の上部フォトレジスト膜がコンタ
クトホール１６を中心に外側に斜線に蝕刻される浸食
（ｅｒｏｓｉｏｎ）減少を示す。
【００１３】図２Ｂは酸化膜１２を４分の間、蝕刻する
時のコンタクトホール１６形成姿として、フォトレジス
ト膜パターン１４の暑さがより減少され、又、コンタク
トホール１６両側のフォトレジスト膜パターン１４の浸
食が深化され、その下部の酸化膜１２が蝕刻されるによ
り、コンタクホール１６の上部線幅がある程度増加され
ることが見られる。
時のコンタクトホール１６形成姿として、フォトレジス
ト膜パターン１４の暑さがより減少され、又、コンタク
トホール１６両側のフォトレジスト膜パターン１４の浸
食が深化され、その下部の酸化膜１２が蝕刻されるによ
り、コンタクホール１６の上部線幅がある程度増加され
ることが見られる。
【００１４】図２Ｃは酸化膜１２を５分５０秒の間、蝕
刻した時のコンタクトホール１６形成姿として、フォト
レジスト膜パターン１４の暑さが図２Ｂからより非常に
多く減少されただけでなく、コンタクトホール１６両側
のフォトレジスト膜パターン１４が非常に浸食され、マ
スク役割をろくにすることができないので、コンタクト
ホール１６の上部線幅が図２Ａのａ１からａ１’に二倍
くらい増加されたことが見られる。
刻した時のコンタクトホール１６形成姿として、フォト
レジスト膜パターン１４の暑さが図２Ｂからより非常に
多く減少されただけでなく、コンタクトホール１６両側
のフォトレジスト膜パターン１４が非常に浸食され、マ
スク役割をろくにすることができないので、コンタクト
ホール１６の上部線幅が図２Ａのａ１からａ１’に二倍
くらい増加されたことが見られる。
【００１５】上述したしたように、従来半導体装置の乾
式蝕刻方法はフォトレジスト膜パターン１４の浸食にコ
ンタクトホール１６の上部線幅が増加されるにより、超
微細パターン蝕刻の難しい問題点が発生される。
式蝕刻方法はフォトレジスト膜パターン１４の浸食にコ
ンタクトホール１６の上部線幅が増加されるにより、超
微細パターン蝕刻の難しい問題点が発生される。
【００１６】
【発明が解決しようとする課題】本発明は上出した諸般
問題点を解決するために提案されたものであり、蝕刻領
域のフォトレジスト膜パターンの浸食を防止することが
できるし、蝕刻領域の上部線幅を維持させたり、減少さ
れることができる半導体装置の乾式蝕刻方法及びその製
造装置を提供するにその目的がある。
問題点を解決するために提案されたものであり、蝕刻領
域のフォトレジスト膜パターンの浸食を防止することが
できるし、蝕刻領域の上部線幅を維持させたり、減少さ
れることができる半導体装置の乾式蝕刻方法及びその製
造装置を提供するにその目的がある。
【００１７】本発明の他の目的はＲＦソース／バイアス
パワーを周期的にオン／オフさせ、その位相差を調節し
てフォトレジスト膜パターンにポリマーが付着されるよ
うにして、蝕刻領域の線幅を維持させることができる
し、ポリマー量を調節して０．１μｍ程度の微細パター
ンを蝕刻することができる半導体装置の乾式蝕刻方法及
びその製造装置を提供することである。
パワーを周期的にオン／オフさせ、その位相差を調節し
てフォトレジスト膜パターンにポリマーが付着されるよ
うにして、蝕刻領域の線幅を維持させることができる
し、ポリマー量を調節して０．１μｍ程度の微細パター
ンを蝕刻することができる半導体装置の乾式蝕刻方法及
びその製造装置を提供することである。
【００１８】
【課題を解決するための手段】この発明の半導体装置の
乾式蝕刻方法は、半導体基板２０あるいは前記半導体基
板２０上に形成された所定の膜２２上に蝕刻部位が露出
されるようにフォトレシズト膜パターン２４を形成し
て、半導体基板２０ないし所定の膜２４を乾式蝕刻する
方法において、蝕刻チャンバー５０内の一つの電極５２
にＲＦソースパワーを印可して前記蝕刻チャンバー５０
内でプラズマーを形成するステップと、前記蝕刻チャン
バー５０内の半導体基板２０を支持する他の電極５６に
ＲＦバイアスパワーを印可するステップと、前記ＲＦソ
ースパワー及びＲＦバイアスパワーを周期的にオン／オ
フさせ、前記ＲＦソースパワーとＲＦバイアスパワーが
所定の位相差を持つようにするステップを含んで、前記
蝕刻部位の両側のフォトレジスト膜パターン２４の所定
部分が蝕刻されないで残り、蝕刻されないフォトレジス
ト膜パターン２４上にポリマー２８，３２が形成され、
蝕刻部位の線幅ａ２、ａ３が維持されるようにすること
を特徴とするものである。
乾式蝕刻方法は、半導体基板２０あるいは前記半導体基
板２０上に形成された所定の膜２２上に蝕刻部位が露出
されるようにフォトレシズト膜パターン２４を形成し
て、半導体基板２０ないし所定の膜２４を乾式蝕刻する
方法において、蝕刻チャンバー５０内の一つの電極５２
にＲＦソースパワーを印可して前記蝕刻チャンバー５０
内でプラズマーを形成するステップと、前記蝕刻チャン
バー５０内の半導体基板２０を支持する他の電極５６に
ＲＦバイアスパワーを印可するステップと、前記ＲＦソ
ースパワー及びＲＦバイアスパワーを周期的にオン／オ
フさせ、前記ＲＦソースパワーとＲＦバイアスパワーが
所定の位相差を持つようにするステップを含んで、前記
蝕刻部位の両側のフォトレジスト膜パターン２４の所定
部分が蝕刻されないで残り、蝕刻されないフォトレジス
ト膜パターン２４上にポリマー２８，３２が形成され、
蝕刻部位の線幅ａ２、ａ３が維持されるようにすること
を特徴とするものである。
【００１９】また、この発明の半導体装置の製造装置
は、半導体基板２０ないし前記半導体基板２０上に形成
された所定の膜２２上に蝕刻部位が露出されるようにフ
ォトレジスト膜パターン２４を形成して前記半導体基板
２０ないし前記所定の膜２２を乾式蝕刻する半導体製造
装置において、プラズマー蝕刻チャンバー５０と、前記
チャンバー５０内の一つの電極５２に電気的に接続さ
れ、前記チャンバー５０内でプラズマーを発生させる第
１ＲＦパワーを発生する第１ＲＦパワー供給器６０と、
前記第１ＲＦパワー供給器６０で発生される第１ＲＦパ
ワーを周期的にオン／オフすることにより変調された第
１ＲＦパワーの生成に用いられる第１関数発生器８０
と、前記チャンバー５０内の他の電極５６に電気的に接
続され、第２ＲＦパワーを供給する第２ＲＦパワー供給
器７０と、前記第２ＲＦパワー供給器７０で発生される
第２ＲＦパワーを周期的にオン／オフすることにより変
調された第２ＲＦパワーの生成に用いるための、変調さ
れた第２ＲＦパワーが前記変調された第１ＲＦパワーと
所定の位相差を持つようにする第２関数発生器９０を含
み、前記蝕刻部位両側のフォトレジスト膜パターン２４
の所定部分が蝕核されないで残り、蝕刻されないフォト
レジスト膜パターン２４上にポリマー２８，３２が形成
され蝕刻部位の線幅ａ２、ａ３を維持させることを特徴
とするものである。
は、半導体基板２０ないし前記半導体基板２０上に形成
された所定の膜２２上に蝕刻部位が露出されるようにフ
ォトレジスト膜パターン２４を形成して前記半導体基板
２０ないし前記所定の膜２２を乾式蝕刻する半導体製造
装置において、プラズマー蝕刻チャンバー５０と、前記
チャンバー５０内の一つの電極５２に電気的に接続さ
れ、前記チャンバー５０内でプラズマーを発生させる第
１ＲＦパワーを発生する第１ＲＦパワー供給器６０と、
前記第１ＲＦパワー供給器６０で発生される第１ＲＦパ
ワーを周期的にオン／オフすることにより変調された第
１ＲＦパワーの生成に用いられる第１関数発生器８０
と、前記チャンバー５０内の他の電極５６に電気的に接
続され、第２ＲＦパワーを供給する第２ＲＦパワー供給
器７０と、前記第２ＲＦパワー供給器７０で発生される
第２ＲＦパワーを周期的にオン／オフすることにより変
調された第２ＲＦパワーの生成に用いるための、変調さ
れた第２ＲＦパワーが前記変調された第１ＲＦパワーと
所定の位相差を持つようにする第２関数発生器９０を含
み、前記蝕刻部位両側のフォトレジスト膜パターン２４
の所定部分が蝕核されないで残り、蝕刻されないフォト
レジスト膜パターン２４上にポリマー２８，３２が形成
され蝕刻部位の線幅ａ２、ａ３を維持させることを特徴
とするものである。
【００２０】
【発明の実施の形態】以下、図３ないし図６を参照して
本発明の実施例を詳細に説明する。
本発明の実施例を詳細に説明する。
【００２１】図６は本発明の実施例による半導体製造装
置の構成を示すブロック図である。図６を参照すると、
本発明の実施例によるプラズマー蝕核半導体製造装置
は、プラズマー蝕刻チャンバー５０と、ＲＦソースパワ
ー供給機６０と、ＲＦバイアスパワー供給機７０と、関
数発生器８０と、ディレー関数発生器９０と、マッチン
グ手段６８，７８を含んで構成される。
置の構成を示すブロック図である。図６を参照すると、
本発明の実施例によるプラズマー蝕核半導体製造装置
は、プラズマー蝕刻チャンバー５０と、ＲＦソースパワ
ー供給機６０と、ＲＦバイアスパワー供給機７０と、関
数発生器８０と、ディレー関数発生器９０と、マッチン
グ手段６８，７８を含んで構成される。
【００２２】プラズマー蝕刻半導体製造装置は、低圧高
密度プラズマーソースを使用して半導体基板２０あるい
は半導体基板２０上に形成された所定の膜、例えば、酸
化膜２２を蝕刻する。この時、半導体基板２０上には半
導体基板２０あるいは酸化膜２２の蝕刻部位が露出され
るようにフォトレシズト膜パターン２４が形成されてい
るし、パターン２４をマスクとして使用して半導体基板
２０ないし酸化膜２２を蝕刻する。低圧高密度プラズマ
ーソースはＩＣＰ、ＥＣＲ、Ｈｅｌｉｃｏｎ、そして、
ＳＷＰ中いずれかであり、ここでは、ＩＣＰソースを使
用した。
密度プラズマーソースを使用して半導体基板２０あるい
は半導体基板２０上に形成された所定の膜、例えば、酸
化膜２２を蝕刻する。この時、半導体基板２０上には半
導体基板２０あるいは酸化膜２２の蝕刻部位が露出され
るようにフォトレシズト膜パターン２４が形成されてい
るし、パターン２４をマスクとして使用して半導体基板
２０ないし酸化膜２２を蝕刻する。低圧高密度プラズマ
ーソースはＩＣＰ、ＥＣＲ、Ｈｅｌｉｃｏｎ、そして、
ＳＷＰ中いずれかであり、ここでは、ＩＣＰソースを使
用した。
【００２３】プラズマー蝕刻チャンバー５０はシリンダ
ー（ｃｙｌｉｎｄｅｒ）形態のセラミックチャンバー壁
（ｗａｌｌ）５３に一つの電極として銅等の電磁気誘導
コイル（ｃｏｉｌ）５２が巻いている。そして、他の電
極としてチャンバー５０内のシリンダー５７上部に半導
体基板２０が置くようになる基板支持台５６が位置して
いる。基板支持台５６はコイル５２が位置した平面から
３ｃｍ下に位置している。
ー（ｃｙｌｉｎｄｅｒ）形態のセラミックチャンバー壁
（ｗａｌｌ）５３に一つの電極として銅等の電磁気誘導
コイル（ｃｏｉｌ）５２が巻いている。そして、他の電
極としてチャンバー５０内のシリンダー５７上部に半導
体基板２０が置くようになる基板支持台５６が位置して
いる。基板支持台５６はコイル５２が位置した平面から
３ｃｍ下に位置している。
【００２４】チャンバー５０上部のアルミニウムプレー
ト（Ａｌ ｐｌａｔｅ）５４のガス入口（ｇａｓ ｉｎ
ｌｅｔ）を通じて流入されるプラズマー蝕刻ガスは反応
後、ターボ分子ポンプ（ＴｕｒｂｏＭｏｌｅｃｕｌａｒ
Ｐｕｍｐ；ＴＭＰ）によりチャンバー５０外に排出さ
れる。
ト（Ａｌ ｐｌａｔｅ）５４のガス入口（ｇａｓ ｉｎ
ｌｅｔ）を通じて流入されるプラズマー蝕刻ガスは反応
後、ターボ分子ポンプ（ＴｕｒｂｏＭｏｌｅｃｕｌａｒ
Ｐｕｍｐ；ＴＭＰ）によりチャンバー５０外に排出さ
れる。
【００２５】ＲＦソースパワー供給器６０は、コイル５
２に電気的に接続され、チャンバー５０に１３．５６Ｍ
ＨｚのＲＦパワーを供給してチャンバー５０内でプラズ
マーを発生させる。ＲＦソースパワー供給器６０はＲＦ
パワー発生器６２と、ミキサー（ｍｉｘｅｒ）６４と、
ＲＦパワーアンプ６６と、ゲインコントロールフィドバ
ックルプ６７を含んで構成される。ＲＦソースパワー供
給器６０はＲＦパワー発生器６２から発生されたＲＦパ
ワーと関数発生器８０から発生された所定周期の変調波
形をミキサー５４で時間変調（ｔｉｍｅｍｏｄｕｌａｔ
ｉｏｎ；以下’ＴＭ’という）してＲＦパワーアンプ６
６を通じて出力する。この時、ＲＦパワーアンプ６６を
通じて出力されるＲＦソースパワーは所定の周期にオン
／オフ（ｏｎ／ｏｆｆ）されるＲＦパワーになる。
２に電気的に接続され、チャンバー５０に１３．５６Ｍ
ＨｚのＲＦパワーを供給してチャンバー５０内でプラズ
マーを発生させる。ＲＦソースパワー供給器６０はＲＦ
パワー発生器６２と、ミキサー（ｍｉｘｅｒ）６４と、
ＲＦパワーアンプ６６と、ゲインコントロールフィドバ
ックルプ６７を含んで構成される。ＲＦソースパワー供
給器６０はＲＦパワー発生器６２から発生されたＲＦパ
ワーと関数発生器８０から発生された所定周期の変調波
形をミキサー５４で時間変調（ｔｉｍｅｍｏｄｕｌａｔ
ｉｏｎ；以下’ＴＭ’という）してＲＦパワーアンプ６
６を通じて出力する。この時、ＲＦパワーアンプ６６を
通じて出力されるＲＦソースパワーは所定の周期にオン
／オフ（ｏｎ／ｏｆｆ）されるＲＦパワーになる。
【００２６】ＲＦバイアスパワー供給器７０は基板支持
台５６に電気的に接続され、１３．５６ＭＨｚのＲＦパ
ワーを供給し、ＲＦソースパワーの供給器６０と同じよ
うにＲＦパワー発生器７２と、ミキサー７４と、ＲＦパ
ワーアンプ７６と、ゲインコントロールフィドバックル
プ７７を含んで構成される。ミキサー７４はディレー関
数発生器９０から発生された変調波形を供給してもら
い、この変調波形は関数発生器８０から発生される変調
波形より位相差ψくらいディレーされている。位相差ψ
は本発明で０，π／２、そして、３π／２等が使用され
た。
台５６に電気的に接続され、１３．５６ＭＨｚのＲＦパ
ワーを供給し、ＲＦソースパワーの供給器６０と同じよ
うにＲＦパワー発生器７２と、ミキサー７４と、ＲＦパ
ワーアンプ７６と、ゲインコントロールフィドバックル
プ７７を含んで構成される。ミキサー７４はディレー関
数発生器９０から発生された変調波形を供給してもら
い、この変調波形は関数発生器８０から発生される変調
波形より位相差ψくらいディレーされている。位相差ψ
は本発明で０，π／２、そして、３π／２等が使用され
た。
【００２７】ＲＦパワーアンプ７６を通じて出力される
ＲＦバイアスパワーは所定の周期にオン／オフされるＲ
Ｆパワーになる。
ＲＦバイアスパワーは所定の周期にオン／オフされるＲ
Ｆパワーになる。
【００２８】ＲＦソースパワーはマッチング（ｍａｔｃ
ｈｉｎｇ）手段６８を経て電子器誘導コイル５２に印加
され、ＲＦバイアスパワーはマッチング手段７８を経て
ライン７９を通じて基板支持台５６に印可される。
ｈｉｎｇ）手段６８を経て電子器誘導コイル５２に印加
され、ＲＦバイアスパワーはマッチング手段７８を経て
ライン７９を通じて基板支持台５６に印可される。
【００２９】図３は本発明の実施例による半導体装置の
乾式蝕刻方法によるＲＦソース／バイアスパワーの位相
差条件を示した波形図である。
乾式蝕刻方法によるＲＦソース／バイアスパワーの位相
差条件を示した波形図である。
【００３０】図３を参照すると、本発明の実施例による
半導体装置の乾式蝕刻方法に対したＲＦソース／バイア
スパワーの位相差条件は、ＲＦバイアスパワーをＲＦソ
ースパワーに対してディレーさせない場合、π／２くら
いディレーさせた場合、πくらいディレーさせた場合、
そして、３π／２くらいディレーさせた場合に分けられ
る。
半導体装置の乾式蝕刻方法に対したＲＦソース／バイア
スパワーの位相差条件は、ＲＦバイアスパワーをＲＦソ
ースパワーに対してディレーさせない場合、π／２くら
いディレーさせた場合、πくらいディレーさせた場合、
そして、３π／２くらいディレーさせた場合に分けられ
る。
【００３１】位相差条件に対した各々の変調波形が図３
に図示されている。
に図示されている。
【００３２】この時、ＲＦソース／バイアスパワーの周
期は数十μｓ〜数百μｓ範囲内に使用し、ここでは、Ｒ
Ｆソース／バイアスパワーの周期を３００μｓにし、５
０％のデュティ比率（ｄｕｔｙ ｒａｔｉｏ）に各々Ｔ
Ｍさせた。すなわち、ＲＦソース／バイアスパワーは各
々１５０μｓの間、オン（ｏｎ）状態になり、１５０μ
ｓの間にオフ（ｏｆｆ）状態になる。
期は数十μｓ〜数百μｓ範囲内に使用し、ここでは、Ｒ
Ｆソース／バイアスパワーの周期を３００μｓにし、５
０％のデュティ比率（ｄｕｔｙ ｒａｔｉｏ）に各々Ｔ
Ｍさせた。すなわち、ＲＦソース／バイアスパワーは各
々１５０μｓの間、オン（ｏｎ）状態になり、１５０μ
ｓの間にオフ（ｏｆｆ）状態になる。
【００３３】ＲＦソースパワーがオン／オフされる時、
プラズマー密度（ｐｌａｓｍａ ｄｅｎｓｉｔｙ）は各
々増加及び減少される。この時、各ＲＦソース／バイア
ス位相差条件に対したＲＦソースパワーは約１６００Ｗ
ｓであり、ＲＦバイアスパワーは約４００Ｗｂである。
これは、全体パワー量（ｎｅｔ ｐｏｗｅｒ）を従来の
ものと一致させるために従来ＲＦソース／バイアスパワ
ーの各々二倍を印可したことである。そして、チャンバ
ー５０の圧力は３ｍｔｏｒｒであり、酸化膜２２に対し
たプラズマー蝕刻ガスに１５Ｃ4Ｆ8と３５Ａｒの混合ガ
スを使用する。
プラズマー密度（ｐｌａｓｍａ ｄｅｎｓｉｔｙ）は各
々増加及び減少される。この時、各ＲＦソース／バイア
ス位相差条件に対したＲＦソースパワーは約１６００Ｗ
ｓであり、ＲＦバイアスパワーは約４００Ｗｂである。
これは、全体パワー量（ｎｅｔ ｐｏｗｅｒ）を従来の
ものと一致させるために従来ＲＦソース／バイアスパワ
ーの各々二倍を印可したことである。そして、チャンバ
ー５０の圧力は３ｍｔｏｒｒであり、酸化膜２２に対し
たプラズマー蝕刻ガスに１５Ｃ4Ｆ8と３５Ａｒの混合ガ
スを使用する。
【００３４】まず、ＲＦバイアスパワーをＲＦソースパ
ワーに対してディレーさせない場合、酸化膜２２上に形
成されたフォトレジスト膜パターン２４をマスクに使用
して酸化膜２２にコンタクトホールを形成する時、蝕刻
時間が増加することができるようにコンタクトホール線
幅（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が従来と
同じように増加された。
ワーに対してディレーさせない場合、酸化膜２２上に形
成されたフォトレジスト膜パターン２４をマスクに使用
して酸化膜２２にコンタクトホールを形成する時、蝕刻
時間が増加することができるようにコンタクトホール線
幅（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が従来と
同じように増加された。
【００３５】言い換えれば、コンタクトホール両側のフ
ォトレジスト膜パターン２４がコンタクトホール形成領
域の酸化膜２２蝕刻する時、一緒に蝕刻され、コンタク
トホールの線幅を増加させたことである。このような現
象はＲＦバイアスパワーをＲＦソースパワーに対してπ
／２くらいディレーさせた場合も同じように現れた。し
かし、ＲＦバイアスパワーをＲＦソースパワーに対して
πあるいは３π／２くらいディレーさせた場合は次のよ
うにコンタクトホール２６上部の線幅が維持される。
ォトレジスト膜パターン２４がコンタクトホール形成領
域の酸化膜２２蝕刻する時、一緒に蝕刻され、コンタク
トホールの線幅を増加させたことである。このような現
象はＲＦバイアスパワーをＲＦソースパワーに対してπ
／２くらいディレーさせた場合も同じように現れた。し
かし、ＲＦバイアスパワーをＲＦソースパワーに対して
πあるいは３π／２くらいディレーさせた場合は次のよ
うにコンタクトホール２６上部の線幅が維持される。
【００３６】図４Ａないし図４Ｃはπディレー条件に対
した半導体装置のコンタクホール２６形成姿を時間によ
り順次的に示した図面であり、図５Ａないし図５Ｃは３
π／２ディレー条件に従う半導体装置のコンタクホール
３０形成姿を時間により順次的に示した図面である。
した半導体装置のコンタクホール２６形成姿を時間によ
り順次的に示した図面であり、図５Ａないし図５Ｃは３
π／２ディレー条件に従う半導体装置のコンタクホール
３０形成姿を時間により順次的に示した図面である。
【００３７】コンタクトホール２６，３０形成のための
試料として、半導体基板２０上に約１１，０００ÅのＢ
ＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）酸化膜２２を形成し、この膜上にＭＬＲ
（ＭｕｌｔｉーＬａｙｅｒ Ｒｅｓｉｓｔ）膜パターン
を形成したことを使用する。ＭＬＲ膜パターンは上部酸
化膜が１，４００Åであり、下部フォトレジスト膜が
８，０００Åである構造になっている。パターンにより
正義されたコンタクトホール２６，３０の初期線幅（Ｃ
ｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）は０．２μｍで
ある。
試料として、半導体基板２０上に約１１，０００ÅのＢ
ＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）酸化膜２２を形成し、この膜上にＭＬＲ
（ＭｕｌｔｉーＬａｙｅｒ Ｒｅｓｉｓｔ）膜パターン
を形成したことを使用する。ＭＬＲ膜パターンは上部酸
化膜が１，４００Åであり、下部フォトレジスト膜が
８，０００Åである構造になっている。パターンにより
正義されたコンタクトホール２６，３０の初期線幅（Ｃ
ｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）は０．２μｍで
ある。
【００３８】図４Ａを参照すると、酸化膜２２を圧力及
びパワー、そして、蝕刻ガスを使用し、πディレー条件
を使用して半導体製造装置に５分の間に蝕刻した時、フ
ォトレジスト膜パターン２４もある程度蝕刻される。し
かし、コンタクトホール２６両側のフォトレジスト膜パ
ターン２４は他の部分のフォトレジスト膜パターン２４
とは異なりほとんど蝕刻されないで、山の姿の非蝕刻フ
ォトレジスト膜パターン２７に残るようになる。非蝕刻
フォトレジスト膜パターン２７上にはポリマー（ｐｏｌ
ｙｍｅｒ）２８が薄く形成されている。
びパワー、そして、蝕刻ガスを使用し、πディレー条件
を使用して半導体製造装置に５分の間に蝕刻した時、フ
ォトレジスト膜パターン２４もある程度蝕刻される。し
かし、コンタクトホール２６両側のフォトレジスト膜パ
ターン２４は他の部分のフォトレジスト膜パターン２４
とは異なりほとんど蝕刻されないで、山の姿の非蝕刻フ
ォトレジスト膜パターン２７に残るようになる。非蝕刻
フォトレジスト膜パターン２７上にはポリマー（ｐｏｌ
ｙｍｅｒ）２８が薄く形成されている。
【００３９】非蝕刻フォトレジスト膜パターン２７は図
４Ｂ及び図４Ｃに図示されたように、蝕刻時間を各々１
０分及び１６分１３分に増加させても蝕刻されなく、そ
のパターン２７上に形成されているポリマー２８の量が
ますます増加される。ポリマー２８はコンタクトホール
２６両側のフォトレジスト膜パターン２７の浸食を防止
し、蝕刻時間が増加されるにより、コンタクトホール２
６入り口側に形成され、コンタクホール２６上部の線幅
ａ２を維持させ、その下部の線幅ｂ１を相対的に小さく
形成させる。これで、０．１μｍの線幅を持つコンタク
ホール形成も可能になる。
４Ｂ及び図４Ｃに図示されたように、蝕刻時間を各々１
０分及び１６分１３分に増加させても蝕刻されなく、そ
のパターン２７上に形成されているポリマー２８の量が
ますます増加される。ポリマー２８はコンタクトホール
２６両側のフォトレジスト膜パターン２７の浸食を防止
し、蝕刻時間が増加されるにより、コンタクトホール２
６入り口側に形成され、コンタクホール２６上部の線幅
ａ２を維持させ、その下部の線幅ｂ１を相対的に小さく
形成させる。これで、０．１μｍの線幅を持つコンタク
ホール形成も可能になる。
【００４０】又、図５Ａを参照すると、酸化膜２２を圧
力及びパワー、そして、蝕刻ガスを同一に使用し、３π
／２ディレー条件を使用して４分３０秒の間に蝕刻した
時、πディレー条件の試料と同じように、コンタクホー
ル３０両側に蝕刻されない山の姿の比蝕刻フォトレジス
ト膜パターン３１及びこのパターン３１上のポリマー３
２が形成される。
力及びパワー、そして、蝕刻ガスを同一に使用し、３π
／２ディレー条件を使用して４分３０秒の間に蝕刻した
時、πディレー条件の試料と同じように、コンタクホー
ル３０両側に蝕刻されない山の姿の比蝕刻フォトレジス
ト膜パターン３１及びこのパターン３１上のポリマー３
２が形成される。
【００４１】図５Ｂ及び図５Ｃにおいて、蝕刻時間をお
のおの９分及び１６分５０秒に増加させた時、ポリマー
３２量が増加され、コンタクトホール３０上部の線幅ａ
３は維持され、コンタクトホール３０下部の線幅ｂ２が
線幅ａ３に比べて相対的に小さく形成される。これで、
πディレー条件と同じようにポリマー３２量の調節に
０．１μｍ程度の超微細パターン蝕刻が可能するように
なる。
のおの９分及び１６分５０秒に増加させた時、ポリマー
３２量が増加され、コンタクトホール３０上部の線幅ａ
３は維持され、コンタクトホール３０下部の線幅ｂ２が
線幅ａ３に比べて相対的に小さく形成される。これで、
πディレー条件と同じようにポリマー３２量の調節に
０．１μｍ程度の超微細パターン蝕刻が可能するように
なる。
【００４２】上述したようにＲＦソース／バイアスパワ
ーを周期的にオン／オフさせ、その位相差を調節するパ
ルス（ｐｕｌｓｅ）プラズマー蝕刻方法を通じて上部線
幅ａ２，ａ３を維持させながら、コンタクトホール２
６，３０を形成することができる。又、フォトレジスト
膜パターン２４上に形成されるポリマー２８，３２の量
を調節して超微細パターン蝕刻ができる。
ーを周期的にオン／オフさせ、その位相差を調節するパ
ルス（ｐｕｌｓｅ）プラズマー蝕刻方法を通じて上部線
幅ａ２，ａ３を維持させながら、コンタクトホール２
６，３０を形成することができる。又、フォトレジスト
膜パターン２４上に形成されるポリマー２８，３２の量
を調節して超微細パターン蝕刻ができる。
【００４３】
【発明の効果】本発明は従来のプラズマー蝕刻方法とし
てコンタクトホールを形成するにおいて、フォトレジス
ト膜が浸食され、コンタクトホールが上部線幅を増加さ
せる問題点を解決したことであり、ＲＦソース／バイア
スパワーをオン／オフさせ、その位相差を調節してコン
タクトホールの上部線幅を維持させることができるし、
蝕刻工程する時、フォトレジスト膜に形成されるポリマ
ーの量を調節してコンタクトホールの線幅を現象させる
ことができる効果がある。
てコンタクトホールを形成するにおいて、フォトレジス
ト膜が浸食され、コンタクトホールが上部線幅を増加さ
せる問題点を解決したことであり、ＲＦソース／バイア
スパワーをオン／オフさせ、その位相差を調節してコン
タクトホールの上部線幅を維持させることができるし、
蝕刻工程する時、フォトレジスト膜に形成されるポリマ
ーの量を調節してコンタクトホールの線幅を現象させる
ことができる効果がある。
【図１】従来の半導体装置の乾式蝕刻方法によるＲＦソ
ース／バイアスパワーをオシロスコプとして測定した波
形図。
ース／バイアスパワーをオシロスコプとして測定した波
形図。
【図２】図１のパワー条件による半導体装置のコンタク
トホール形成姿を時間による順次的に示した図面。
トホール形成姿を時間による順次的に示した図面。
【図３】本発明の実施例による半導体装置の乾式蝕刻方
法によるＲＦソース／バイアスパワーの位相差条件を示
した波形図。
法によるＲＦソース／バイアスパワーの位相差条件を示
した波形図。
【図４】図３のπディレー条件による半導体装置のコン
タクトホール形成姿を時間により順次的に示した図面。
タクトホール形成姿を時間により順次的に示した図面。
【図５】図３の３π／２ディレー条件による半導体装置
のコンタクトホール形成姿を時間により順次的に示した
図面。
のコンタクトホール形成姿を時間により順次的に示した
図面。
【図６】本発明の実施例による半導体製造装置の構成を
示したブロック図。
示したブロック図。
１０，２０…半導体基板 １２，２２…酸化膜 １４，２４…フォトレジスト膜 １６，２６，３０…コンタクトホール ２７…非蝕刻フォトレジスト膜パターン ２８…ポリマー ５０…プラズマー蝕刻チャンバー ５２…電磁誘導コイル ５３…セラミックチャンバー壁 ５４…アルミニウムプレート ５６…基板支持台 ５７…シリンダー ６０，７０…ＲＦパワー供給器 ８０，９０…関数発生器
フロントページの続き (72)発明者 チ，キェン−コー 大韓民国，キュンギ−ド，スオン，クオン スン−ク，クオンスン−ドング 1267，ハ ンスン アパートメント 810−704
Claims (22)
- 【請求項１】 半導体基板２０あるいは前記半導体基板
２０上に形成された所定の膜２２上に蝕刻部位が露出さ
れるようにフォトレシズト膜パターン２４を形成して、
半導体基板２０ないし所定の膜２４を乾式蝕刻する方法
において、 蝕刻チャンバー５０内の一つの電極５２にＲＦソースパ
ワーを印可して前記蝕刻チャンバー５０内でプラズマー
を形成するステップと、 前記蝕刻チャンバー５０内の半導体基板２０を支持する
他の電極５６にＲＦバイアスパワーを印可するステップ
と、 前記ＲＦソースパワー及びＲＦバイアスパワーを周期的
にオン／オフさせ、前記ＲＦソースパワーとＲＦバイア
スパワーが所定の位相差を持つようにするステップを含
んで、 前記蝕刻部位の両側のフォトレジスト膜パターン２４の
所定部分が蝕刻されないで残り、蝕刻されないフォトレ
ジスト膜パターン２４上にポリマー２８，３２が形成さ
れ、蝕刻部位の線幅ａ２、ａ３が維持されるようにする
ことを特徴とする半導体装置の乾式蝕刻方法。 - 【請求項２】 前記所定の膜２２は酸化膜であることを
特徴とする請求項１に記載の半導体装置の乾式蝕刻方
法。 - 【請求項３】 前記フォトレジスト膜パターン２４によ
り画定された蝕刻部位の線幅ａ２、ａ３は０．２５μｍ
より相対的に小さい範囲内に形成されることを特徴とす
る請求項１に記載の半導体装置の乾式蝕刻方法。 - 【請求項４】 前記ＲＦソースパワーは低圧高密度プラ
ズマーソースであることを特徴とする請求項１に記載の
半導体装置の乾式蝕刻方法。 - 【請求項５】 前記低圧高密度プラズマーソースはＩＣ
Ｐ、ＥＣＲ、Ｈｅｌｉｃｏｎ、そして、ＳＷＰ中、ある
一つであることを特徴とする請求項４に記載の半導体装
置の乾式蝕刻方法。 - 【請求項６】 前記ＲＦソースパワーを周期的にオン／
オフさせる時、プラズマーの密度が増減されることを特
徴とする請求項１に記載の半導体装置の乾式蝕刻方法。 - 【請求項７】 前記ＲＦソースパワー及びＲＦバイアス
パワーは各々３００μｓ周期と、５０％のデュティ比率
を持つことを特徴とする請求項１に記載の半導体装置の
乾式蝕刻方法。 - 【請求項８】 前記ＲＦソースパワーレベルは約１６０
０Ｗａｔｔｓであり、前記ＲＦバイアスパワーレベルは
約４００Ｗａｔｔｓである請求項１に記載の半導体装置
の乾式蝕刻方法。 - 【請求項９】 前記ＲＦバイアスパワーは前記ＲＦソー
スパワーに対してπ〜３π／２範囲内にディレーされる
ことを特徴とする請求項１に記載の半導体装置の乾式蝕
刻方法。 - 【請求項１０】 前記ポリマー２８，３２は位相差が増
加すればするほどその量が増加されることを特徴とする
請求項１に記載の半導体装置の乾式蝕刻方法。 - 【請求項１１】 前記ポリマー２８，３２の量が増加す
ればするほど、前記蝕刻部位の下部線幅ｂ１，ｂ２が上
部線幅ａ２、ａ３より相対的に小さく形成されることを
特徴とする請求項１に記載の半導体装置の乾式蝕刻方
法。 - 【請求項１２】 半導体基板２０ないし前記半導体基板
２０上に形成された所定の膜２２上に蝕刻部位が露出さ
れるようにフォトレジスト膜パターン２４を形成して前
記半導体基板２０ないし前記所定の膜２２を乾式蝕刻す
る半導体製造装置において、 プラズマー蝕刻チャンバー５０と、 前記チャンバー５０内の一つの電極５２に電気的に接続
され、前記チャンバー５０内でプラズマーを発生させる
第１ＲＦパワーを発生する第１ＲＦパワー供給器６０
と、 前記第１ＲＦパワー供給器６０で発生される第１ＲＦパ
ワーを周期的にオン／オフすることにより変調された第
１ＲＦパワーの生成に用いられる第１関数発生器８０
と、 前記チャンバー５０内の他の電極５６に電気的に接続さ
れ、第２ＲＦパワーを供給する第２ＲＦパワー供給器７
０と、 前記第２ＲＦパワー供給器７０で発生される第２ＲＦパ
ワーを周期的にオン／オフすることにより変調された第
２ＲＦパワーの生成に用いるための、変調された第２Ｒ
Ｆパワーが前記変調された第１ＲＦパワーと所定の位相
差を持つようにする第２関数発生器９０を含み、 前記蝕刻部位両側のフォトレジスト膜パターン２４の所
定部分が蝕核されないで残り、蝕刻されないフォトレジ
スト膜パターン２４上にポリマー２８，３２が形成され
蝕刻部位の線幅ａ２、ａ３を維持させることを特徴とす
る乾式蝕刻半導体製造装置。 - 【請求項１３】 前記所定の膜２２は酸化膜であること
を特徴とする請求項１２に記載の乾式蝕刻半導体製造装
置。 - 【請求項１４】 前記フォトレジスト膜パターン２４に
より画定された蝕刻部位の線幅ａ２、ａ３は０．２５μ
ｍより相対的に小さい範囲内に形成されることを特徴と
する請求項１２に記載の乾式蝕刻半導体製造装置。 - 【請求項１５】 前記プラズマー形成ソースは低圧高密
度プラズマーソースであることを特徴とする請求項１２
に記載の乾式蝕刻半導体製造装置。 - 【請求項１６】 前記低圧高密度プラズマーソースはＩ
ＣＰ、ＥＣＲ、Ｈｅｌｉｃｏｎ、そして、ＳＷＰ中、い
ずれかであることを特徴とする請求項１５に記載の乾式
蝕刻半導体製造装置。 - 【請求項１７】 前記第１ＲＦパワーを周期的にオン／
オフさせる時、プラズマーの密度が増減されることを特
徴とする請求項１２に記載の乾式蝕刻半導体製造装置。 - 【請求項１８】 前記第１ＲＦパワー及び第２ＲＦパワ
ーは各々３００μｓ周期と、約５０％のデュティ比率を
持つことを特徴とする請求項１２に記載の乾式蝕刻半導
体製造装置。 - 【請求項１９】 前記第１パワーレベルは約１６００Ｗ
ａｔｔｓであり、前記第２ＲＦパワーレベルは約４００
Ｗａｔｔｓである請求項１２に記載の乾式蝕刻半導体製
造装置。 - 【請求項２０】 前記第２ＲＦパワーは前記第１ＲＦパ
ワーに対してπ〜３π／２範囲内にディレーされること
を特徴とする請求項１２に記載の乾式蝕刻半導体製造装
置。 - 【請求項２１】 前記ポリマー２８，３２は前記位相差
が増加すればするほど、その量が増加されることを特徴
とする請求項１２に記載の乾式蝕刻半導体製造装置。 - 【請求項２２】 前記ポリマー２８，３２の量が増加す
ればするほど、前記蝕刻部位の下部線幅ｂ１，ｂ２が上
部線幅ａ２、ａ３より相対的に小さく形成されることを
特徴とする請求項１２に記載の乾式蝕刻半導体製造装
置。
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