CN1129959C - 干法腐蚀半导体层的工艺和设备 - Google Patents

干法腐蚀半导体层的工艺和设备 Download PDF

Info

Publication number
CN1129959C
CN1129959C CN98114842A CN98114842A CN1129959C CN 1129959 C CN1129959 C CN 1129959C CN 98114842 A CN98114842 A CN 98114842A CN 98114842 A CN98114842 A CN 98114842A CN 1129959 C CN1129959 C CN 1129959C
Authority
CN
China
Prior art keywords
power
plasma
equipment
bias power
power source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98114842A
Other languages
English (en)
Other versions
CN1203442A (zh
Inventor
申暻燮
池京求
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1203442A publication Critical patent/CN1203442A/zh
Application granted granted Critical
Publication of CN1129959C publication Critical patent/CN1129959C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明涉及一种利用具有开口的光刻胶图形干法腐蚀半导体衬底或形成于半导体衬底的层的工艺和设备,所述工艺包括:在腐蚀室中两电极之一上加RF功率源,在腐蚀室中形成等离子体;在腐蚀室中两电极的另一个上加RF偏置功率,其中两电极的另一个支撑半导体衬底;及启动将周期性地开/关的RF功率源和RF偏置功率源,使两者间具有相位差;光刻胶图形开口的两侧壁上部边缘部分未被腐蚀,同时此上部边缘上形成了聚合物,从而得到与开口相应的腐蚀部分的临界尺寸。

Description

干法腐蚀半导体层 的工艺和设备
本发明涉及一种干法腐蚀半导体层的工艺和设备。特别涉及一种通过时间调制周期间性地开/关RF功率和RF偏置功率,使两者间产生相位差,从而形成临界尺寸小于约0.25μm的接触孔的干法腐蚀半导体层的工艺和设备。
在半导体器件制造过程中,由于半导体器件集成度的提高,形成器件的工艺变得更难。
利用等离子源的干法腐蚀工艺需要用低压高密度等离子源,以便形成设计规则小于四分之一微米的精细图形。低压高密度等离子源通过甚至在几毫乇或几毫乇以下保持密度高于1011cm-3而具有很高的腐蚀速率,所以可以进行高各向异性腐蚀工艺。多数情况下,由于RF功率与加到半导体衬底上的RF偏置功率是分开的,所以优点是可以独立地控制掺入到半导体衬底中的离子的能量。因此,目前低压高密度等离子源已被普遍采用。
低压高密度等离子源的例子有ICP(感应耦合等离子)、ECR(电子回旋加速器谐振)、Helicon、SWP(表面波等离子)等。一些新源目前正在进行开发之中。
上述低压高密度等离子源的问题是,由于低压处理的处理区很窄,且电子温度很高,导致了凹陷现象(notching phenomenon),和由于高离解度造成的低选择率等。
为了解决这些问题,已对硬件作了改进,并在新气体化学性质研究方面做了大量工作。
一般情况下,在腐蚀氧化层接触时,通过利用CFx类聚合物来控制选择率。众所周知,所用的C/F比越高,则选择率越高。然而,由于低压高密度等离子源的离解度很高,所以C/F比很难再增大。所以导致了低选择率的问题。
为了避免这个问题,可以用高C/F比的气体或代之以在离解度较低的下游区进行处理。
图1是利用示波器测量现有技术的干法腐蚀半导体器件的RF功率和RF偏置功率的波形图。图2A-2C是展示根据图1的功率条件形成半导体层的接触孔的顺序工艺的示意图。
参见图1,众所周知,干法腐蚀半导体器件常规工艺的RF功率和RF偏置功率皆利用高连续波。
利用RF功率和RF偏置功率在绝缘层上形成接触孔的具体情况如下。
首先,关于形成接触孔16的实例,在半导体衬底10上形成约11,000埃厚的BPSG氧化层12。然后在氧化层12上形成MLR(多层抗蚀剂层)图形。MLR图形的结构是上层氧化层厚为1,400埃,下层光刻胶图形14厚为8,000埃。
由该图形限定的接触孔16的临界尺寸为0.2微米。此时,等离子室的压力为3毫乇,RF功率和RF偏置功率源分别为约800瓦和200瓦。氧化层12的腐蚀气体可以用15C4F8和35Ar的混合气。
参见图2,利用上述压力和功率条件及腐蚀气体腐蚀氧化层12时,光刻胶图形14多少也被腐蚀掉一些,其厚度减小。特别是,存在着腐蚀了光刻胶图形的接触孔16两侧壁上的上部边缘部分和从其中心向外稍微倾斜的侵蚀现象。
图2B展示了氧化层12被腐蚀4分钟后形成接触孔16的工艺。由于光刻胶图形14的厚度进一步减小,接触孔16两侧壁光刻胶图形14的侵蚀加深,所以氧化层12的下部被腐蚀,上部临界尺寸有一定程度的增大。
图2C展示了氧化层12被腐蚀5分50秒后形成接触孔16的工艺。由于与图2B相比光刻胶图形14的厚度减少很多,接触孔16两侧壁上光刻胶图形14的侵蚀进一步加深,并且不能平稳地用作掩膜,所以,接触孔16的上部临界尺寸为a1′,为图2A的al的两倍。
如上所述,干法腐蚀半导体的常规工艺存在许多问题,因为光刻胶图形14的侵蚀造成了接触孔16的上部临界尺寸增大,所以很难腐蚀超精细图形。
本发明旨在解决上述问题,目的是提供一种干法腐蚀半导体层的工艺和设备,防止被腐蚀部分的光刻胶图形的侵蚀,保持或减小被腐蚀部分的上部临界尺寸。
本发明另一目的是提供一种干法腐蚀半导体层的方法和设备,周期性地开/关RF功率和RF偏置功率,通过控制相位差将聚合物粘附于光刻胶图形上,以便保持被腐蚀部分的临界尺寸,通过控制聚合物的量,可以腐蚀约0.1微米的精细图形。
本发明提供的利用具有开口的光刻胶图形干法腐蚀半导体衬底或形成于此衬底上的层的方法,所说工艺包括以下步骤:
在腐蚀室中两电极之一上加RF功率源,在腐蚀室中形成等离子体;
在腐蚀室中两电极的另一个上加RF偏置功率源,其中两电极的另一个支撑半导体衬底;及
利用函数发生器启动将要周期性地开/关的RF功率源和RF偏置功率源,使两者间具有相位差,
其中光刻胶图形开口的两侧壁上部边缘部分未被腐蚀,同时在此上部边缘上形成聚合物,由此得到了与开口相应的腐蚀部分的临界尺寸。
本发明提供的利用具有开口的光刻胶图形干法腐蚀半导体衬底或形成于此衬底上的层的半导体设备,所述设备包括:
等离子腐蚀室;
与腐蚀室的两电极之一电连接的RF功率源,用于产生能够在腐蚀室产生等离子的RF功率;
第一函数发生器,用于通过周期性地开/关来自RF功率源的RF功率以便产生第一调制的RF功率;
与腐蚀室中两电极的另一个电连接的RF偏置功率源,用于产生RF偏置功率;及
第二函数发生器,用于通过周期性地开/关来自RF偏置功率源的RF偏置功率以便产生第二调制的RF功率;
其中所述第一和第二调制的RF功率间存在相位差,且其中光刻胶图形开口两侧壁上部边缘部分未被腐蚀,同时在此上部边缘部分形成了聚合物,从而得到相应于开口的腐蚀部分临界尺寸。
对于本领域的技术人员来说,参照附图可以理解本发明,更清楚本发明的目的。
附图简要说明:
图1是利用示波器测量的现有技术干法腐蚀半导体器件的RF功率和RF偏置功率的波形图;
图2A-2C是展示在图1的功率条件下形成半导体层的接触孔的顺序工艺的示意图;
图3是展示本发明实例的干法腐蚀半导体工艺的RF功率和RF偏置功率的相位差的波形图形;
图4A-4C、图5A-5C是展示在图3的功率条件下形成半导体层的接触孔的顺序工艺的示意图;
图6是根据本发明实例的半导体设备构形的框图。
下面参照图3-6详细说明本发明的优选实施例。图6是根据本发明实例的半导体设备构形的框图。
参见图6,本发明实例的腐蚀半导体层的等离子设备包括等离子腐蚀室50、RF功率源60、RF偏置功率源70、函数发生器80、延迟函数发生器90和匹配电路68和78。等离子腐蚀半导体层的设备利用低压高密度等离子源可以腐蚀半导体衬底20或形成于衬底20上的层,例如形成于衬底20上的氧化层22。此时,光刻胶图形24形成于衬底20上,以暴露衬底20或氧化层22的要腐蚀部分。可以利用图形24作掩膜腐蚀衬底20或氧化层22。低压高密度等离子源选自感应耦合等离子体(ICP)、电子回旋加速器谐振(ECR)、海立康等离子体(Helicon plasma)和表面波等离子体(SWP)组成的组。该实例中用ICP源。
在等离子腐蚀室50中,例如铜等电磁感应线圈52围绕圆柱形陶瓷室壁53绕制成两电极之一。支撑半导体衬底20的衬底支架56设置于腐蚀室50的圆柱57的上部,作为两个电极中的另一个。支架56设置在线圈所在平面之下3cm。
完成反应后,通过腐蚀室50上部的铝板制的气体入口引入的等离子体腐蚀气体被TMP(涡轮分子泵)排放到腐蚀室50外。
RF功率源60与线圈52电连接,给腐蚀室50提供13.56MHZ的RF功率,以便在腐蚀室50内产生等离子体。功率源60包括RF功率发生器62、混频器64、RF功率放大器66和增益控制反馈环67。此外,在时间调制(此后称为TM)后,通过RF功率放大器66,电源60输出由RF功率发生器62产生的RF功率,和混频器64中具有由函数发生器80产生的预定周期调制的波形。此时,通过RF功率放大器66输出的RF功率源变成以预定周期开/关的RF功率。
RF偏置功率源70与衬底支架56电连接,为腐蚀室50提供13.56MHZ的RF功率。与RF功率源60类似,功率源70包括RF发生器72、混频器74、RF功率放大器76和增益控制反馈环77。混频器74接收延迟函数发生器90产生的调制波形,该调制波形被延迟了和由函数发生器80产生的调制波形一样的相位差Ψ。本发明中相位差Ψ为0、π/2、π、3π/2等。
通过RF功率放大器76输出的RF偏置功率变成以预定周期开/关的RF功率。RF功率源通过匹配装置68加到电磁感应线圈上。RF偏置功率通过匹配装置78加到衬底支架56上。
图3是展示本发明实例的干法腐蚀半导体工艺的RF功率和RF偏置功率的相位差情况的波形图。
参见图3,本发明实例的干法腐蚀半导体工艺的RF功率和RF偏置功率的相位差情况包括RF偏置功率没有相对RF功率源延迟的情况,和RF偏置功率延迟了π/2、π、3π/2的情况。
每种相位差情况下的调制波形示于图3。
此时,所用RF功率和RF偏置功率的周期从几十μs到几百μs。该实例中,分别利用300μs的RF功率和RF偏置功率的周期及50%的占空比进行TM。即,每个RF功率和RF偏置功率的开和关状态皆为150μs。
在开或关RF功率和RF偏置功率时,等离子体密度分别增大或减小。此时,相关于RF功率和RF偏置功率间存在相位差情况的RF功率源约为1600瓦,其中的RF偏置功率约为400瓦。所用的这些值两倍于常规RF功率和RF偏置功率的量,以便与现有技术器件的总净功率一致。腐蚀室50的压力为3毫乇。氧化层22的腐蚀气用作15C4F8和35Ar的混合气。
首先,如果RF偏置功率相对于RF功率源没有延迟,在利用光刻胶图形24作掩模在氧化层22上形成接触孔时,与现有技术相同,接触孔的上临界尺寸与腐蚀时间成正比地增大。
换言之,在腐蚀形成接触孔区中的氧化层22期间,会腐蚀接触孔两侧壁上光刻胶图形24,所以接触孔的临界尺寸会增大。
这种现象与RF偏置功率相对RF功率延迟π/2的情况类似。然而,如果RF偏置功率相对RF功率源延迟π或3π/2,则可以保持接触孔26的上部临界尺寸。
图4A-4C是顺序展示上述π延迟情况下形成半导体层的接触孔26的工艺的示意图。图5A-5C是顺序展示上述3π/2延迟情况下形成半导体层的接触孔30的工艺的示意图。
关于形成接触孔26或30的实例,在半导体衬底20上形成约11,000埃的BPSG(硼磷硅玻璃)氧化层22,在氧化层上形成MLR(多层抗蚀剂)图形。MLR图形的结构为上层氧化层的厚度为1,400挨,下层光刻胶层图形的厚度为8,000埃。由该图形限定的接触孔26和30的临界尺寸为0.2微米。
参见图4A,利用处理半导体层的设备,在上述压力、功率、腐蚀气体及π延迟条件下腐蚀氧化层22,持续时间为5分钟,光刻胶图形24多少可被腐蚀掉一些。然而,接触孔两侧壁上的光刻胶图形24不象其它部分的光刻胶图形24那样,几乎没被腐蚀,所以留下了未被腐蚀的山峰状光刻胶图形27。未被腐蚀的光刻胶图形27上薄薄地形成一层聚合物28。
如图4B和4C所示,未被腐蚀的光刻胶图形27甚至在各腐蚀时间增长到10分钟和16分13秒时也未被腐蚀,形成于图形27上的聚合物28的量逐渐增加。聚合物28防止了接触孔26两侧壁上的光刻胶图形27被侵蚀,接触孔与腐蚀时间增加成正比向着入口被形成,所以保持了上部临界尺寸a2,下部临界尺寸b1形成得相对较窄。这样一来,便可以形成临界尺寸为0.1微米的接触孔。
另外,参见图5,在利用上述压力、功率、腐蚀气、及3π/2延迟条件下腐蚀氧化层22,持续时间为4分30秒时,与π延迟条件下情况类似,接触孔两侧壁上残留了山峰状未被腐蚀的光刻胶图形31,并在图形31上形成了聚合物32。
参见图5B和5C,在每次腐蚀时间分别增加至9分钟和16分50秒时,聚合物32的量增加,所以保持了接触孔的上部临界尺寸,接触孔30的下部临界尺寸b2相对于上部临界尺寸a3形成得较窄。这样,与π延迟情况类似,通过控制聚合物32的量,可以腐蚀约0.1微米的超精细图形。
如上所述,利用周期性开/关RF功率和RF偏置功率的脉冲等离子腐蚀工艺,控制相位差,形成了接触孔26和30,同时保持了上部临界尺寸a2和a3。另外,通过控制形成于光刻胶图形24上的聚合物28和32的量,可以腐蚀超精细图形。
所以,本发明解决了在利用常规等离子腐蚀工艺形成接触孔时,光刻胶图形被侵蚀和接触孔上部临界尺寸增大的问题。
本发明的工艺和设备具有以下效果,即通过开/关RF功率和RF偏置功率,控制相位差,可以减小接触孔的上部临界尺寸,通过控制腐蚀期间形成于光刻胶图形上的聚合物的量,可以减小接触孔的临界尺寸。

Claims (22)

1.利用具有开口的光刻胶图形干法腐蚀半导体衬底或形成于此衬底上的层的方法,所说工艺包括以下步骤:
在腐蚀室中两电极之一上加RF功率源,在腐蚀室中形成等离子体;
在腐蚀室中两电极的另一个上加RF偏置功率源,其中两电极的另一个支撑半导体衬底;及
利用函数发生器启动将要周期性地开/关的RF功率源和RF偏置功率源,使两者间具有相位差,
其中光刻胶图形开口的两侧壁上部边缘部分未被腐蚀,同时在此上部边缘上形成聚合物,由此得到了与开口相应的腐蚀部分的临界尺寸。
2.如权利要求1的方法,其中,所述层是氧化层。
3.如权利要求1的方法,其中,所述腐蚀部分的临界尺寸小于0.25微米。
4.如权利要求1的方法,其中,所述RF功率源是低压高密度等离子源。
5.如权利要求4的方法,其中,所述低压高密度等离子源选自由感应耦合等离子体、电子回旋加速器谐振、海立康等离子体和表面波等离子体组成的组。
6.如权利要求1的方法,其中,随着周期性开/关所述RF功率源,所述等离子体的密度增加/减小。
7.如权利要求1的方法,其中,所述RF功率源和RF偏置功率源的周期皆为300μs,占空比皆为50%。
8.如权利要求1的方法,其中,所述RF功率和RF偏置功率分别为1600瓦和400瓦。
9.如权利要求1的方法,其中,所述RF偏置功率相对于所述RF功率延迟的相位差从π到3π/2。
10.如权利要求1的方法,其中,所述聚合物的量与所述RF功率和RF偏置功率间相位差成比例地增加。
11.如权利要求1的方法,其中,当聚合物的量增加时,所述被腐蚀部分的底部临界尺寸被形成得窄于所述腐蚀部分顶部的临界尺寸。
12.利用具有开口的光刻胶图形干法腐蚀半导体衬底或形成于此衬底上的层的半导体设备,所述设备包括:
等离子腐蚀室;
与腐蚀室的两电极之一电连接的RF功率源,用于产生能够在腐蚀室产生等离子的RF功率;
第一函数发生器,用于通过周期性地开/关来自RF功率源的RF功率以便产生第一调制的RF功率;
与腐蚀室中两电极的另一个电连接的RF偏置功率源,用于产生RF偏置功率;及
第二函数发生器,用于通过周期性地开/关来自RF偏置功率源的RF偏置功率以便产生第二调制的RF功率;
其中所述第一和第二调制的RF功率间存在相位差,且其中光刻胶图形开口两侧壁上部边缘部分未被腐蚀,同时在此上部边缘部分形成了聚合物,从而得到相应于开口的腐蚀部分临界尺寸。
13.如权利要求12的设备,其中,所述层是氧化层。
14.如权利要求12的设备,其中,所述被腐蚀部分的临界尺寸小于0.25微米。
15.如权利要求12的设备,其中,所述RF功率源是低压高密度等离子源。
16.如权利要求15的设备,其中,所述低压高密度等离子源选自由感应耦合等离子体、电子回旋加速器谐振、海立康等离子体和表面波等离子体组成的组。
17.如权利要求12的设备,其中,通过周期性开/关第一RF功率,使所述等离子体的密度增加/减小。
18.如权利要求12的设备,其中,所述RF功率和RF偏置功率的周期皆为300μs,占空比皆为50%。
19.如权利要求12的设备,其中,所述RF功率和RF偏置功率分别为1600瓦和400瓦。
20.如权利要求12的设备,其中,所述RF偏置功率相对于所述RF功率延迟的相位差从π到3π/2。
21.如权利要求12的设备,其中,所述聚合物的量与所述第一和第二调制的RF功率间相位差成比例地增加。
22.如权利要求12的设备,其中,当聚合物的量增加时,所述被腐蚀部分的底部临界尺寸形成得窄于所述腐蚀部分顶部的临界尺寸。
CN98114842A 1997-06-25 1998-06-15 干法腐蚀半导体层的工艺和设备 Expired - Fee Related CN1129959C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019970027274A KR100253080B1 (ko) 1997-06-25 1997-06-25 반도체 장치의 건식식각 방법 및 그 제조 장치
KR27274/1997 1997-06-25
KR27274/97 1997-06-25

Publications (2)

Publication Number Publication Date
CN1203442A CN1203442A (zh) 1998-12-30
CN1129959C true CN1129959C (zh) 2003-12-03

Family

ID=19511170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98114842A Expired - Fee Related CN1129959C (zh) 1997-06-25 1998-06-15 干法腐蚀半导体层的工艺和设备

Country Status (4)

Country Link
JP (1) JPH1167741A (zh)
KR (1) KR100253080B1 (zh)
CN (1) CN1129959C (zh)
TW (1) TW445542B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3533105B2 (ja) 1999-04-07 2004-05-31 Necエレクトロニクス株式会社 半導体装置の製造方法と製造装置
US6193855B1 (en) * 1999-10-19 2001-02-27 Applied Materials, Inc. Use of modulated inductive power and bias power to reduce overhang and improve bottom coverage
US6806201B2 (en) 2000-09-29 2004-10-19 Hitachi, Ltd. Plasma processing apparatus and method using active matching
KR100735745B1 (ko) * 2001-07-18 2007-07-06 삼성전자주식회사 반도체 소자 제조용 멀티스탭 식각방법
JP2005130198A (ja) * 2003-10-23 2005-05-19 Ulvac Japan Ltd 高周波装置
US8192576B2 (en) * 2006-09-20 2012-06-05 Lam Research Corporation Methods of and apparatus for measuring and controlling wafer potential in pulsed RF bias processing
JP5221403B2 (ja) * 2009-01-26 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置および記憶媒体
KR101286242B1 (ko) 2009-12-14 2013-07-15 삼성전자주식회사 반도체 소자 제조 방법
CN102915959B (zh) * 2012-10-08 2015-06-17 上海华力微电子有限公司 一种简化存储器中字线介电质膜刻蚀成型工艺的方法
CN103021934B (zh) * 2012-12-20 2015-10-21 中微半导体设备(上海)有限公司 一种通孔或接触孔的形成方法
CN103903949B (zh) * 2012-12-27 2016-06-01 中微半导体设备(上海)有限公司 一种用于等离子体处理腔室的射频能量控制方法
CN108899275B (zh) * 2018-07-20 2021-03-02 北京北方华创微电子装备有限公司 一种等离子体刻蚀方法

Also Published As

Publication number Publication date
CN1203442A (zh) 1998-12-30
TW445542B (en) 2001-07-11
JPH1167741A (ja) 1999-03-09
KR19990003408A (ko) 1999-01-15
KR100253080B1 (ko) 2000-04-15

Similar Documents

Publication Publication Date Title
CN1129959C (zh) 干法腐蚀半导体层的工艺和设备
US8419958B2 (en) Using positive DC offset of bias RF to neutralize charge build-up of etch features
US5662819A (en) Plasma processing method with controlled ion/radical ratio
US6348158B1 (en) Plasma processing with energy supplied
US6471821B2 (en) Plasma reactor and method
KR101399181B1 (ko) 플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를최소화시키는 방법
US7259104B2 (en) Sample surface processing method
US5236549A (en) Process for plasma etching
US20010051438A1 (en) Process and apparatus for dry-etching a semiconductor layer
KR100292412B1 (ko) 폴리실리콘막에 대한 금속 실리사이드막의 식각선택비를 증가시키는 방법 및 이를 이용한 폴리실리콘막과 금속 실리사이드막의 적층막 식각방법
US20070090090A1 (en) Dry etching method
US20090068767A1 (en) Tuning via facet with minimal rie lag
JP2006032908A (ja) 半導体装置の製造方法
CN1077725C (zh) 一种在半导体器件中形成精细接触孔的方法
CN1302525C (zh) 用于控制掺碳氧化物薄膜的蚀刻偏差的方法
KR100428813B1 (ko) 플라즈마 발생장치 및 이를 이용한 SiO₂박막 식각방법
JPH0774147A (ja) ドライエッチング方法およびドライエッチング装置
JP2001156041A (ja) 半導体装置の製造方法及びその製造装置
US6699792B1 (en) Polymer spacers for creating small geometry space and method of manufacture thereof
JPS62154734A (ja) エツチング方法およびそれに用いる装置
JP2001135631A (ja) 半導体装置及びその製造方法
JPH0817805A (ja) 半導体製造装置
KR100420533B1 (ko) 플라즈마 공정장치 및 이를 이용한 플라즈마 식각방법
KR100298180B1 (ko) 반도체소자의콘택홀형성방법
CN115172155A (zh) 沟槽刻蚀方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031203

Termination date: 20100615