CN1302525C - 用于控制掺碳氧化物薄膜的蚀刻偏差的方法 - Google Patents

用于控制掺碳氧化物薄膜的蚀刻偏差的方法 Download PDF

Info

Publication number
CN1302525C
CN1302525C CNB038004445A CN03800444A CN1302525C CN 1302525 C CN1302525 C CN 1302525C CN B038004445 A CNB038004445 A CN B038004445A CN 03800444 A CN03800444 A CN 03800444A CN 1302525 C CN1302525 C CN 1302525C
Authority
CN
China
Prior art keywords
gas
carbon
molecule
ratio
reactor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB038004445A
Other languages
English (en)
Other versions
CN1533597A (zh
Inventor
戴维·格雷西亚斯
许乌恩－莫格·帕克
维贾雅库马尔·拉马钱德拉拉奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1533597A publication Critical patent/CN1533597A/zh
Application granted granted Critical
Publication of CN1302525C publication Critical patent/CN1302525C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种用于控制掺碳氧化物薄膜的蚀刻偏差的方法，包括在循环的两步骤工艺中进行蚀刻，即掺碳氧化物(CDO)去除工艺，所述CDO去除工艺包括第一气体，以便在CDO层中蚀刻出沟槽。跟在CDO去除工艺后面的是聚合物沉积工艺。聚合物沉积工艺包括在反应器中引入第二气体，以便将聚合物沉积在CDO层的沟槽中。第一气体包括第一分子，第一分子具有碳原子对氟原子的第一比例，第二气体包括第二分子，第二分子具有碳原子对氟原子的第二比例，使得碳原子对氟原子的第二比例大于碳原子对氟原子的第一比例。可以重复上述工艺，从而蚀刻出最终结构。

Description

用于控制掺碳氧化物薄膜的蚀刻偏差的方法
背景技术
在半导体器件制作方面的趋势之一是减小半导体器件的尺寸。因此，构成半导体器件的部件(例如，沟槽通道、触点、互连线、插栓等)的尺寸相应地持续减小。这导致了构成半导体器件的部件的密度增加。如今，制作具有亚微米尺寸的部件的半导体器件，需要程序化加工亚微米结构，如沟槽(trench)和通道(via)。
由于半导体器件的尺寸减小以及构成半导体器件的部件的密度增加，必须控制部件的临界尺寸(Critical Dimension，CD)。部件的临界尺寸是必须在设计公差范围以内的规定的几何结构的尺寸。临界尺寸可以代表为了保持半导体器件性能的一致性而必须的图案化的线的宽度或者两条线之间的距离。如果不控制部件的临界尺寸，则部件可能不按照设计要求工作(例如，由于电阻率、电容或者其它电气特性的变化)，导致半导体器件的性能下降，甚至导致半导体器件严重损坏。
为了控制部件的临界尺寸，用于制作部件的工艺至少应该对蚀刻偏差进行控制。蚀刻偏差是光刻之后所形成的图案的预期尺寸与蚀刻之后实际形成的部件的尺寸之间的差异。例如，如果沟槽的预期宽度是1μm(光刻之后形成图案)，并且如果用于制作沟槽的工艺蚀刻成1.30μm的沟槽，则认为该工艺具有+0.3μm的蚀刻偏差。由于可能无法保持部件的临界尺寸而具有较差的蚀刻偏差是不希望的，这可能导致半导体器件降级和/或失效。
图1A-1C示出了现有技术中的用于在半导体器件的介电层中蚀刻沟槽的工艺。本领域技术人员应该理解，部件如沟槽和通道可以使用在铜互连双重镶嵌集成中，并且介电层对铜互连线、通道和触点等进行绝缘。如图1A所示，半导体器件100包括掺碳氧化物(Carbon Doped Oxide，CDO)介电层110。CDO介电层110是由SiO2、C和H组成的化合物，并且可以利用多种方法(例如，化学汽相沉积，通过使CDO在晶片上旋压等)进行沉积。将光刻胶层120沉积在介电层110的上面。光刻胶层具有一个宽度等于沟槽宽度临界尺寸(CD)的窗口130。在正性抗蚀剂技术中，将光刻胶层120曝光，并且在显影溶液中显影，从而除掉光刻胶层120的曝光部分。因此，图1A示出了在光刻胶层的曝光部分被除掉之后的光刻胶层120。本领域技术人员应该理解，负性抗蚀剂技术也可以用于蚀刻如沟槽、通道等部件。
图1B示出了已经对CDO介电层进行了等离子蚀刻工艺之后的半导体器件100。等离子蚀刻工艺包括在反应器中将半导体器件100暴露到包括氟化碳气体(例如C4F8、C2F6或CF4)、氧气或氮气、以及氩气的等离子体中。以在范围为1000-4000瓦的射频(RF)功率激发(strike)等离子体。等离子蚀刻工艺是各向异性的，并且在半导体器件100处于反应器中的等离子体中一段预定时间之后，形成了沟槽135。由于等离子体反应，特别是等离子体中的氧与沟槽135的侧壁中的含碳有机物如CH3等的反应，释放出气体，如二氧化碳和一氧化碳等。从CDO介电层110的侧壁消耗含碳有机物产生耗尽区140。耗尽区140是氧化硅类的，并且容易被在湿法清洗工艺中使用的含氟离子试剂剥离。
图1C示出了湿法清洗工艺处理之后的半导体器件100。如图1C所示，灰化或湿法清洗工艺除掉了光刻胶层120。此外，湿法清洗工艺去除了耗尽区140并且使沟槽宽度大于沟槽的临界尺寸CD(CDO侵蚀)。具有大于沟槽临界尺寸(CD)的沟槽宽度是不希望的。如果耗尽区140留在原地并且不被湿法清洗工艺除掉，则耗尽区的介电常数‘k’增大。这样增加介电常数导致介电层作为绝缘材料的作用减小并且在相邻铜线之间导致不合需要的电容性干扰。
发明内容
本发明公开了一种在半导体器件生产中对掺碳氧化物薄膜的蚀刻偏差进行控制的方法。该方法包括进行掺碳氧化物去除工艺，该掺碳氧化物去除工艺包括引入第一气体，以便在掺碳氧化物层中形成沟槽；以及进行聚合物沉积工艺。该聚合物沉积工艺包括引入第二气体，以便将聚合物沉积在掺碳氧化物层的沟槽中。
附图说明
通过举例而不是进行限制，在附图中示出了这里所描述的本发明的一个或多个实施例。为了使图示简明清楚，在附图中示出的部件不是按照比例绘出的。例如，为了清楚，可以相对于其它部件夸大某些部件的尺寸。另外，在认为合适的情况下，在附图中重复相同的标号以表示对应的或相似的部件。
图1A-C示出了现有技术的、用于在半导体器件的介电层中蚀刻出沟槽的工艺；
图2A-C示出了本发明的一个实施例的用于在半导体器件的介电层中蚀刻出沟槽的工艺的一个循环；
图3示出了本发明的一个实施例的用于在半导体器件的介电层中蚀刻出沟槽的工艺的第二循环；
图4示出了本发明的一个实施例中的从沟槽中除掉光刻胶层和聚合物之后的半导体器件。
具体实施方式
描述了对基于介电薄膜的掺碳氧化物的蚀刻偏差进行控制的方法。在以下的描述中，为了提供对本发明的一个或多个实施例的透彻理解，列出了许多具体细节如具体材料、反应器压强、反应器功率等。但是，本领域技术人员应该清楚，可以在没有这些具体细节的情况下实施本发明的一个或多个实施例。在其它情况下，不对众所周知的材料或方法进行描述，以避免不必要地喧宾夺主、淡化本发明的主题。利用这里的描述，本领域技术人员应该能够在不进行过度试验的情况下实现适当的功能。
在说明中对“一个实施例”、“实施例”和“示例性实施例”等的引用表示所描述的实施例可能包括具体的构造、结构或特性，但不是每个实施例都必须包括这些具体的构造、结构或特性。此外，这些短语不一定必须涉及相同的实施例。另外，当描述与一个实施例相关的具体构造、结构或特性时，可以认为本领域一般技术人员在其一般知识范围内可以实现与其它实施例相关的这些构造、结构或特性，而无论在其它实施例中是否清楚地进行了描述。
对基于介电薄膜的掺碳氧化物的蚀刻偏差进行控制的方法的每个循环包括两个工艺，第一工艺过程称为CDO去除工艺(如图2B所示)，第二工艺过程称为聚合物沉积工艺(如图2C所示)。在CDO去除工艺期间，与高反应器功率一起利用第一气体从沟槽的底部除掉CDO。在本发明的一个实施例中，第一气体包括含碳和氟原子的分子组成的气体，该分子具有碳原子对氟原子的第一比例。在进行聚合物沉积工艺期间，与低反应器功率一起利用第二气体在沟槽的侧壁上沉积碳聚合物。在本发明的一个实施例中，第二气体具有由第二比例的碳原子和氟原子组成的分子，使得，第二气体分子中的碳原子对氟原子的比例大于第一气体分子中的碳原子对氟原子的比例。在进行聚合物沉积工艺期间沉积的碳聚合物对侧壁进行保护并且在后续的蚀刻工艺中防止正蚀刻偏差。这样，在每个循环中，在对沟槽的底部进行蚀刻的同时对沟槽的侧壁进行保护，使被侵蚀掉的CDO最少化。
当形成半导体器件时，经常需要形成将一个器件与另一个器件电连接的电路。用于形成电连接的一个方法是在要被连接的器件的上面、下面或者其邻接处的衬底中形成沟槽或开口(opening)。然后对这些开口填充导电材料(例如铜)以形成导电介质。在本发明的一个实施例中，在多层结构中形成沟槽，该多层结构包括生长在衬底上的CDO介电层(对铜线进行绝缘)与沉积在CDO介电层上的光刻胶层。本领域技术人员应该理解，可以用其它结构和材料构成包括CDO介电层的半导体器件。
图2A-2C示出了本发明的一个实施例的用于在半导体器件的介电层中蚀刻出沟槽的工艺的一个循环。尽管图2A-2C的实施例描述了对沟槽进行蚀刻，但是本领域技术人员应该理解，图2A-2C中示出的工艺可以用于在CDO材料中蚀刻任何开口，例如通道等。尽管图2A-2C的实施例代表了蚀刻工艺的一个循环，但是本领域技术人员应该理解，可以利用多个循环在CDO介电层225中蚀刻沟槽。例如，如果希望沟槽的深度为x，对于两循环工艺，第一循环可以蚀刻深度为x1的沟槽，第二循环可以蚀刻深度x2，使x＝x1+x2。在本发明的一个实施例中，用于蚀刻沟槽的循环数取决于CDO介电层225的厚度。
图2A示出了包括CDO介电层225的半导体器件220。CDO介电层225包括在衬底205上形成的CDO(例如，包括SiO2、C和H的化合物)。本领域技术人员应该理解，CDO可以包括多孔薄膜和有机硅酸盐玻璃，例如，由加利福尼亚州Santa Ana的Applied MaterialTechnologiesInc.制造的Black Diamond或者由新泽西州Morris Township的HoneywellInc.制造的Nanoglass E。在本发明的一个实施例中，CDO介电层225的介电常数值‘k’小于4。衬底205可以是制作集成电路时产生的任何表面。衬底205可以包括在硅晶片上形成的有源或无源器件，例如晶体管、电容、电阻、扩散结、栅电极以及局部互连等。衬底205还可以包括将这些有源或无源器件与导电层或它们在其上形成的层分开的绝缘材料。
光刻胶层230沉积在CDO介电层225的上面。使光刻胶层230图案化，以确定将被蚀刻进CDO介电层225的沟槽。在本发明的一个实施例中，在光刻胶层230中的经过图案化的沟槽的宽度等于沟槽宽度的临界尺寸(CD)。在正性抗蚀剂技术中，利用常规的光刻技术使光刻胶层230图案化，如对光刻胶层进行掩模、使经过掩模的层曝光，然后在显影溶液中对未曝光部分进行显影，从而除掉光刻胶层的经过曝光的部分，以便在光刻胶层中形成窗口240。图2A示出了将光刻胶层的经过曝光的部分除掉之后的光刻胶层230。本领域技术人员应该理解，负性抗蚀剂技术也可以用于蚀刻例如沟槽、通道等部件。
在形成了窗口240之后，将半导体器件220放在反应器中，例如，等离子反应器(蚀刻器)。在本发明的一个实施例中，曝光以及除掉经过曝光的光刻胶层的工艺过程在等离子反应器中进行。在本发明的一个实施例中，反应器是磁增强反应离子蚀刻(Magnetic Enhanced Reactive IonEtching，MERIE)反应器。在本发明另外可选的实施例中，可以使用常规的反应离子蚀刻器。在本发明的一个实施例中，CDO去除工艺是各向异性的。在本发明的一个实施例中，CDO去除工艺包括等离子蚀刻工艺。在进行CDO去除工艺期间，将半导体器件暴露到由第一气体组成的等离子体中，第一气体包括由碳原子和氟原子组成的分子，该分子具有碳原子对氟原子的第一比例。在本发明的一个实施例中，相对于气体分子中的其它原子，第一气体具有较高的氟原子百分比。在本发明的一个实施例中，第一气体是CF4。
在本发明的一个实施例中，用于在CDO去除工艺中形成等离子体的第一气体中的氟原子百分比高于用于在聚合物沉积工艺中形成等离子体的气体中的氟原子百分比。因此，在本发明的一个实施例中，将CF4引入反应器用于CDO去除工艺，而将C4F8引入反应器用于聚合物沉积工艺。
在本发明的一个实施例中，第一气体可以包括碳和氟以外的原子。除了第一气体，如氧气或氮气以及氩气也可以出现在等离子体中。在本发明的一个实施例中，第一气体对氩气和氧气的比例是10-20份第一气体对100-200份氩气，对10-20份氧气。在本发明的一个实施例中，第一气体对氩气和氧气的比例为1∶10∶1。在反应器中，对于十二英寸晶片，以范围在1000-4000瓦的射频功率激发等离子体。在本发明的一个实施例中，用于CDO去除工艺的激发等离子体的功率高于用于聚合物沉积工艺的激发等离子体的功率。可以利用任何商用频率，例如13.56MHz、27MHz、微波频率等，生成等离子体。本领域的技术人员应该理解，对其它尺寸的晶片，可以以其它功率激发等离子体。在本发明的一个实施例中，反应器内部的压强保持在几十到几百毫托之间。
图2B示出了对沟槽250进行蚀刻。CDO去除工艺是各向异性的蚀刻工艺，其中，与对沟槽250的侧壁的蚀刻相比，对沟槽250的底面的蚀刻速度更快。由于反应器运行的功率很高，反应器中的离子轰击沟槽250的底面的速度大于轰击侧壁的速度。在反应器中，等离子体与离子轰击一起存在使得对沟槽250底面的蚀刻速度大于对侧壁的蚀刻速度。由于可以在多个循环中对沟槽250进行蚀刻，其中，每个循环蚀刻预期沟槽深度的一部分，因此，在每个循环期间，沟槽250的侧壁处于CDO去除工艺过程的时间只占总蚀刻时间的一部分。因此，来自沟槽250的侧壁的碳损耗被最小化。图2B示出了作为CDO去除工艺的结果而形成的耗尽区245。由于在每个循环中，将CDO介电层225暴露到CDO去除工艺过程的时间为总蚀刻时间的一部分，因此，当与由图1A-1C的现有技术的蚀刻工艺形成的耗尽区140相比时，图2B所示的由CDO去除工艺形成的耗尽区明显较小。具体地说，与现有技术的工艺相比时，从沟槽245的侧壁损耗碳的深度要小得多。
如图2C所示，在CDO去除工艺之后，在反应器中进行称为聚合物沉积工艺的第二工艺过程。在本发明的一个实施例中，在CDO去除工艺之后，使反应器中用于进行CDO去除工艺的第一气体的浓度减小。在本发明的一个实施例中，从反应器中将具有碳原子对氟原子的第一比例的分子的第一气体排出。在从反应器中减少或排出第一气体之后，在反应器中引入第二气体。在本发明的一个实施例中，第二气体包括具有碳原子对氟原子的第二比例的分子，使得在第二气体分子中碳原子对氟原子的比例大于在第一气体分子中碳原子对氟原子的比例。在本发明的一个实施例中，如果反应器中第一气体的浓度大于反应器中第二气体的浓度，则发生CDO去除。但是，如果第一气体的浓度小于第二气体的浓度，则发生聚合物沉积。
聚合物沉积工艺将聚合物层255沉积在由CDO去除工艺形成的沟槽250中。聚合物沉积工艺包括在反应器中用第二气体冲击等离子体。在本发明的一个实施例中，第二气体是C4F8。
在本发明的一个实施例中，用于在聚合物沉积工艺中形成等离子体的第二气体中的碳原子的百分比大于用于在CDO去除工艺中形成等离子体的第一气体中的碳原子的百分比。因此在本发明的一个实施例中，如果在反应器中引入C4F8用于聚合物沉积工艺，则在进行CDO去除工艺期间将CF4引入反应器。
除了第二气体之外，也可以利用其它气体如氩气形成等离子体。在本发明的一个实施例中，第二气体对氩气的比例是10-20份第二气体对100-200份氩气。在本发明的一个实施例中，第二气体对氩气的比例是1∶10。在本发明的一个实施例中，在进行聚合物沉积工艺期间，在反应器中不使用氧气。通过在反应器中不使用氧气，使从沟槽250损失的碳最少化。
在本发明的一个实施例中，对于12英寸晶片，以大约500-1000瓦的射频功率激发由第二气体形成的等离子体。因此，与CDO去除工艺相比，在聚合物沉积工艺中激发等离子体的功率相对较低。反应器低功率运行减少了离子轰击(溅射较小)，产生更趋于各向同性的沉积。可以利用任何商用频率，例如13.56MHz、27MHz、微波频率等，生成等离子体。由于射频功率较低，聚合物沉积工艺是各向同性的工艺，并且将聚合物层255沉积在沟槽250的侧壁以及底面上。沉积的聚合物包括氟化烃以及可以彼此交联的烃。
在本发明的一个实施例中，为了增加聚合物层255的厚度，可以增大等离子体中碳的量。因此，可以使第二气体的浓度增加，或者可以使用具有碳原子对氟原子的比例更高的分子的气体。因此，通过控制沉积在沟槽表面上的聚合物的量，可以控制沟槽的蚀刻偏差。在本发明的一个实施例中，反应器内部的压强保持在100-400毫托之间。因此，在本发明的一个实施例中，与CDO去除工艺相比，在进行聚合物沉积工艺期间，反应器中保持的压强更高。因此，在第一循环的聚合物沉积工艺之后，形成了具有深度为x1的聚合物衬里的沟槽250，其中，x1＜x。在第一循环之后，沟槽宽度的临界尺寸(CD)与图2A所示的沟槽宽度的临界尺寸(CD)大致相同。
为了在CDO介电层225中蚀刻出沟槽，可以将包括CDO去除工艺和聚合物沉积工艺的每个循环重复多次，直到达到预期的沟槽深度。在本发明的一个实施例中，如果在最后的循环中，CDO去除工艺将CDO介电层225蚀刻到预期的沟槽深度，则可以不进行聚合物沉积工艺。但是，在本发明的一个实施例中，在最后的循环中可以进行聚合物沉积工艺，以保证在后面的湿法清洗工艺中沟槽侧壁截面的一致性。
图3示出了本发明的一个实施例的用于在半导体器件的介电层中蚀刻出沟槽的工艺的第二循环。在图3所示的工艺中，在第二循环的CDO去除工艺225之后，达到了预期的沟槽深度。第二循环蚀刻出沟槽的第二部分。具体地说，第二循环使沟槽深度增加x2，从而在大致保持沟槽宽度的临界尺寸(CD)的同时，使得预期深度x＝x1+x2。在进行第二循环的CDO去除工艺期间，将在第一循环的聚合物沉积工艺期间沉积在沟槽250底部上的聚合物除掉。在进行第二循环的CDO去除工艺期间，在第一循环的聚合物沉积工艺期间沉积在沟槽侧壁上的聚合物防止沟槽250侧壁的CDO被侵蚀掉。在本发明的一个实施例中，在达到预期的沟槽深度之后，对半导体器件220进行如图4所描述的湿法清洗工艺。在本发明的一个实施例中，为了在湿法清洗工艺之后保持一致的沟槽截面，可以在进行了CDO去除工艺之后再对沟槽250进行聚合物沉积工艺。
图4示出了按照本发明的一个实施例的，从沟槽中去除了光刻胶层和聚合物之后的半导体器件。如图4所示，在将沟槽250蚀刻到预期深度之后，使用溶剂，例如N-甲基-2-吡咯烷酮(NMP)之类的含氟化物离子的溶剂，对半导体器件220进行常规的蚀刻后灰化和湿法清洗，以便从沟槽表面除掉聚合物并且除掉光刻胶层230。在湿法清洗工艺之后，沟槽宽度的临界尺寸(CD)基本不改变。
由此，公开了一种对CDO薄膜的蚀刻偏差进行控制的方法。尽管已经图示和描述了目前被认为是本发明的示例性的实施例，但是本领域技术人员应该理解，在不脱离本发明的真实范围的情况下，可以进行各种其它修改并且可以进行对等物替换。此外，在不脱离这里描述的主要发明点的情况下，可以进行许多修改以使本发明适用于各具体场合。因此，不是要将本发明限制于所公开的具体实施例，而是本发明包括属于所附权利要求的范围以内的所有实施例。

Claims (30)

1.一种方法，包括：
进行掺碳氧化物去除工艺，所述掺碳氧化物去除工艺包括引入第一气体，以便在掺碳氧化物层中形成沟槽；以及
进行聚合物沉积工艺，所述聚合物沉积工艺包括引入第二气体，以便将聚合物沉积在所述掺碳氧化物层的沟槽中。
2.如权利要求1所述的方法，其中，所述第一气体包括第一分子，该第一分子具有碳原子对氟原子的第一比例，并且所述第二气体包括第二分子，该第二分子具有碳原子对氟原子的第二比例，使得碳原子对氟原子的第二比例大于碳原子对氟原子的第一比例。
3.如权利要求1所述的方法，其中，所述第一气体具有比所述第二气体更高的氟原子百分比。
4.如权利要求1所述的方法，其中，所述第一气体是CF4，所述第二气体是C4F8。
5.如权利要求1所述的方法，其中，所述掺碳氧化物去除工艺和所述聚合物沉积工艺在一个反应器中进行。
6.如权利要求5所述的方法，其中，所述反应器包括磁增强反应离子蚀刻反应器和常规的反应离子蚀刻反应器中的任何一个。
7.如权利要求1所述的方法，其中，对于12英寸晶片，所述第一气体在1000到4000瓦之间的射频功率下形成等离子体。
8.如权利要求1所述的方法，其中，用于掺碳氧化物去除工艺的激发等离子体的功率高于用于聚合物沉积工艺的激发等离子体的功率。
9.如权利要求8所述的方法，其中，在进行聚合物沉积工艺期间形成的等离子体不含氧。
10.如权利要求8所述的方法，其中，对于12英寸晶片，以500到1000瓦之间的射频功率激发等离子体。
11.如权利要求1所述的方法，其中，所述聚合物至少包括氟化烃类和烃类中的一种。
12.如权利要求1所述的方法，其中，所述掺碳氧化物去除工艺是各向异性的。
13.如权利要求1所述的方法，其中，所述聚合物沉积工艺是各向同性的。
14.如权利要求1所述的方法，其中所述第一气体和第二气体被引入到反应器内，所述第一气体包括第一分子，该第一分子具有碳原子对氟原子的第一比例，并且所述第二气体包括第二分子，该第二分子具有碳原子对氟原子的第二比例，使得碳原子对氟原子的第二比例大于碳原子对氟原子的第一比例，并且该方法还包括：
在光刻胶层中形成窗口，所述光刻胶层沉积在掺碳氧化物层的上面。
15.如权利要求14所述的方法，其中，在每个分子中，所述第一气体具有比所述第二气体更大的氟原子百分比。
16.如权利要求14所述的方法，其中，在每个分子中，所述第二气体具有比所述第一气体更大的碳原子百分比。
17.如权利要求14所述的方法，其中，所述第一气体在反应器中形成等离子体。
18.如权利要求17所述的方法，其中，所述等离子体在磁增强反应离子蚀刻反应器和常规的反应离子蚀刻反应器中的任何一个中形成。
19.如权利要求17所述的方法，其中，对于12英寸晶片，以1000到4000瓦之间的射频功率激发所述等离子体。
20.如权利要求14所述的方法，其中，所述第二气体在所述反应器中形成等离子体。
21.如权利要求20所述的方法，其中，所述等离子体不含氧。
22.如权利要求20所述的方法，其中，对于12英寸晶片，以500到1000瓦之间的射频功率激发所述等离子体。
23.如权利要求14所述的方法，其中，所述聚合物至少包括氟化烃类和烃类中的一种。
24.如权利要求14所述的方法，其中，所述掺碳氧化物去除工艺是各向异性的。
25.如权利要求14所述的方法，其中，所述聚合物沉积工艺是各向同性的。
26.如权利要求1所述的方法，其中所述第一气体和第二气体被引入到反应器内，所述聚合物沉积工艺在无氧的条件下进行，且所述方法还包括：
提供一个衬底；
在所述衬底上沉积掺碳氧化物层；
在所述掺碳氧化物层上沉积光刻胶层；
使所述光刻胶层图案化；以及
减少所述反应器中所述第一气体的浓度。
27.如权利要求26所述的方法，其中，所述第一气体包括第一分子，该第一分子具有碳原子对氟原子的第一比例，并且所述第二气体包括第二分子，该第二分子具有碳原子对氟原子的第二比例，使得碳原子对氟原子的第二比例大于碳原子对氟原子的第一比例。
28.如权利要求26所述的方法，其中，在所述掺碳氧化物去除工艺期间，对于12英寸晶片，以1000到4000瓦之间的射频功率激发等离子体。
29.如权利要求26所述的方法，其中，在每个分子中，所述第二气体具有比所述第一气体更大的碳原子百分比。
30.如权利要求26所述的方法，其中，在所述聚合物沉积工艺期间，对于12英寸晶片，以500到1000瓦之间的射频功率激发等离子体。
CNB038004445A 2002-06-10 2003-05-08 用于控制掺碳氧化物薄膜的蚀刻偏差的方法 Expired - Fee Related CN1302525C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/166,150 US6620741B1 (en) 2002-06-10 2002-06-10 Method for controlling etch bias of carbon doped oxide films
US10/166,150 2002-06-10

Publications (2)

Publication Number Publication Date
CN1533597A CN1533597A (zh) 2004-09-29
CN1302525C true CN1302525C (zh) 2007-02-28

Family

ID=27804659

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038004445A Expired - Fee Related CN1302525C (zh) 2002-06-10 2003-05-08 用于控制掺碳氧化物薄膜的蚀刻偏差的方法

Country Status (6)

Country Link
US (1) US6620741B1 (zh)
EP (1) EP1425789A2 (zh)
CN (1) CN1302525C (zh)
AU (1) AU2003230399A1 (zh)
TW (1) TWI240331B (zh)
WO (1) WO2003105196A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112534B2 (en) * 2003-09-25 2006-09-26 Intel Corporation Process for low k dielectric plasma etching with high selectivity to deep uv photoresist
KR100510558B1 (ko) * 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
US7351665B2 (en) * 2005-03-28 2008-04-01 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, control program, computer recording medium and recording medium having processing recipe recorded thereon
US7341956B1 (en) 2005-04-07 2008-03-11 Spansion Llc Disposable hard mask for forming bit lines
US7285499B1 (en) * 2005-05-12 2007-10-23 Advanced Micro Devices, Inc. Polymer spacers for creating sub-lithographic spaces
US7432178B2 (en) * 2005-10-21 2008-10-07 Advanced Micro Devices, Inc. Bit line implant
US8039386B1 (en) * 2010-03-26 2011-10-18 Freescale Semiconductor, Inc. Method for forming a through silicon via (TSV)
CN102751233B (zh) * 2011-04-18 2015-03-11 中芯国际集成电路制造(上海)有限公司 互连结构形成方法
JP6817168B2 (ja) * 2017-08-25 2021-01-20 東京エレクトロン株式会社 被処理体を処理する方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1319883A (zh) * 2000-01-31 2001-10-31 摩托罗拉公司 用于低k膜形成的紫外矫正方法和装置
EP1195801A2 (en) * 2000-09-29 2002-04-10 Interuniversitair Micro-Elektronica Centrum Process for plasma treating an isolation layer with low permittivity

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
ATE418158T1 (de) * 1999-08-17 2009-01-15 Applied Materials Inc Oberflächenbehandlung von kohlenstoffdotierten sio2-filmen zur erhöhung der stabilität während der o2-veraschung
EP1077479A1 (en) * 1999-08-17 2001-02-21 Applied Materials, Inc. Post-deposition treatment to enchance properties of Si-O-C low K film
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
US6350670B1 (en) * 1999-12-17 2002-02-26 Intel Corporation Method for making a semiconductor device having a carbon doped oxide insulating layer
DE10059836A1 (de) * 2000-12-01 2002-06-13 Infineon Technologies Ag Verfahren zur Strukturierung dielektrischer Schichten
US6703324B2 (en) * 2000-12-21 2004-03-09 Intel Corporation Mechanically reinforced highly porous low dielectric constant films
JP4625229B2 (ja) * 2001-02-15 2011-02-02 アイメック 半導体デバイスの製造方法
US6914009B2 (en) * 2001-05-07 2005-07-05 Applied Materials Inc Method of making small transistor lengths
US6630406B2 (en) * 2001-05-14 2003-10-07 Axcelis Technologies Plasma ashing process
US20030003710A1 (en) * 2001-06-29 2003-01-02 Anjaneya Modak Method of making a semiconductor device that includes a dual damascene interconnect
US6548416B2 (en) * 2001-07-24 2003-04-15 Axcelis Technolgoies, Inc. Plasma ashing process
US6790780B2 (en) * 2001-09-27 2004-09-14 Intel Corporation Fabrication of 3-D capacitor with dual damascene process
US6605549B2 (en) * 2001-09-29 2003-08-12 Intel Corporation Method for improving nucleation and adhesion of CVD and ALD films deposited onto low-dielectric-constant dielectrics
US6680262B2 (en) * 2001-10-25 2004-01-20 Intel Corporation Method of making a semiconductor device by converting a hydrophobic surface of a dielectric layer to a hydrophilic surface

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1319883A (zh) * 2000-01-31 2001-10-31 摩托罗拉公司 用于低k膜形成的紫外矫正方法和装置
EP1195801A2 (en) * 2000-09-29 2002-04-10 Interuniversitair Micro-Elektronica Centrum Process for plasma treating an isolation layer with low permittivity

Also Published As

Publication number Publication date
TWI240331B (en) 2005-09-21
AU2003230399A8 (en) 2003-12-22
WO2003105196A3 (en) 2004-03-04
AU2003230399A1 (en) 2003-12-22
US6620741B1 (en) 2003-09-16
CN1533597A (zh) 2004-09-29
TW200408004A (en) 2004-05-16
WO2003105196A2 (en) 2003-12-18
EP1425789A2 (en) 2004-06-09

Similar Documents

Publication Publication Date Title
TWI420594B (zh) 去氟化製程
Nojiri Dry etching technology for semiconductors
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
KR101144022B1 (ko) 에칭된 웨이퍼로부터 포토레지스트 스트립 방법
US20080182422A1 (en) Methods of etching photoresist on substrates
TWI651805B (zh) 具有高角落選擇性的自我對準接觸窗/導通孔之形成方法
CN1505832A (zh) 等离子体刻蚀有机抗反射涂层的方法
KR20100098580A (ko) 고종횡비 콘택트를 에칭하는 방법
WO2006096528A2 (en) Stabilized photoresist structure for etching process
KR20080093392A (ko) 제어된 임계 치수 수축의 에칭 처리
CN101064253A (zh) 在减少低－k介电材料损伤的同时去除掩模材料的方法
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
US20110097904A1 (en) Method for repairing low-k dielectric damage
CN1516264A (zh) 在半导体装置中形成金属线的方法
CN1302525C (zh) 用于控制掺碳氧化物薄膜的蚀刻偏差的方法
US6458648B1 (en) Method for in-situ removal of side walls in MOM capacitor formation
US6647994B1 (en) Method of resist stripping over low-k dielectric material
KR102264411B1 (ko) 저-k 필름에 대해 감소된 손상으로 유기 마스크를 박리하는 방법
US20090068767A1 (en) Tuning via facet with minimal rie lag
JP2004517470A (ja) バイア形成工程において発生するエッチング残渣を除去する方法
JP3950446B2 (ja) 異方性エッチング方法
US7192531B1 (en) In-situ plug fill
KR20140105567A (ko) 실리콘 온 인슐레이터 에칭
KR100520140B1 (ko) 반도체소자의캐패시터제조방법
CN118486651A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070228

Termination date: 20100508