JPH1154555A - 半導体装置の実装構造体およびその製造方法並びに異方導電性フィルム - Google Patents
半導体装置の実装構造体およびその製造方法並びに異方導電性フィルムInfo
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- JPH1154555A JPH1154555A JP9212246A JP21224697A JPH1154555A JP H1154555 A JPH1154555 A JP H1154555A JP 9212246 A JP9212246 A JP 9212246A JP 21224697 A JP21224697 A JP 21224697A JP H1154555 A JPH1154555 A JP H1154555A
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Abstract
(57)【要約】
【課題】本課題は、熱膨張係数を低く抑えた異方導電性
フィルムを用いて半導体素子の電極パッドと回路基板上
の電極パッドとの間における接続信頼性を向上して半導
体素子をフェースダウンで回路基板に実装可能にした半
導体装置の実装構造体およびその製造方法を提供するこ
とにある。 【解決手段】本発明は、半導体素子２と回路基板３との
間に導電粒子７を含有する下層１ａと無機フィラ６を含
有する上層１ｂとからなる異方導電性フィルム１を介在
させ、前記半導体素子２上に配列された複数の電極パッ
ド４の各々を前記上層１ｂに含有する無機フィラ７の多
くを逃がして前記下層１ａに含有する導電粒子７によっ
て前記回路基板上に配列された複数の電極パッド５の各
々と接続して前記半導体素子２をフェースダウンして前
記回路基板３上に実装することを特徴とする半導体装置
の実装構造体およびその製造方法である。
フィルムを用いて半導体素子の電極パッドと回路基板上
の電極パッドとの間における接続信頼性を向上して半導
体素子をフェースダウンで回路基板に実装可能にした半
導体装置の実装構造体およびその製造方法を提供するこ
とにある。 【解決手段】本発明は、半導体素子２と回路基板３との
間に導電粒子７を含有する下層１ａと無機フィラ６を含
有する上層１ｂとからなる異方導電性フィルム１を介在
させ、前記半導体素子２上に配列された複数の電極パッ
ド４の各々を前記上層１ｂに含有する無機フィラ７の多
くを逃がして前記下層１ａに含有する導電粒子７によっ
て前記回路基板上に配列された複数の電極パッド５の各
々と接続して前記半導体素子２をフェースダウンして前
記回路基板３上に実装することを特徴とする半導体装置
の実装構造体およびその製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子をフェ
ースダウンで回路基板に実装する半導体装置の実装構造
体及びその製造方法並びに接続材料である異方導電性フ
ィルムに関する。
ースダウンで回路基板に実装する半導体装置の実装構造
体及びその製造方法並びに接続材料である異方導電性フ
ィルムに関する。
【０００２】
【従来の技術】近年、ノートパソコン、携帯電話、ＰＨ
Ｓ、ＰＤＡ、またムービ、カメラなどの情報機器におい
て高密度実装のニーズが益々高くなっている。これに対
応すべく、半導体素子の実装は従来のパッケージ品を実
装する方法から、半導体素子を直接回路基板に実装す
る、いわゆるベアチップ実装方式が主流になりつつあ
る。従来のベアチップ実装方法は半導体素子をフェース
アップで回路基板に接着し、半導体素子と回路基板のパ
ッド間をワイヤボンディング法で接続する方法である。
Ｓ、ＰＤＡ、またムービ、カメラなどの情報機器におい
て高密度実装のニーズが益々高くなっている。これに対
応すべく、半導体素子の実装は従来のパッケージ品を実
装する方法から、半導体素子を直接回路基板に実装す
る、いわゆるベアチップ実装方式が主流になりつつあ
る。従来のベアチップ実装方法は半導体素子をフェース
アップで回路基板に接着し、半導体素子と回路基板のパ
ッド間をワイヤボンディング法で接続する方法である。
【０００３】従来のベアチップの実装構造体は、半導体
素子の面積以外にもワイヤボンディング用のパッド面積
及びワイヤボンディングによる配線長を必要とする。こ
れに対し、はんだ、金、導電性接着剤、異方導電性フィ
ルムなどを電気的な接続材料として半導体素子をフェー
スダウンで回路基板に接着接続する方法（ＦｌｉｐＣｈ
ｉｐ Ａｔｔａｃｈ：ＦＣＡと略）は、回路基板上の必
要搭載面積はチップサイズであり、接続配線長も数十μ
ｍであるため、究極の高密度実装方式であり、短時間で
接着接続が可能である方法として異方導電性フィルムを
用いる方法がある。該従来のＦＣＡの実装方法は、図３
に示すように、回路基板３上に導電粒子のみを含んだ異
方導電性フィルム１０を仮圧着し、次いで半導体素子２
の電極パッド上に突起電極（バンプ）４を形成し、フェ
イスダウンで回路基板３に搭載と同時に加圧加熱して半
導体素子２のバンプ４と回路基板３の電極パッド５の電
気的な接続を導電粒子７を介して確保することである。
素子の面積以外にもワイヤボンディング用のパッド面積
及びワイヤボンディングによる配線長を必要とする。こ
れに対し、はんだ、金、導電性接着剤、異方導電性フィ
ルムなどを電気的な接続材料として半導体素子をフェー
スダウンで回路基板に接着接続する方法（ＦｌｉｐＣｈ
ｉｐ Ａｔｔａｃｈ：ＦＣＡと略）は、回路基板上の必
要搭載面積はチップサイズであり、接続配線長も数十μ
ｍであるため、究極の高密度実装方式であり、短時間で
接着接続が可能である方法として異方導電性フィルムを
用いる方法がある。該従来のＦＣＡの実装方法は、図３
に示すように、回路基板３上に導電粒子のみを含んだ異
方導電性フィルム１０を仮圧着し、次いで半導体素子２
の電極パッド上に突起電極（バンプ）４を形成し、フェ
イスダウンで回路基板３に搭載と同時に加圧加熱して半
導体素子２のバンプ４と回路基板３の電極パッド５の電
気的な接続を導電粒子７を介して確保することである。
【０００４】
【発明が解決しようとする課題】上記ＦＣＡによりＱＦ
Ｐ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のはんだ接
続を行う部品と同じ回路基板上に実装する場合、ＦＣＡ
の接続部は、２００℃〜３００℃程度の高温に加熱さ
れ、温度変化に対応した半導体素子と回路基板の熱膨張
係数の差による剪断応力もしくは引っ張り応力と異方導
電性フィルムの熱膨張による熱応力がＦＣＡの接続部に
加わるため、接続信頼性に乏しいという課題を有してい
た。
Ｐ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のはんだ接
続を行う部品と同じ回路基板上に実装する場合、ＦＣＡ
の接続部は、２００℃〜３００℃程度の高温に加熱さ
れ、温度変化に対応した半導体素子と回路基板の熱膨張
係数の差による剪断応力もしくは引っ張り応力と異方導
電性フィルムの熱膨張による熱応力がＦＣＡの接続部に
加わるため、接続信頼性に乏しいという課題を有してい
た。
【０００５】本発明の目的は、上記課題を解決すべく、
熱膨張係数を低く抑えた異方導電性フィルムを用いて半
導体素子の電極パッドと回路基板上の電極パッドとの間
における接続信頼性を向上して半導体素子をフェースダ
ウンで回路基板に実装可能にした半導体装置の実装構造
体を提供することにある。また、本発明の他の目的は、
異方導電性フィルムを用いて半導体素子の電極パッドと
回路基板上の電極パッドとの間における接続不良および
隣接電極パッド間の短絡不良を発生することなく、しか
も異方導電性フィルムとしての熱応力を低減して半導体
素子をフェースダウンで回路基板に高密度実装を可能に
した半導体装置の実装構造体を提供することにある。
熱膨張係数を低く抑えた異方導電性フィルムを用いて半
導体素子の電極パッドと回路基板上の電極パッドとの間
における接続信頼性を向上して半導体素子をフェースダ
ウンで回路基板に実装可能にした半導体装置の実装構造
体を提供することにある。また、本発明の他の目的は、
異方導電性フィルムを用いて半導体素子の電極パッドと
回路基板上の電極パッドとの間における接続不良および
隣接電極パッド間の短絡不良を発生することなく、しか
も異方導電性フィルムとしての熱応力を低減して半導体
素子をフェースダウンで回路基板に高密度実装を可能に
した半導体装置の実装構造体を提供することにある。
【０００６】また、本発明の他の目的は、熱膨張係数を
低く抑えた異方導電性フィルムを用いて半導体素子の電
極パッドと回路基板上の電極パッドとの間における接続
信頼性を向上して半導体素子をフェースダウンで回路基
板に実装した半導体装置の実装構造体を製造することが
できるようにした半導体装置の実装構造体の製造方法を
提供することにある。また、本発明の他の目的は、半導
体素子の電極パッドと回路基板上の電極パッドとの間に
おける接続信頼性を向上して半導体素子をフェースダウ
ンで回路基板に実装可能にし、しかも熱膨張係数を低く
抑えた異方導電性フィルムを提供することにある。
低く抑えた異方導電性フィルムを用いて半導体素子の電
極パッドと回路基板上の電極パッドとの間における接続
信頼性を向上して半導体素子をフェースダウンで回路基
板に実装した半導体装置の実装構造体を製造することが
できるようにした半導体装置の実装構造体の製造方法を
提供することにある。また、本発明の他の目的は、半導
体素子の電極パッドと回路基板上の電極パッドとの間に
おける接続信頼性を向上して半導体素子をフェースダウ
ンで回路基板に実装可能にし、しかも熱膨張係数を低く
抑えた異方導電性フィルムを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体素子と回路基板との間に導電粒子
を分散させて含有する下層（導電粒子層）と無機フィラ
を分散させて含有する上層（無機フィラ層）とからなる
異方導電性フィルムを介在させ、前記半導体素子上に配
列された複数の電極パッドの各々を前記下層に含有する
導電粒子によって前記回路基板上に配列された複数の電
極パッドの各々と接続して前記半導体素子をフェースダ
ウンして前記回路基板上に実装することを特徴とする半
導体装置の実装構造体である。また、本発明は、半導体
素子と回路基板との間に導電粒子を分散させて含有する
下層（導電粒子層）と無機フィラを分散させて含有する
上層（無機フィラ層）とからなる異方導電性フィルムを
介在させ、前記半導体素子上に配列された複数の電極パ
ッドの各々を前記上層に含有する無機フィラの多くを逃
がして前記下層に含有する導電粒子によって前記回路基
板上に配列された複数の電極パッドの各々と接続して前
記半導体素子をフェースダウンして前記回路基板上に実
装することを特徴とする半導体装置の実装構造体であ
る。
に、本発明は、半導体素子と回路基板との間に導電粒子
を分散させて含有する下層（導電粒子層）と無機フィラ
を分散させて含有する上層（無機フィラ層）とからなる
異方導電性フィルムを介在させ、前記半導体素子上に配
列された複数の電極パッドの各々を前記下層に含有する
導電粒子によって前記回路基板上に配列された複数の電
極パッドの各々と接続して前記半導体素子をフェースダ
ウンして前記回路基板上に実装することを特徴とする半
導体装置の実装構造体である。また、本発明は、半導体
素子と回路基板との間に導電粒子を分散させて含有する
下層（導電粒子層）と無機フィラを分散させて含有する
上層（無機フィラ層）とからなる異方導電性フィルムを
介在させ、前記半導体素子上に配列された複数の電極パ
ッドの各々を前記上層に含有する無機フィラの多くを逃
がして前記下層に含有する導電粒子によって前記回路基
板上に配列された複数の電極パッドの各々と接続して前
記半導体素子をフェースダウンして前記回路基板上に実
装することを特徴とする半導体装置の実装構造体であ
る。
【０００８】また、本発明は、前記半導体装置の実装構
造体において、前記異方導電性フィルムにおける上層お
よび下層共に、エポキシ樹脂を主成分とすることを特徴
とする。また、本発明は、前記半導体装置の実装構造体
において、前記異方導電性フィルムにおける無機フィラ
を含有する上層によって、異方導電性フィルムとしての
熱膨張係数を２０〜５０ｐｐｍ／℃に低く抑えることを
特徴とする。また、本発明は、前記半導体装置の実装構
造体において、前記異方導電性フィルムの上層における
無機フィラの密度を、３．３×１０7〜１．３×１０8個
／ｍｍ3とすることを特徴とする。また、本発明は、前
記半導体装置の実装構造体において、前記異方導電性フ
ィルムの下層における導電粒子の密度を、２．７×１０
5〜５．４×１０6個／ｍｍ3とすることを特徴とする。
また、本発明は、前記半導体装置の実装構造体におい
て、前記異方導電性フィルムの下層に含有された導電粒
子の直径をａ、上層に含有された無機フィラの直径をｂ
としたときａ≧ｂなる関係を有することを特徴とする。
また、本発明は、前記半導体装置の実装構造体におい
て、前記導電粒子の直径ａを、２μｍ〜１０μｍ程度と
することを特徴とする。また、本発明は、前記半導体装
置の実装構造体において、前記無機フィラの直径ｂを、
０．５μｍ〜３μｍ程度とすることを特徴とする。
造体において、前記異方導電性フィルムにおける上層お
よび下層共に、エポキシ樹脂を主成分とすることを特徴
とする。また、本発明は、前記半導体装置の実装構造体
において、前記異方導電性フィルムにおける無機フィラ
を含有する上層によって、異方導電性フィルムとしての
熱膨張係数を２０〜５０ｐｐｍ／℃に低く抑えることを
特徴とする。また、本発明は、前記半導体装置の実装構
造体において、前記異方導電性フィルムの上層における
無機フィラの密度を、３．３×１０7〜１．３×１０8個
／ｍｍ3とすることを特徴とする。また、本発明は、前
記半導体装置の実装構造体において、前記異方導電性フ
ィルムの下層における導電粒子の密度を、２．７×１０
5〜５．４×１０6個／ｍｍ3とすることを特徴とする。
また、本発明は、前記半導体装置の実装構造体におい
て、前記異方導電性フィルムの下層に含有された導電粒
子の直径をａ、上層に含有された無機フィラの直径をｂ
としたときａ≧ｂなる関係を有することを特徴とする。
また、本発明は、前記半導体装置の実装構造体におい
て、前記導電粒子の直径ａを、２μｍ〜１０μｍ程度と
することを特徴とする。また、本発明は、前記半導体装
置の実装構造体において、前記無機フィラの直径ｂを、
０．５μｍ〜３μｍ程度とすることを特徴とする。
【０００９】また、本発明は、複数の電極パッドを配列
した回路基板上に導電粒子を分散させて含有する下層
（導電粒子層）と無機フィラを分散させて含有する上層
（無機フィラ層）とからなる異方導電性フィルムを仮圧
着する第１の工程と、複数の電極パッドを配列した半導
体素子を前記回路基板に対して位置合わせして加熱しな
がら加圧することによって、前記半導体素子上の各電極
パッドを、前記上層に含有する無機フィラの多くを逃が
して前記下層に含有する導電粒子によって前記回路基板
上の各電極パッドと接続して前記半導体素子をフェース
ダウンして前記回路基板上に実装する第２の工程とを有
することを特徴とする半導体装置の実装構造体の製造方
法である。また、本発明は、未硬化の樹脂成分に無機フ
ィラを分散させて含有させた層（無機フィラ層）と、未
硬化の樹脂成分に導電粒子を分散させて含有させた層
（導電粒子層）との２層構造を有することを特徴とする
異方導電性フィルムである。
した回路基板上に導電粒子を分散させて含有する下層
（導電粒子層）と無機フィラを分散させて含有する上層
（無機フィラ層）とからなる異方導電性フィルムを仮圧
着する第１の工程と、複数の電極パッドを配列した半導
体素子を前記回路基板に対して位置合わせして加熱しな
がら加圧することによって、前記半導体素子上の各電極
パッドを、前記上層に含有する無機フィラの多くを逃が
して前記下層に含有する導電粒子によって前記回路基板
上の各電極パッドと接続して前記半導体素子をフェース
ダウンして前記回路基板上に実装する第２の工程とを有
することを特徴とする半導体装置の実装構造体の製造方
法である。また、本発明は、未硬化の樹脂成分に無機フ
ィラを分散させて含有させた層（無機フィラ層）と、未
硬化の樹脂成分に導電粒子を分散させて含有させた層
（導電粒子層）との２層構造を有することを特徴とする
異方導電性フィルムである。
【００１０】以上説明したように、前記構成によれば、
半導体素子をフェースダウンで回路基板に実装するＦＣ
Ａ方式の半導体装置の実装構造体において、半導体装置
を高温で使用しても異方導電性フィルムとしての熱応力
を低減し、しかも半導体素子の電極パッドと回路基板上
の電極パッドとの間における接続不良を発生することな
く低抵抗で接続して接続信頼性を向上させることができ
る。特に、ＰＤＡや携帯機器等に用いられる弱電流のも
のにおいても、半導体素子の電極パッドと回路基板上の
電極パッドとの間において接続不良を発生することなく
低抵抗で確実に接続することが可能となる。
半導体素子をフェースダウンで回路基板に実装するＦＣ
Ａ方式の半導体装置の実装構造体において、半導体装置
を高温で使用しても異方導電性フィルムとしての熱応力
を低減し、しかも半導体素子の電極パッドと回路基板上
の電極パッドとの間における接続不良を発生することな
く低抵抗で接続して接続信頼性を向上させることができ
る。特に、ＰＤＡや携帯機器等に用いられる弱電流のも
のにおいても、半導体素子の電極パッドと回路基板上の
電極パッドとの間において接続不良を発生することなく
低抵抗で確実に接続することが可能となる。
【００１１】また、前記構成によれば、半導体素子をフ
ェースダウンで回路基板に高密度実装するＦＣＡ方式の
半導体装置の高密度実装構造体においても、異方導電性
フィルムとしての熱応力を低減し、しかも半導体素子の
電極パッドと回路基板上の電極パッドとの間における接
続不良および隣接電極パッド間の短絡不良を発生するこ
となく低抵抗で接続して接続信頼性を向上させることが
できる。また、前記構成によれば、熱膨張係数を低く抑
えた異方導電性フィルムを用いて半導体素子の電極パッ
ドと回路基板上の電極パッドとの間における接続信頼性
を向上して半導体素子をフェースダウンで回路基板に実
装した半導体装置の実装構造体を製造することができ
る。
ェースダウンで回路基板に高密度実装するＦＣＡ方式の
半導体装置の高密度実装構造体においても、異方導電性
フィルムとしての熱応力を低減し、しかも半導体素子の
電極パッドと回路基板上の電極パッドとの間における接
続不良および隣接電極パッド間の短絡不良を発生するこ
となく低抵抗で接続して接続信頼性を向上させることが
できる。また、前記構成によれば、熱膨張係数を低く抑
えた異方導電性フィルムを用いて半導体素子の電極パッ
ドと回路基板上の電極パッドとの間における接続信頼性
を向上して半導体素子をフェースダウンで回路基板に実
装した半導体装置の実装構造体を製造することができ
る。
【００１２】
【発明の実施の形態】本発明に係る半導体装置の実装構
造体の実施の形態について、説明する。図１は、本発明
に係る半導体装置の実装プロセスの一実施の形態を示す
工程図、図２は、本発明に係る半導体装置の実装構造体
の一実施の形態を示す要部断面図である。図１、および
図２において、１は異方導電性フィルム、２は半導体素
子、３は回路基板、４はバンプ、５は回路基板の電極パ
ッド、６は無機フィラ、７は導電粒子である。
造体の実施の形態について、説明する。図１は、本発明
に係る半導体装置の実装プロセスの一実施の形態を示す
工程図、図２は、本発明に係る半導体装置の実装構造体
の一実施の形態を示す要部断面図である。図１、および
図２において、１は異方導電性フィルム、２は半導体素
子、３は回路基板、４はバンプ、５は回路基板の電極パ
ッド、６は無機フィラ、７は導電粒子である。
【００１３】本発明に係る半導体装置の実装構造体の一
実施の形態について、図１を参照しながら説明する。ま
ず、図１（ａ）に示すように、半導体素子２の電極パッ
ド上に金、はんだ等の電気的な接続材料によるバンプ４
を形成し、回路基板３上に異方導電性フィルム１を仮圧
着する。この時、異方導電性フィルム１は、回路基板３
の電極パッド５に対向する下層に導電粒子７を分散させ
て含んだ導電粒子層１ａを設け、半導体素子２に対向す
る上層に無機フィラ６を分散させて含んだ無機フィラ層
１ｂを設けて構成される。このように、異方導電性フィ
ルム１を半導体素子２に対向する上層に無機フィラ６を
含んだ無機フィラ層１ｂを設けて構成するのは、異方導
電性フィルム１の熱膨張係数を低く抑えるためである。
上記異方導電性フィルム１は、例えば、未硬化のエポキ
シ樹脂を主成分とする厚さが１０μｍ〜３０μｍ程度の
樹脂内に２μｍ〜１０μｍ程度の導電粒子７を、２．７
×１０5〜５．４×１０6個／ｍｍ3程度の密度になるよ
うに一様に添加（混入）して下層（導電粒子層）１ａを
形成し、未硬化のエポキシ樹脂を主成分とする厚さが３
０μｍ〜８０μｍ程度の樹脂内に１μｍ〜３μｍ程度の
無機フィラ６を、３．３×１０7〜１．３×１０8個／ｍ
ｍ3程度の密度になるように一様に添加（混入）して上
層（無機フィラ層）１ｂを形成し、それらを積層するこ
とによってフィルム状に製造される。また、上記異方導
電性フィルム１は、例えば、未硬化のエポキシ樹脂を主
成分とする厚さが１０μｍ〜３０μｍ程度の樹脂内に２
μｍ〜１０μｍ程度の導電粒子７を、２．７×１０5〜
５．４×１０6個／ｍｍ3程度の密度になるように一様に
添加（混入）して下層（導電粒子層）１ａを形成し、該
下層１ａ上に未硬化のエポキシ樹脂を主成分とする厚さ
が３０μｍ〜８０μｍ程度の樹脂を貼付け、この樹脂内
に１μｍ〜３μｍ程度の無機フィラ６を、３．３×１０
7〜１．３×１０8個／ｍｍ3程度の密度になるように一
様に添加（混入）して上層（無機フィラ層）１ｂを形成
してフィルム状に製造される。
実施の形態について、図１を参照しながら説明する。ま
ず、図１（ａ）に示すように、半導体素子２の電極パッ
ド上に金、はんだ等の電気的な接続材料によるバンプ４
を形成し、回路基板３上に異方導電性フィルム１を仮圧
着する。この時、異方導電性フィルム１は、回路基板３
の電極パッド５に対向する下層に導電粒子７を分散させ
て含んだ導電粒子層１ａを設け、半導体素子２に対向す
る上層に無機フィラ６を分散させて含んだ無機フィラ層
１ｂを設けて構成される。このように、異方導電性フィ
ルム１を半導体素子２に対向する上層に無機フィラ６を
含んだ無機フィラ層１ｂを設けて構成するのは、異方導
電性フィルム１の熱膨張係数を低く抑えるためである。
上記異方導電性フィルム１は、例えば、未硬化のエポキ
シ樹脂を主成分とする厚さが１０μｍ〜３０μｍ程度の
樹脂内に２μｍ〜１０μｍ程度の導電粒子７を、２．７
×１０5〜５．４×１０6個／ｍｍ3程度の密度になるよ
うに一様に添加（混入）して下層（導電粒子層）１ａを
形成し、未硬化のエポキシ樹脂を主成分とする厚さが３
０μｍ〜８０μｍ程度の樹脂内に１μｍ〜３μｍ程度の
無機フィラ６を、３．３×１０7〜１．３×１０8個／ｍ
ｍ3程度の密度になるように一様に添加（混入）して上
層（無機フィラ層）１ｂを形成し、それらを積層するこ
とによってフィルム状に製造される。また、上記異方導
電性フィルム１は、例えば、未硬化のエポキシ樹脂を主
成分とする厚さが１０μｍ〜３０μｍ程度の樹脂内に２
μｍ〜１０μｍ程度の導電粒子７を、２．７×１０5〜
５．４×１０6個／ｍｍ3程度の密度になるように一様に
添加（混入）して下層（導電粒子層）１ａを形成し、該
下層１ａ上に未硬化のエポキシ樹脂を主成分とする厚さ
が３０μｍ〜８０μｍ程度の樹脂を貼付け、この樹脂内
に１μｍ〜３μｍ程度の無機フィラ６を、３．３×１０
7〜１．３×１０8個／ｍｍ3程度の密度になるように一
様に添加（混入）して上層（無機フィラ層）１ｂを形成
してフィルム状に製造される。
【００１４】そして、導電粒子７を含んだ導電粒子層か
らなる下層１ａとその上に無機フィラ６を含んだ無機フ
ィラ層からなる上層１ｂとから構成された異方導電性フ
ィルム１の仮圧着は、上記下層を回路基板３の電極パッ
ド５に向けて行う。次いで、図１（ｂ）、（ｃ）に示す
ように、半導体素子２に形成されたバンプ４を、フェー
スダウンで回路基板３の電極パッド５の所定の位置に位
置合わせを行い、回路基板３の上に半導体素子２を加熱
しながら、加圧して搭載する。ここで、図１（ｂ）に示
すように、半導体素子２を加熱しながら加圧して、半導
体素子２のバンプ４を異方導電性フィルム１の無機フィ
ラ層１ｂに進行させると、半導体素子２のバンプ４が加
熱されるため、バンプ４先端の内側方向（半導体素子２
の面方向）及び外側方向（半導体素子２の端面方向）の
空き空間に無機フィラ６とともに無機フィラ層が流動
し、無機フィラ６の多くはバンプ４先端に残留すること
なくバンプ４先端から逃げる（分散される）ことにな
る。次いで、図１（ｃ）に示すように、更に、半導体素
子２を加熱しながら加圧して、半導体素子２のバンプ４
を異方導電性フィルム１の無機フィラ層から導電粒子層
に進行させると、回路基板３の電極パッド５上に存在す
る導電粒子７と半導体素子２のバンプ４の先端とが接触
して加圧されて半導体素子２のバンプ４と回路基板３の
電極パッド５とが導電粒子７を介して接合されて電気的
な接続がとられることになると共に異方導電性フィルム
１の主成分であるエポキシ接着剤によって半導体素子２
と回路基板３とは接着されることになる。この時、図２
に示すように、仮りに半導体素子２のバンプ４の先端と
回路基板３の電極パッド５の間に導電粒子７と無機フィ
ラ６が存在しても、導電粒子６の大きさと無機フィラ６
の大きさとの関係をａ≧ｂ（ａは導電粒子７の直径で２
μｍ〜１０μｍ程度（望ましくは３μｍ〜５μｍ程
度）、ｂは無機フィラ６の直径で１μｍ〜３μｍ程度を
示す。）とすることによって、導電粒子７を介して電気
的な接続を確保することができる。即ち、電気的な接続
不良を防止するために、異方導電性フィルム１における
導電粒子６の大きさと無機フィラ６の大きさとの関係
を、導電粒子７の直径をａ＝２μｍ〜１０μｍ程度、無
機フィラ６の直径をｂ＝１μｍ〜３μｍ程度としてａ≧
ｂにする必要が有る。また、異方導電性フィルム１にお
いて、熱膨張係数を２０〜５０ｐｐｍ／℃程度に低く抑
え、且つ異方導電性フィルム１硬化時の排除性を防止す
るために、上層１ｂとして配置する１μｍ〜３μｍ程度
の大きさの無機フィラ６の密度を、３．３×１０7〜
１．３×１０8個／ｍｍ3程度にすることが好ましい。即
ち、上記無機フィラ６の密度は、上層１ｂにおける密度
を示す。なお、無機フィラ６の密度を、１．３×１０8
個／ｍｍ3程度以上にするとエポキシ接着剤の性質が失
われていくことになる。無機フィラ６の密度を、３．３
×１０7個／ｍｍ3程度以下にすると熱膨張係数がエポキ
シ樹脂の値（数１０〜数１００ｐｐｍ／℃）に近ずいて
低く抑えることができず、また異方導電性フィルム１硬
化時における排除性を有する可能性が高くなる。また、
異方導電性フィルム１において、半導体素子２のバンプ
４と回路基板３の電極パッド５との間における確実な電
気的な接続を得、且つ隣合う電極間の絶縁性を確保する
ために、下層１ａとして配置する２μｍ〜８μｍ程度の
大きさを有する導電粒子７の密度を、２．７×１０5〜
５．４×１０6個／ｍｍ3程度であることが好ましい。即
ち、上記導電粒子７の密度は、下層（導電粒子層）１ａ
における密度を示す。
らなる下層１ａとその上に無機フィラ６を含んだ無機フ
ィラ層からなる上層１ｂとから構成された異方導電性フ
ィルム１の仮圧着は、上記下層を回路基板３の電極パッ
ド５に向けて行う。次いで、図１（ｂ）、（ｃ）に示す
ように、半導体素子２に形成されたバンプ４を、フェー
スダウンで回路基板３の電極パッド５の所定の位置に位
置合わせを行い、回路基板３の上に半導体素子２を加熱
しながら、加圧して搭載する。ここで、図１（ｂ）に示
すように、半導体素子２を加熱しながら加圧して、半導
体素子２のバンプ４を異方導電性フィルム１の無機フィ
ラ層１ｂに進行させると、半導体素子２のバンプ４が加
熱されるため、バンプ４先端の内側方向（半導体素子２
の面方向）及び外側方向（半導体素子２の端面方向）の
空き空間に無機フィラ６とともに無機フィラ層が流動
し、無機フィラ６の多くはバンプ４先端に残留すること
なくバンプ４先端から逃げる（分散される）ことにな
る。次いで、図１（ｃ）に示すように、更に、半導体素
子２を加熱しながら加圧して、半導体素子２のバンプ４
を異方導電性フィルム１の無機フィラ層から導電粒子層
に進行させると、回路基板３の電極パッド５上に存在す
る導電粒子７と半導体素子２のバンプ４の先端とが接触
して加圧されて半導体素子２のバンプ４と回路基板３の
電極パッド５とが導電粒子７を介して接合されて電気的
な接続がとられることになると共に異方導電性フィルム
１の主成分であるエポキシ接着剤によって半導体素子２
と回路基板３とは接着されることになる。この時、図２
に示すように、仮りに半導体素子２のバンプ４の先端と
回路基板３の電極パッド５の間に導電粒子７と無機フィ
ラ６が存在しても、導電粒子６の大きさと無機フィラ６
の大きさとの関係をａ≧ｂ（ａは導電粒子７の直径で２
μｍ〜１０μｍ程度（望ましくは３μｍ〜５μｍ程
度）、ｂは無機フィラ６の直径で１μｍ〜３μｍ程度を
示す。）とすることによって、導電粒子７を介して電気
的な接続を確保することができる。即ち、電気的な接続
不良を防止するために、異方導電性フィルム１における
導電粒子６の大きさと無機フィラ６の大きさとの関係
を、導電粒子７の直径をａ＝２μｍ〜１０μｍ程度、無
機フィラ６の直径をｂ＝１μｍ〜３μｍ程度としてａ≧
ｂにする必要が有る。また、異方導電性フィルム１にお
いて、熱膨張係数を２０〜５０ｐｐｍ／℃程度に低く抑
え、且つ異方導電性フィルム１硬化時の排除性を防止す
るために、上層１ｂとして配置する１μｍ〜３μｍ程度
の大きさの無機フィラ６の密度を、３．３×１０7〜
１．３×１０8個／ｍｍ3程度にすることが好ましい。即
ち、上記無機フィラ６の密度は、上層１ｂにおける密度
を示す。なお、無機フィラ６の密度を、１．３×１０8
個／ｍｍ3程度以上にするとエポキシ接着剤の性質が失
われていくことになる。無機フィラ６の密度を、３．３
×１０7個／ｍｍ3程度以下にすると熱膨張係数がエポキ
シ樹脂の値（数１０〜数１００ｐｐｍ／℃）に近ずいて
低く抑えることができず、また異方導電性フィルム１硬
化時における排除性を有する可能性が高くなる。また、
異方導電性フィルム１において、半導体素子２のバンプ
４と回路基板３の電極パッド５との間における確実な電
気的な接続を得、且つ隣合う電極間の絶縁性を確保する
ために、下層１ａとして配置する２μｍ〜８μｍ程度の
大きさを有する導電粒子７の密度を、２．７×１０5〜
５．４×１０6個／ｍｍ3程度であることが好ましい。即
ち、上記導電粒子７の密度は、下層（導電粒子層）１ａ
における密度を示す。
【００１５】以上説明したように、半導体素子２と回路
基板３との間に介在させる主成分をエポキシ接着剤から
なる硬化物である異方導電性フィルム１において、下層
には導電粒子７を含んだ導電粒子層１ａを設け、上層に
は無機フィラ６を含んだ無機フィラ層１ｂを設けること
によって、熱膨張係数を低く抑えることができ、しかも
隣合う電極間の絶縁性を確保して半導体素子２のバンプ
４と回路基板３の電極パッド５との間における確実な電
気的な接続を実現することができ、その結果、半導体装
置の実装構造体を高温で使用しても、異方導電性フィル
ム１による熱応力σ（Ｐａ）を低減して、高い接続信頼
性を有する半導体装置の実装構造体を得ることができ
る。なお、異方導電性フィルム１による熱応力σ（Ｐ
ａ）は、次に示す（数１）式の関係を有することにな
る。 σ（Ｐａ）＝α・ΔＴ・Ｅ （数１） ただし、αは、異方導電性フィルム１としての熱膨張係
数、ΔＴは、温度変化、Ｅは、ヤング率である。
基板３との間に介在させる主成分をエポキシ接着剤から
なる硬化物である異方導電性フィルム１において、下層
には導電粒子７を含んだ導電粒子層１ａを設け、上層に
は無機フィラ６を含んだ無機フィラ層１ｂを設けること
によって、熱膨張係数を低く抑えることができ、しかも
隣合う電極間の絶縁性を確保して半導体素子２のバンプ
４と回路基板３の電極パッド５との間における確実な電
気的な接続を実現することができ、その結果、半導体装
置の実装構造体を高温で使用しても、異方導電性フィル
ム１による熱応力σ（Ｐａ）を低減して、高い接続信頼
性を有する半導体装置の実装構造体を得ることができ
る。なお、異方導電性フィルム１による熱応力σ（Ｐ
ａ）は、次に示す（数１）式の関係を有することにな
る。 σ（Ｐａ）＝α・ΔＴ・Ｅ （数１） ただし、αは、異方導電性フィルム１としての熱膨張係
数、ΔＴは、温度変化、Ｅは、ヤング率である。
【００１６】次に、本発明に係る実施例について説明す
る。未硬化のエポキシ樹脂の厚さ約２０μｍに直径約３
μｍのＮｉ等の導電粒子を約１．３５×１０6個／ｍｍ3
添加して導電粒子層を下層１ａに形成する。次いで、未
硬化のエポキシ樹脂の厚さ約５０μｍに直径約２μｍの
ＳｉＯ2の無機フィラを約１．０×１０8個／ｍｍ3添加
して無機フィラ層を上層１ｂに形成し、上下２層からな
る異方導電性フィルム１を形成する。ここで、異方導電
性フィルム１の熱膨張係数は、無機フィラ層の厚みと無
機フィラの形状及び添加密度により制御することができ
る。また、半導体素子２のバンプ４の先端と回路基板３
の電極パッド５との間の電気的な接続を行う導電粒子６
は、パンプの先端の形状及び導電粒子の形状と添加密度
により、制御することができる。該異方導電性フィルム
１の導電粒子層を回路基板３の面に仮圧着し、無機フィ
ラ層が半導体素子２に対向の面となるように仮圧着を行
う。次いで、バンプ高さが５０μｍ、バンプ先端の直径
が４０μｍである半導体素子の金バンプと該異方導電性
フィルムの仮圧着を行った回路基板上のＣｕ電極にＮｉ
とＡｕメッキを行った電極パッド間の電気的な接続を確
保するために１８０℃１０ｓ，３０ｇｆ／バンプの熱圧
着条件で接続した。この時の電極ピッチは１３０μｍで
ある。この回路の接続抵抗は、四端子法により１０ｍＡ
を印加し、測定電圧より電極一つ当たりの接続抵抗を算
出した。絶縁抵抗は、隣接端子間に２５０Ｖを印加して
測定した。信頼性試験としては、０℃／１２分と１００
℃／１２分との熱衝撃試験を４０００サイクルで行っ
た。その結果、初期の接続抵抗は最大５ｍΩ以下、熱衝
撃試験後は最大１０ｍΩ以下であり、安定した接続抵抗
であることを確認した。また、絶縁抵抗は１０9Ω以上
である。
る。未硬化のエポキシ樹脂の厚さ約２０μｍに直径約３
μｍのＮｉ等の導電粒子を約１．３５×１０6個／ｍｍ3
添加して導電粒子層を下層１ａに形成する。次いで、未
硬化のエポキシ樹脂の厚さ約５０μｍに直径約２μｍの
ＳｉＯ2の無機フィラを約１．０×１０8個／ｍｍ3添加
して無機フィラ層を上層１ｂに形成し、上下２層からな
る異方導電性フィルム１を形成する。ここで、異方導電
性フィルム１の熱膨張係数は、無機フィラ層の厚みと無
機フィラの形状及び添加密度により制御することができ
る。また、半導体素子２のバンプ４の先端と回路基板３
の電極パッド５との間の電気的な接続を行う導電粒子６
は、パンプの先端の形状及び導電粒子の形状と添加密度
により、制御することができる。該異方導電性フィルム
１の導電粒子層を回路基板３の面に仮圧着し、無機フィ
ラ層が半導体素子２に対向の面となるように仮圧着を行
う。次いで、バンプ高さが５０μｍ、バンプ先端の直径
が４０μｍである半導体素子の金バンプと該異方導電性
フィルムの仮圧着を行った回路基板上のＣｕ電極にＮｉ
とＡｕメッキを行った電極パッド間の電気的な接続を確
保するために１８０℃１０ｓ，３０ｇｆ／バンプの熱圧
着条件で接続した。この時の電極ピッチは１３０μｍで
ある。この回路の接続抵抗は、四端子法により１０ｍＡ
を印加し、測定電圧より電極一つ当たりの接続抵抗を算
出した。絶縁抵抗は、隣接端子間に２５０Ｖを印加して
測定した。信頼性試験としては、０℃／１２分と１００
℃／１２分との熱衝撃試験を４０００サイクルで行っ
た。その結果、初期の接続抵抗は最大５ｍΩ以下、熱衝
撃試験後は最大１０ｍΩ以下であり、安定した接続抵抗
であることを確認した。また、絶縁抵抗は１０9Ω以上
である。
【００１７】
【発明の効果】本発明によれば、半導体素子と回路基板
との間隙に介在させる異方導電性フィルムの下層に導電
粒子層を、上層に無機フィラ層を形成することによっ
て、異方導電性フィルムとしての熱膨張を小さくし、し
かも半導体素子のバンプの先端と回路基板の電極パッド
との間において確実な電気的な接続を得ることができ、
その結果、半導体装置を高温で使用することがあって
も、異方導電性フィルムの熱応力を低く抑えて半導体装
置の実装構造体を信頼性高く実装することができる効果
を奏する。また、異方導電性フィルムへの無機フィラの
添加は異方導電性フィルムの吸水率を低下させることが
でき、異方導電性フィルムとしての絶縁性も確保するこ
とが可能となる。
との間隙に介在させる異方導電性フィルムの下層に導電
粒子層を、上層に無機フィラ層を形成することによっ
て、異方導電性フィルムとしての熱膨張を小さくし、し
かも半導体素子のバンプの先端と回路基板の電極パッド
との間において確実な電気的な接続を得ることができ、
その結果、半導体装置を高温で使用することがあって
も、異方導電性フィルムの熱応力を低く抑えて半導体装
置の実装構造体を信頼性高く実装することができる効果
を奏する。また、異方導電性フィルムへの無機フィラの
添加は異方導電性フィルムの吸水率を低下させることが
でき、異方導電性フィルムとしての絶縁性も確保するこ
とが可能となる。
【００１８】また、本発明によれば、半導体素子をフェ
ースダウンで回路基板に実装するＦＣＡ方式の半導体装
置の実装構造体において、半導体装置を高温で使用して
も異方導電性フィルムとしての熱応力を低減し、しかも
半導体素子の電極パッドと回路基板上の電極パッドとの
間における接続不良を発生することなく低抵抗で接続し
て接続信頼性を向上させることができる効果を奏する。
特に、ＰＤＡや携帯機器等に用いられる弱電流のものに
おいても、半導体素子の電極パッドと回路基板上の電極
パッドとの間において接続不良を発生することなく低抵
抗で確実に接続することが可能となる。即ち、本発明に
よれば、信頼性試験として、０℃／１２分と１００℃／
１２分との熱衝撃試験を４０００サイクル行っても、初
期の接続抵抗は最大５ｍΩ以下、熱衝撃試験後は最大１
０ｍΩ以下であり、安定した接続抵抗を得ることができ
る。
ースダウンで回路基板に実装するＦＣＡ方式の半導体装
置の実装構造体において、半導体装置を高温で使用して
も異方導電性フィルムとしての熱応力を低減し、しかも
半導体素子の電極パッドと回路基板上の電極パッドとの
間における接続不良を発生することなく低抵抗で接続し
て接続信頼性を向上させることができる効果を奏する。
特に、ＰＤＡや携帯機器等に用いられる弱電流のものに
おいても、半導体素子の電極パッドと回路基板上の電極
パッドとの間において接続不良を発生することなく低抵
抗で確実に接続することが可能となる。即ち、本発明に
よれば、信頼性試験として、０℃／１２分と１００℃／
１２分との熱衝撃試験を４０００サイクル行っても、初
期の接続抵抗は最大５ｍΩ以下、熱衝撃試験後は最大１
０ｍΩ以下であり、安定した接続抵抗を得ることができ
る。
【００１９】また、本発明によれば、半導体素子をフェ
ースダウンで回路基板に高密度実装するＦＣＡ方式の半
導体装置の高密度実装構造体においても、異方導電性フ
ィルムとしての熱応力を低減し、しかも半導体素子の電
極パッドと回路基板上の電極パッドとの間における接続
不良および隣接電極パッド間の短絡不良を発生すること
なく低抵抗で接続して接続信頼性を向上させることがで
きる効果を奏する。また、本発明によれば、熱膨張係数
を低く抑えた異方導電性フィルムを用いて半導体素子の
電極パッドと回路基板上の電極パッドとの間における接
続信頼性を向上して半導体素子をフェースダウンで回路
基板に実装した半導体装置の実装構造体を製造すること
ができる効果を奏する。
ースダウンで回路基板に高密度実装するＦＣＡ方式の半
導体装置の高密度実装構造体においても、異方導電性フ
ィルムとしての熱応力を低減し、しかも半導体素子の電
極パッドと回路基板上の電極パッドとの間における接続
不良および隣接電極パッド間の短絡不良を発生すること
なく低抵抗で接続して接続信頼性を向上させることがで
きる効果を奏する。また、本発明によれば、熱膨張係数
を低く抑えた異方導電性フィルムを用いて半導体素子の
電極パッドと回路基板上の電極パッドとの間における接
続信頼性を向上して半導体素子をフェースダウンで回路
基板に実装した半導体装置の実装構造体を製造すること
ができる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実装プロセス及びそ
の構造体の一実施の形態を示す断面図である。
の構造体の一実施の形態を示す断面図である。
【図２】本発明に係る半導体装置の実装構造体の一実施
の形態を示す要部断面図である。
の形態を示す要部断面図である。
【図３】従来の異方導電性フィルムを用いた半導体装置
の実装構造体を示す断面図である。
の実装構造体を示す断面図である。
１…異方導電性フィルム、１ａ…下層（導電粒子層）、
１ｂ…上層（無機フィラ層）、２…半導体素子、３…回
路基板、４…半導体素子の電極パッド上のバンプ、５…
回路基板の電極パッド、６…無機フィラ、７…導電粒子
１ｂ…上層（無機フィラ層）、２…半導体素子、３…回
路基板、４…半導体素子の電極パッド上のバンプ、５…
回路基板の電極パッド、６…無機フィラ、７…導電粒子
Claims (11)
- 【請求項１】半導体素子と回路基板との間に導電粒子を
含有する下層と無機フィラを含有する上層とからなる異
方導電性フィルムを介在させ、前記半導体素子上に配列
された複数の電極パッドの各々を前記下層に含有する導
電粒子によって前記回路基板上に配列された複数の電極
パッドの各々と接続して前記半導体素子をフェースダウ
ンして前記回路基板上に実装することを特徴とする半導
体装置の実装構造体。 - 【請求項２】半導体素子と回路基板との間に導電粒子を
含有する下層と無機フィラを含有する上層とからなる異
方導電性フィルムを介在させ、前記半導体素子上に配列
された複数の電極パッドの各々を前記上層に含有する無
機フィラの多くを逃がして前記下層に含有する導電粒子
によって前記回路基板上に配列された複数の電極パッド
の各々と接続して前記半導体素子をフェースダウンして
前記回路基板上に実装することを特徴とする半導体装置
の実装構造体。 - 【請求項３】前記異方導電性フィルムにおける上層およ
び下層共に、エポキシ樹脂を主成分とすることを特徴と
する請求項１または２記載の半導体装置の実装構造体。 - 【請求項４】前記異方導電性フィルムにおける無機フィ
ラを含有する上層によって、異方導電性フィルムとして
の熱膨張係数を２０〜５０ｐｐｍ／℃に低く抑えること
を特徴とする請求項１または２記載の半導体装置の実装
構造体。 - 【請求項５】前記異方導電性フィルムの上層における無
機フィラの密度を、３．３×１０7〜１．３×１０8個／
ｍｍ3とすることを特徴とする請求項１または２記載の
半導体装置の実装構造体。 - 【請求項６】前記異方導電性フィルムの下層における導
電粒子の密度を、２．７×１０5〜５．４×１０6個／ｍ
ｍ3とすることを特徴とする請求項１または２記載の半
導体装置の実装構造体。 - 【請求項７】前記異方導電性フィルムの下層に含有され
た導電粒子の直径をａ、上層に含有された無機フィラの
直径をｂとしたときａ≧ｂなる関係を有することを特徴
とする請求項１または２記載の半導体装置の実装構造
体。 - 【請求項８】前記導電粒子の直径ａを、２μｍ〜１０μ
ｍ程度とすることを特徴とする請求項７項記載の半導体
装置の実装構造体。 - 【請求項９】前記無機フィラの直径ｂを、０．５μｍ〜
３μｍ程度とすることを特徴とする請求項７項記載の半
導体装置の実装構造体。 - 【請求項１０】複数の電極パッドを配列した回路基板上
に導電粒子を含有する下層と無機フィラを含有する上層
とからなる異方導電性フィルムを仮圧着する第１の工程
と、複数の電極パッドを配列した半導体素子を前記回路
基板に対して位置合わせして加熱しながら加圧すること
によって、前記半導体素子上の各電極パッドを、前記上
層に含有する無機フィラの多くを逃がして前記下層に含
有する導電粒子によって前記回路基板上の各電極パッド
と接続して前記半導体素子をフェースダウンして前記回
路基板上に実装する第２の工程とを有することを特徴と
する半導体装置の実装構造体の製造方法。 - 【請求項１１】未硬化の樹脂成分に無機フィラを含有さ
せた層と、未硬化の樹脂成分に導電粒子を含有させた層
との２層構造を有することを特徴とする異方導電性フィ
ルム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212246A JPH1154555A (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の実装構造体およびその製造方法並びに異方導電性フィルム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212246A JPH1154555A (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の実装構造体およびその製造方法並びに異方導電性フィルム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154555A true JPH1154555A (ja) | 1999-02-26 |
Family
ID=16619403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212246A Pending JPH1154555A (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の実装構造体およびその製造方法並びに異方導電性フィルム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641564B1 (ko) | 2004-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 이방성 도전 필름을 이용한 칩 사이즈 패키지 제조방법 |
| JP2007184344A (ja) * | 2006-01-05 | 2007-07-19 | Epson Imaging Devices Corp | 電気光学装置、実装構造体、電子機器及び実装用接着材 |
| JP2008024941A (ja) * | 1999-02-18 | 2008-02-07 | Seiko Epson Corp | 半導体装置 |
-
1997
- 1997-08-06 JP JP9212246A patent/JPH1154555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008024941A (ja) * | 1999-02-18 | 2008-02-07 | Seiko Epson Corp | 半導体装置 |
| KR100641564B1 (ko) | 2004-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 이방성 도전 필름을 이용한 칩 사이즈 패키지 제조방법 |
| JP2007184344A (ja) * | 2006-01-05 | 2007-07-19 | Epson Imaging Devices Corp | 電気光学装置、実装構造体、電子機器及び実装用接着材 |
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