JPH1154457A - 堆積膜形成方法、配線形成方法及び配線形成基板の製造方法 - Google Patents
堆積膜形成方法、配線形成方法及び配線形成基板の製造方法Info
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- JPH1154457A JPH1154457A JP22121797A JP22121797A JPH1154457A JP H1154457 A JPH1154457 A JP H1154457A JP 22121797 A JP22121797 A JP 22121797A JP 22121797 A JP22121797 A JP 22121797A JP H1154457 A JPH1154457 A JP H1154457A
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Abstract
(57)【要約】
【課題】 高速で堆積膜を成膜し、かつ欠陥のない堆積
膜を得ることができる堆積膜形成方法を提供する。 【解決手段】 基板の凹凸形状を有する表面に堆積膜を
形成する方法において、該基板にバイアス電圧を印加し
ないで堆積膜を形成する工程と、該基板にバイアス電圧
を印加しながら堆積膜を形成する工程とを少なくとも有
する堆積膜形成方法。
膜を得ることができる堆積膜形成方法を提供する。 【解決手段】 基板の凹凸形状を有する表面に堆積膜を
形成する方法において、該基板にバイアス電圧を印加し
ないで堆積膜を形成する工程と、該基板にバイアス電圧
を印加しながら堆積膜を形成する工程とを少なくとも有
する堆積膜形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は、堆積膜形成方法、
配線形成方法及び配線形成基板の製造方法に関するもの
である。
配線形成方法及び配線形成基板の製造方法に関するもの
である。
【０００２】
【従来の技術】従来、基板の凹凸形状を有する表面に堆
積膜を形成する方法としては、例えば液晶素子、半導体
素子等の基板の凹凸面に、導電膜や絶縁膜を形成する方
法が知られている。
積膜を形成する方法としては、例えば液晶素子、半導体
素子等の基板の凹凸面に、導電膜や絶縁膜を形成する方
法が知られている。
【０００３】具体的には、液晶素子に用いる基板表面の
電極薄膜の成膜には、スパッタリング法、ＣＶＤ法（気
層成長法）等が主に用いられている。ＩＴＯ（酸化イン
ジウム）、Ａｌ、Ｍｏ、Ｃｒ等の電極配線においては、
ＤＣ（直流）マグネトロンスパッタリング法が一般的に
広く用いられている。一方、ＣＶＤ法では、ＴＦＴ（薄
膜トランジスタ）等に用いるアモルファスシリコンを成
膜することが常識化されている。
電極薄膜の成膜には、スパッタリング法、ＣＶＤ法（気
層成長法）等が主に用いられている。ＩＴＯ（酸化イン
ジウム）、Ａｌ、Ｍｏ、Ｃｒ等の電極配線においては、
ＤＣ（直流）マグネトロンスパッタリング法が一般的に
広く用いられている。一方、ＣＶＤ法では、ＴＦＴ（薄
膜トランジスタ）等に用いるアモルファスシリコンを成
膜することが常識化されている。
【０００４】また、半導体分野においては、基板表面に
凹凸があり、その上に電極配線を断線することなく設け
る為に、凹凸をスロープ化処理したりしている。それと
同時に電極配線の凹凸に対するステップカバレージを良
くするために、基板にバイアス電圧を印加しながら成膜
することも一部では試みられている。
凹凸があり、その上に電極配線を断線することなく設け
る為に、凹凸をスロープ化処理したりしている。それと
同時に電極配線の凹凸に対するステップカバレージを良
くするために、基板にバイアス電圧を印加しながら成膜
することも一部では試みられている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、基板に凹凸があると、その凹凸上にスパッタ
リング法、ＣＶＤ法で設けられた電極薄膜は、ステップ
カバレージが悪く、電極の断線が生じていた。特に、液
晶素子の基板表面に設けられたカラーフィルター上の電
極配線の場合、カラーフィルターによる凹凸の段差が大
きくなると、電極薄膜の厚さが薄くなるほど、この断線
の発生率は高くなる。
来例では、基板に凹凸があると、その凹凸上にスパッタ
リング法、ＣＶＤ法で設けられた電極薄膜は、ステップ
カバレージが悪く、電極の断線が生じていた。特に、液
晶素子の基板表面に設けられたカラーフィルター上の電
極配線の場合、カラーフィルターによる凹凸の段差が大
きくなると、電極薄膜の厚さが薄くなるほど、この断線
の発生率は高くなる。
【０００６】一方、この断線を防止するために、特に基
板表面の凹凸が顕著な半導体分野においては、基板にバ
イアス電圧を印加しながら成膜する手法を実施してい
る。これによりステップカバレージは良くなり、断線に
よる電極配線不良は無くなるが、成膜速度が著しく減少
し、スループットが極端に悪くなるという大きな欠点が
あった。
板表面の凹凸が顕著な半導体分野においては、基板にバ
イアス電圧を印加しながら成膜する手法を実施してい
る。これによりステップカバレージは良くなり、断線に
よる電極配線不良は無くなるが、成膜速度が著しく減少
し、スループットが極端に悪くなるという大きな欠点が
あった。
【０００７】本発明は、この様な従来技術の欠点を改善
するためになされたものであり、基板の凹凸形状を有す
る表面に堆積膜を形成する方法において、高速で堆積膜
を成膜し、かつ欠陥のない堆積膜を得ることができる堆
積膜形成方法を提供することを目的とするものである。
するためになされたものであり、基板の凹凸形状を有す
る表面に堆積膜を形成する方法において、高速で堆積膜
を成膜し、かつ欠陥のない堆積膜を得ることができる堆
積膜形成方法を提供することを目的とするものである。
【０００８】また、本発明は、基板の凹凸形状を有する
表面に導電膜による配線を形成する方法において、導電
膜を高速で成膜し、かつ断線による電極配線の不良が生
じない配線形成方法、及びその配線を形成した基板の製
造方法を提供することを目的とするものである。
表面に導電膜による配線を形成する方法において、導電
膜を高速で成膜し、かつ断線による電極配線の不良が生
じない配線形成方法、及びその配線を形成した基板の製
造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】即ち、本発明は、基板の
凹凸形状を有する表面に堆積膜を形成する方法におい
て、該基板にバイアス電圧を印加しないで堆積膜を形成
する工程と、該基板にバイアス電圧を印加しながら堆積
膜を形成する工程とを少なくとも有することを特徴とす
る堆積膜形成方法である。
凹凸形状を有する表面に堆積膜を形成する方法におい
て、該基板にバイアス電圧を印加しないで堆積膜を形成
する工程と、該基板にバイアス電圧を印加しながら堆積
膜を形成する工程とを少なくとも有することを特徴とす
る堆積膜形成方法である。
【００１０】また、本発明は、上記の方法により形成し
た堆積膜をパタ−ンニングして配線を形成することを特
徴とする配線形成方法である。
た堆積膜をパタ−ンニングして配線を形成することを特
徴とする配線形成方法である。
【００１１】さらに、本発明は、基板の凹凸形状を有す
る表面に、上記の方法により形成した堆積膜をパタ−ン
ニングして配線を形成することを特徴とする配線形成基
板の製造方法である。
る表面に、上記の方法により形成した堆積膜をパタ−ン
ニングして配線を形成することを特徴とする配線形成基
板の製造方法である。
【００１２】
【発明の実施の形態】本発明の堆積膜形成方法は、基板
の凹凸形状を有する表面に少なくとも２つの工程により
堆積膜を形成する方法において、該基板にバイアス電圧
を印加しないで堆積膜を形成する工程と、該基板にバイ
アス電圧を印加しながら堆積膜を形成する工程とを少な
くとも有することを特徴とする。
の凹凸形状を有する表面に少なくとも２つの工程により
堆積膜を形成する方法において、該基板にバイアス電圧
を印加しないで堆積膜を形成する工程と、該基板にバイ
アス電圧を印加しながら堆積膜を形成する工程とを少な
くとも有することを特徴とする。
【００１３】本発明においては、凹凸形状を有する基板
の表面にバイアス電圧を印加しないで堆積膜を形成する
工程を行なった後に、該基板にバイアス電圧を印加しな
がら堆積膜を形成する工程を行なうのが好ましい。具体
的には、堆積膜の成膜において、成膜開始より所望膜厚
の７０％以上まではバイアス電圧を印加しないで成膜
し、残り膜厚３０％以下、好ましくは２０〜３０％に対
してバイアス電圧を印加して成膜するのが好ましい。
の表面にバイアス電圧を印加しないで堆積膜を形成する
工程を行なった後に、該基板にバイアス電圧を印加しな
がら堆積膜を形成する工程を行なうのが好ましい。具体
的には、堆積膜の成膜において、成膜開始より所望膜厚
の７０％以上まではバイアス電圧を印加しないで成膜
し、残り膜厚３０％以下、好ましくは２０〜３０％に対
してバイアス電圧を印加して成膜するのが好ましい。
【００１４】本発明が適用される基板は、表面に凹凸形
状を有する基板であれば特に制限はなく用いることがで
きるが、例えば基板の表面の凹凸形状がカラーフィルタ
ーを有することにより形成されている基板、半導体分野
における表面に凹凸がある基板等が挙げられる。
状を有する基板であれば特に制限はなく用いることがで
きるが、例えば基板の表面の凹凸形状がカラーフィルタ
ーを有することにより形成されている基板、半導体分野
における表面に凹凸がある基板等が挙げられる。
【００１５】また、堆積膜は、導電膜が好ましく、例え
ばＩＴＯ、Ａｌ、Ｍｏ、Ｃｕ等の導電膜が挙げられる。
ばＩＴＯ、Ａｌ、Ｍｏ、Ｃｕ等の導電膜が挙げられる。
【００１６】また、本発明は、基板の凹凸形状を有する
表面に、上記の方法で形成した導電性堆積膜をパタ−ン
ニングして配線を形成して配線形成基板を製造する方法
である。
表面に、上記の方法で形成した導電性堆積膜をパタ−ン
ニングして配線を形成して配線形成基板を製造する方法
である。
【００１７】本発明の具体例を説明すると、本発明は、
スパッタリングにより凹凸を有する基板表面に電極薄膜
（例えばＡｌ）を成膜する工程において、成膜開始から
所望膜厚の７０％以上までは基板にバイアス電圧を印加
しないで成膜し、残りの膜厚に対してバイアス電圧を印
加しながら成膜することを特徴とする。上記バイアス電
圧の印加は、基板が絶縁物の場合には高周波（１３．５
６ＭＨｚ）によってバイアス電圧の印加を行なう。この
ような方法で電極薄膜を成膜すると、凹凸部における膜
のステップカバレージが良くなる。したがって実使用レ
ベルで電極の断線は発生しない。
スパッタリングにより凹凸を有する基板表面に電極薄膜
（例えばＡｌ）を成膜する工程において、成膜開始から
所望膜厚の７０％以上までは基板にバイアス電圧を印加
しないで成膜し、残りの膜厚に対してバイアス電圧を印
加しながら成膜することを特徴とする。上記バイアス電
圧の印加は、基板が絶縁物の場合には高周波（１３．５
６ＭＨｚ）によってバイアス電圧の印加を行なう。この
ような方法で電極薄膜を成膜すると、凹凸部における膜
のステップカバレージが良くなる。したがって実使用レ
ベルで電極の断線は発生しない。
【００１８】このステップカバレージは、成膜開始から
成膜終了まで基板にバイアス電圧を印加したものと比較
するとカバレージ量は少ないが、あらかじめバイアス電
圧印加前の成膜で下地が整った状況下では、バイアス印
加時間に対してステップカバレージ量が大きくなる傾向
がある。そして、所望膜厚の７０％以上までに対してバ
イアス電圧を印加しないことから、初めから終りまでバ
イアス電圧を印加しながらの成膜に比べはるかに高速成
膜が可能である。
成膜終了まで基板にバイアス電圧を印加したものと比較
するとカバレージ量は少ないが、あらかじめバイアス電
圧印加前の成膜で下地が整った状況下では、バイアス印
加時間に対してステップカバレージ量が大きくなる傾向
がある。そして、所望膜厚の７０％以上までに対してバ
イアス電圧を印加しないことから、初めから終りまでバ
イアス電圧を印加しながらの成膜に比べはるかに高速成
膜が可能である。
【００１９】
【実施例】以下、本発明の実施例を詳細に説明する。
【００２０】実施例１ 図１は、本発明の方法により導電性堆積膜を形成した基
板の一例を示す断面図である。図１に示すように、ガラ
ス基板１上に赤、緑、青の３色カラーフィルター２
（Ｒ），３（Ｇ），４（Ｂ）が形成してある。このカラ
ーフィルターは、厚さ２μｍである。この上にＩＴＯ膜
５を１０００Åの厚さに設けた。装置はＤＣ（直流）マ
グネトロンスパッタリングで基板加熱温度２００℃、ス
パッタ圧力３．５×１０-1Ｐａ、Ａｒ流量２００ＳＣＣ
Ｍ、０2 流量２ＳＣＣＭ、放電パワー０．６Ｗ／ｃｍ2
の条件で１．６分間成膜を行ない、膜厚８００Åを形成
した。
板の一例を示す断面図である。図１に示すように、ガラ
ス基板１上に赤、緑、青の３色カラーフィルター２
（Ｒ），３（Ｇ），４（Ｂ）が形成してある。このカラ
ーフィルターは、厚さ２μｍである。この上にＩＴＯ膜
５を１０００Åの厚さに設けた。装置はＤＣ（直流）マ
グネトロンスパッタリングで基板加熱温度２００℃、ス
パッタ圧力３．５×１０-1Ｐａ、Ａｒ流量２００ＳＣＣ
Ｍ、０2 流量２ＳＣＣＭ、放電パワー０．６Ｗ／ｃｍ2
の条件で１．６分間成膜を行ない、膜厚８００Åを形成
した。
【００２１】その後、基板に対して高周波（１３．５６
ＭＨｚ）電源によりバイアス電圧を印加する。バイアス
電圧は、基板に対して０．１２Ｗ／ｃｍ2 である。この
バイアス電圧は、スパッタリングの放電パワーの約１０
〜２０％が適当である。このバイアス電圧を印加した状
態で、１分間成膜を行ない、膜厚２００Åを形成した。
ＭＨｚ）電源によりバイアス電圧を印加する。バイアス
電圧は、基板に対して０．１２Ｗ／ｃｍ2 である。この
バイアス電圧は、スパッタリングの放電パワーの約１０
〜２０％が適当である。このバイアス電圧を印加した状
態で、１分間成膜を行ない、膜厚２００Åを形成した。
【００２２】このようにして、図１に示すカラーフィル
ター段差も十分カバレージしたＩＴＯ膜５が得られた。
ター段差も十分カバレージしたＩＴＯ膜５が得られた。
【００２３】尚、膜厚に対するバイアス電圧の印加の割
合とステップカバレージ及び成膜速度の関係を図２に示
す。また図３には、バイアス電圧の印加割合に対する電
極配線の断線率を示した。
合とステップカバレージ及び成膜速度の関係を図２に示
す。また図３には、バイアス電圧の印加割合に対する電
極配線の断線率を示した。
【００２４】このようにして得られたカラーフィルター
上のＩＴＯ配線に電流を流し通電テストしたところ、実
用レベルでの性能に問題はなかった。
上のＩＴＯ配線に電流を流し通電テストしたところ、実
用レベルでの性能に問題はなかった。
【００２５】比較例１ 実施例１と同様にしてカラーフィルター上へＩＴＯを成
膜した。本比較例では基板にバイアス電圧を印加しない
状態で、ＩＴＯ膜を１．９分かけて膜厚１０００Åに成
膜した。図４に得られたカラーフィルター上のＩＴＯ配
線の断面図を示す。同図の矢印Ａで示す部分でステップ
カバーレージが悪いことが認められる。
膜した。本比較例では基板にバイアス電圧を印加しない
状態で、ＩＴＯ膜を１．９分かけて膜厚１０００Åに成
膜した。図４に得られたカラーフィルター上のＩＴＯ配
線の断面図を示す。同図の矢印Ａで示す部分でステップ
カバーレージが悪いことが認められる。
【００２６】このようにして得られたＩＴＯ配線は、成
膜時間は短くなったもの通電テストにより１００％の断
線率を示した。
膜時間は短くなったもの通電テストにより１００％の断
線率を示した。
【００２７】比較例２ 実施例１と同様にしてカラーフィルター上にＩＴＯ（膜
厚１０００Å）を成膜した。本比較例では、成膜の最初
から最後まで、基板にバイアス電圧を印加した状態で行
なった。この方式では、１０００Å成膜するのに８分間
の長時間を要した。また、このようにして得られた膜
は、実施例１と同等のステップカバレージであり、通電
テストでも問題なかった。
厚１０００Å）を成膜した。本比較例では、成膜の最初
から最後まで、基板にバイアス電圧を印加した状態で行
なった。この方式では、１０００Å成膜するのに８分間
の長時間を要した。また、このようにして得られた膜
は、実施例１と同等のステップカバレージであり、通電
テストでも問題なかった。
【００２８】比較例３ 実施例１と同様にしてカラーフィルター上にＩＴＯ（膜
厚１０００Å）を成膜した。本比較例では、成膜開始後
１分間バイアス電圧の印加を行ない膜厚２００Åを形成
し、以後１．６分間はバイアス電圧の印加をＯＦＦし膜
厚８００Åを形成した（全膜厚１０００Å）。
厚１０００Å）を成膜した。本比較例では、成膜開始後
１分間バイアス電圧の印加を行ない膜厚２００Åを形成
し、以後１．６分間はバイアス電圧の印加をＯＦＦし膜
厚８００Åを形成した（全膜厚１０００Å）。
【００２９】このように実施例１とバイアス電圧の印加
の順序を逆にしたものは、通電テストの初期段階では問
題ないものの、通電テスト５０時間経過時の断線率は３
８％であった。このことから、バイアス電圧の印加は、
成膜後半で行なうことが重要である。
の順序を逆にしたものは、通電テストの初期段階では問
題ないものの、通電テスト５０時間経過時の断線率は３
８％であった。このことから、バイアス電圧の印加は、
成膜後半で行なうことが重要である。
【００３０】尚、実施例１、比較例３の両サンプルを電
子顕微鏡で観察したところ、実施例１（後半にバイアス
電圧印加）の方がステップカバレージの状態が良好であ
った。
子顕微鏡で観察したところ、実施例１（後半にバイアス
電圧印加）の方がステップカバレージの状態が良好であ
った。
【００３１】実施例２ 図５は、本発明の方法により導電性堆積膜を形成した基
板の他の例を示す断面図である。図５に示すように、ガ
ラス基板上に赤、緑、青の３色カラーフィルター２
（Ｒ），３（Ｇ），４（Ｂ）を形成した。このカラーフ
ィルターは厚さ２μｍである。この上にＩＴＯ膜５を３
００Åの厚さに設けた。装置はＤＣ（直流）マグネトロ
ンスパッタリングを用い、基板加熱温度２００℃、スパ
ッタ圧力３．５×１０-1Ｐａ、Ａｒ流量２００ＳＣＣ
Ｍ、０2 流量２ＳＣＣＭ、放電パワー０．６Ｗ／ｃｍ2
の条件で３０秒間成膜を行ない、膜厚３００Åを形成し
た。この状態でのＩＴＯ電極膜は、カラーフィルターの
凹凸部で断線している。
板の他の例を示す断面図である。図５に示すように、ガ
ラス基板上に赤、緑、青の３色カラーフィルター２
（Ｒ），３（Ｇ），４（Ｂ）を形成した。このカラーフ
ィルターは厚さ２μｍである。この上にＩＴＯ膜５を３
００Åの厚さに設けた。装置はＤＣ（直流）マグネトロ
ンスパッタリングを用い、基板加熱温度２００℃、スパ
ッタ圧力３．５×１０-1Ｐａ、Ａｒ流量２００ＳＣＣ
Ｍ、０2 流量２ＳＣＣＭ、放電パワー０．６Ｗ／ｃｍ2
の条件で３０秒間成膜を行ない、膜厚３００Åを形成し
た。この状態でのＩＴＯ電極膜は、カラーフィルターの
凹凸部で断線している。
【００３２】その後、同様にＤＣマグネトロンスパッタ
リングにより、Ａｌ膜６をＩＴＯ上に１５００Åの厚さ
に設けた。基板加熱温度１００℃、スパッタ圧力５．０
×１０-1Ｐａ、Ａｒ流量２６０ＳＣＣＭ、放電パワー
０．６Ｗ／ｃｍ2 の条件で２分間成膜を行なった。その
後、基板に対して高周波（１３．５６ＭＨｚ）電源によ
りバイアス電圧を印加した。バイアス電圧は、基板に対
して０．１２Ｗ／ｃｍ2である。このバイアス電圧を印
加した状態で、約１分成膜することにより図５に示すカ
ラーフィルター段差も十分にカバレージしたＡｌ膜６が
得られた。
リングにより、Ａｌ膜６をＩＴＯ上に１５００Åの厚さ
に設けた。基板加熱温度１００℃、スパッタ圧力５．０
×１０-1Ｐａ、Ａｒ流量２６０ＳＣＣＭ、放電パワー
０．６Ｗ／ｃｍ2 の条件で２分間成膜を行なった。その
後、基板に対して高周波（１３．５６ＭＨｚ）電源によ
りバイアス電圧を印加した。バイアス電圧は、基板に対
して０．１２Ｗ／ｃｍ2である。このバイアス電圧を印
加した状態で、約１分成膜することにより図５に示すカ
ラーフィルター段差も十分にカバレージしたＡｌ膜６が
得られた。
【００３３】その後、フォトリソ工程により表示エリア
部のＡｌをエッチング除去することにより、低抵抗な表
示電極配線が得られた。このようにして得られた電極配
線に電流を流し通電テストしたところ、実用レベルでの
性能に問題はなかった。
部のＡｌをエッチング除去することにより、低抵抗な表
示電極配線が得られた。このようにして得られた電極配
線に電流を流し通電テストしたところ、実用レベルでの
性能に問題はなかった。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
基板の凹凸形状を有する表面に堆積膜を形成する方法に
おいて、高速で堆積膜を成膜し、かつ欠陥のない堆積膜
を得ることができる。
基板の凹凸形状を有する表面に堆積膜を形成する方法に
おいて、高速で堆積膜を成膜し、かつ欠陥のない堆積膜
を得ることができる。
【００３５】また、本発明は、基板の凹凸形状を有する
表面に導電膜による配線を形成する方法において、導電
膜を高速で成膜し、かつ断線による電極配線の不良が生
じない配線を形成することができる。
表面に導電膜による配線を形成する方法において、導電
膜を高速で成膜し、かつ断線による電極配線の不良が生
じない配線を形成することができる。
【００３６】特に、本発明では、成膜開始より、所望膜
厚の７０％以上まで基板にバイアス電圧を印加しないの
で高速成膜ができ、かつ残りに対してはバイアス電圧の
印加を行なうことにより、ステップカバレージが良くな
る。よって高スループットで、しかも基板表面に凹凸が
あっても電極配線が断線しない良好な配線が得られる。
厚の７０％以上まで基板にバイアス電圧を印加しないの
で高速成膜ができ、かつ残りに対してはバイアス電圧の
印加を行なうことにより、ステップカバレージが良くな
る。よって高スループットで、しかも基板表面に凹凸が
あっても電極配線が断線しない良好な配線が得られる。
【図１】本発明の方法により導電性堆積膜を形成した基
板の一例を示す断面図である。
板の一例を示す断面図である。
【図２】膜厚に対するバイアス電圧の印加とステップカ
バレージと成膜速度の関係を示す図である。
バレージと成膜速度の関係を示す図である。
【図３】膜厚に対するバイアス電圧の印加割合と電極配
線の断線率の関係を示す図である。
線の断線率の関係を示す図である。
【図４】比較例１の方法により導電性堆積膜を形成した
基板を示す断面図である。
基板を示す断面図である。
【図５】本発明の方法により導電性堆積膜を形成した基
板の他の例を示す断面図である。
板の他の例を示す断面図である。
１ ガラス基板 ２ カラーフィルター（赤） ３ カラーフィルター（緑） ４ カラーフィルター（青） ５ ＩＴＯ膜（電極配線） ６ Ａｌ膜（電極配線）
Claims (9)
- 【請求項１】 基板の凹凸形状を有する表面に堆積膜を
形成する方法において、該基板にバイアス電圧を印加し
ないで堆積膜を形成する工程と、該基板にバイアス電圧
を印加しながら堆積膜を形成する工程とを少なくとも有
することを特徴とする堆積膜形成方法。 - 【請求項２】 前記基板にバイアス電圧を印加しながら
堆積膜の膜厚の２０％以上を形成する請求項１記載の堆
積膜形成方法。 - 【請求項３】 前記基板にバイアス電圧を印加しないで
堆積膜の膜厚の７０％以上を形成する請求項１記載の堆
積膜形成方法。 - 【請求項４】 前記基板にバイアス電圧を印加しないで
堆積膜を形成する工程を行なった後に、該基板にバイア
ス電圧を印加しながら堆積膜を形成する工程を行なう請
求項１乃至３のいずれかの項に記載の堆積膜形成方法。 - 【請求項５】 前記基板の凹凸形状が基板にカラーフィ
ルターを有することにより形成されている請求項１記載
の堆積膜形成方法。 - 【請求項６】 前記堆積膜が導電膜である請求項１記載
の堆積膜形成方法。 - 【請求項７】 前記堆積膜がＩＴＯ膜またはＡｌ膜であ
る請求項６記載の堆積膜形成方法。 - 【請求項８】 請求項１乃至７に記載の方法により形成
した堆積膜をパタ−ンニングして配線を形成することを
特徴とする配線形成方法。 - 【請求項９】 基板の凹凸形状を有する表面に、請求項
１乃至７に記載の方法により形成した堆積膜をパタ−ン
ニングして配線を形成することを特徴とする配線形成基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22121797A JPH1154457A (ja) | 1997-08-04 | 1997-08-04 | 堆積膜形成方法、配線形成方法及び配線形成基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22121797A JPH1154457A (ja) | 1997-08-04 | 1997-08-04 | 堆積膜形成方法、配線形成方法及び配線形成基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154457A true JPH1154457A (ja) | 1999-02-26 |
Family
ID=16763309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22121797A Pending JPH1154457A (ja) | 1997-08-04 | 1997-08-04 | 堆積膜形成方法、配線形成方法及び配線形成基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154457A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004064091A (ja) * | 2002-07-30 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
| CN1305035C (zh) * | 2003-10-28 | 2007-03-14 | Tdk股份有限公司 | 磁记录媒体的制造方法 |
| CN100343905C (zh) * | 2004-02-10 | 2007-10-17 | Tdk股份有限公司 | 磁记录媒体的制造方法 |
| WO2013022032A1 (ja) | 2011-08-10 | 2013-02-14 | 日本曹達株式会社 | 積層体およびそれの製造方法 |
-
1997
- 1997-08-04 JP JP22121797A patent/JPH1154457A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004064091A (ja) * | 2002-07-30 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体装置のキャパシタ及びその製造方法 |
| CN1305035C (zh) * | 2003-10-28 | 2007-03-14 | Tdk股份有限公司 | 磁记录媒体的制造方法 |
| CN100343905C (zh) * | 2004-02-10 | 2007-10-17 | Tdk股份有限公司 | 磁记录媒体的制造方法 |
| WO2013022032A1 (ja) | 2011-08-10 | 2013-02-14 | 日本曹達株式会社 | 積層体およびそれの製造方法 |
| KR20150103292A (ko) | 2011-08-10 | 2015-09-09 | 닛뽕소다 가부시키가이샤 | 적층체 및 그것의 제조 방법 |
| US9338884B2 (en) | 2011-08-10 | 2016-05-10 | Nippon Soda Co., Ltd. | Laminated body and manufacturing process therefor |
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