JPH113809A - 低容量のチップバリスタ及びその製造方法 - Google Patents
低容量のチップバリスタ及びその製造方法Info
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- JPH113809A JPH113809A JP10092831A JP9283198A JPH113809A JP H113809 A JPH113809 A JP H113809A JP 10092831 A JP10092831 A JP 10092831A JP 9283198 A JP9283198 A JP 9283198A JP H113809 A JPH113809 A JP H113809A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/18—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals
-
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- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/1006—Thick film varistors
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- H01C7/105—Varistor cores
- H01C7/108—Metal oxide
-
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- H01C7/112—ZnO type
Landscapes
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- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 低いキャパシタンスの容量を維持しながら、
製造したり又は取り扱う際に変形又は破損されずに、優
秀なバリスタ特性を具現し得る低容量のチップバリスタ
及びその製造方法を提供する。 【解決手段】 低いキャパシタンスを維持するために印
刷方法を施してバリスタの厚さを薄く形成し、少なくと
も、一方側の表面にバリスタ層１１の強度を補い得る強
度及び厚さを有し、バリスタコーティング層のバリスタ
特性に影響を及ぼさない低誘電率の支持層１２、１２ａ
を形成して、低容量のチップバリスタを構成する。
製造したり又は取り扱う際に変形又は破損されずに、優
秀なバリスタ特性を具現し得る低容量のチップバリスタ
及びその製造方法を提供する。 【解決手段】 低いキャパシタンスを維持するために印
刷方法を施してバリスタの厚さを薄く形成し、少なくと
も、一方側の表面にバリスタ層１１の強度を補い得る強
度及び厚さを有し、バリスタコーティング層のバリスタ
特性に影響を及ぼさない低誘電率の支持層１２、１２ａ
を形成して、低容量のチップバリスタを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、低容量のチップバ
リスタに係るものであり、さらに詳しくは、電子機器で
発生する外部又は内部サージ(Surge) を防止して電子部
品を保護し、低いキャパシタンスを要求する電子回路に
適用し得る積層型低容量のチップキャパシタに関するも
のである。
リスタに係るものであり、さらに詳しくは、電子機器で
発生する外部又は内部サージ(Surge) を防止して電子部
品を保護し、低いキャパシタンスを要求する電子回路に
適用し得る積層型低容量のチップキャパシタに関するも
のである。
【０００２】
【従来の技術】近来、電子機器の軽薄短小化及び高機能
化に伴い、表面実装装置(Surface Mounting Device) を
用いて電子部品を高密度に実装する技術が急速に開発さ
れている。そして、表面に実装された電子製品における
回路の信号速度は、ＭＨｚ単位以上であるため、このよ
うな速い信号速度で速く動作させようとすると、キャパ
シタンスを１０ｐＦ以下に抑えるべきであり、場合によ
っては、５ｐＦ以下に抑える必要がある。
化に伴い、表面実装装置(Surface Mounting Device) を
用いて電子部品を高密度に実装する技術が急速に開発さ
れている。そして、表面に実装された電子製品における
回路の信号速度は、ＭＨｚ単位以上であるため、このよ
うな速い信号速度で速く動作させようとすると、キャパ
シタンスを１０ｐＦ以下に抑えるべきであり、場合によ
っては、５ｐＦ以下に抑える必要がある。
【０００３】そこで、このような要求に応じて、ディス
クタイプのバリスタをチップ形態に変形する研究が盛ん
に行われているが、シートを積層して構成する積層型チ
ップバリスタにおいては、該バリスタを構成する材質が
高い誘電率を有するため、低容量のチップバリスタを製
造することは非常に難しい。
クタイプのバリスタをチップ形態に変形する研究が盛ん
に行われているが、シートを積層して構成する積層型チ
ップバリスタにおいては、該バリスタを構成する材質が
高い誘電率を有するため、低容量のチップバリスタを製
造することは非常に難しい。
【０００４】すなわち、通常、チップバリスタを構成す
る材質は、誘電率が大きいため、外部の電極と接触する
両端部の面積が広いと、内部電極の表面積に拘らず、キ
ャパシタンスが増加する。そのため、該キャパシタンス
を減少するためには、両端部の面積を減少させて、バリ
スタの厚さを減少すべきである。
る材質は、誘電率が大きいため、外部の電極と接触する
両端部の面積が広いと、内部電極の表面積に拘らず、キ
ャパシタンスが増加する。そのため、該キャパシタンス
を減少するためには、両端部の面積を減少させて、バリ
スタの厚さを減少すべきである。
【０００５】
【発明が解決しようとする課題】しかしながら、バリス
タのキャパシタンスを例えば１０ｐＦ以下、特に、５ｐ
Ｆ以下に設定するためには、バリスタ層の厚さを１ｍｍ
以下に薄く形成すべきであるが、このように薄く形成す
ると、積層後に焼結を施したり又は取り扱う際に、変形
若しくは破損されるおそれがあるので、要求する低容量
に相応するようにバリスタの厚さを薄く形成することが
できない。
タのキャパシタンスを例えば１０ｐＦ以下、特に、５ｐ
Ｆ以下に設定するためには、バリスタ層の厚さを１ｍｍ
以下に薄く形成すべきであるが、このように薄く形成す
ると、積層後に焼結を施したり又は取り扱う際に、変形
若しくは破損されるおそれがあるので、要求する低容量
に相応するようにバリスタの厚さを薄く形成することが
できない。
【０００６】従って、積層型チップバリスタにおいて
は、動作速度に係るキャパシタンスを１０００ｐＦ程度
まで低下させることが現実的には不可能であるのが実状
である。そこで、上述のような実状から、高速信号回路
に使用可能な低キャパシタンスを有して変形又は破損さ
れない低容量のチップバリスタが要望されている。
は、動作速度に係るキャパシタンスを１０００ｐＦ程度
まで低下させることが現実的には不可能であるのが実状
である。そこで、上述のような実状から、高速信号回路
に使用可能な低キャパシタンスを有して変形又は破損さ
れない低容量のチップバリスタが要望されている。
【０００７】本発明は、このような従来の課題に鑑みて
なされたもので、その目的は、高速信号回路で使用可能
な低キャパシタンスの容量（優秀なバリスタ特性）を有
し、しかも製造したり又は取り扱う際に変形又は破損す
るおそれのない低容量のチップキャパシタンス及びその
製造方法を提供する。
なされたもので、その目的は、高速信号回路で使用可能
な低キャパシタンスの容量（優秀なバリスタ特性）を有
し、しかも製造したり又は取り扱う際に変形又は破損す
るおそれのない低容量のチップキャパシタンス及びその
製造方法を提供する。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る低容量のチップバリスタは、誘電
率の低いバリスタ材料にて形成された一つ以上のシート
状の支持層と、該支持層上に積層され、少なくとも一つ
以上のバリスタコーティング層にて形成されたバリスタ
層と、該バリスタ層により連結されるように該バリスタ
層の少なくとも一部分と重なり合って形成され、一側端
部が前記支持層の側面にまで延長形成された少なくとも
一つ以上の内部電極と、前記支持層、バリスタコーティ
ング層及び内部電極が積層して一体に形成されたバリス
タ積層体と、該積層体の両側面に前記内部電極の一側端
部と連結して形成された一対の外部電極とを備えて構成
されている。すなわち、本発明では、低いキャパシタン
スを維持するために印刷方法を施してバリスタの厚さを
薄く形成し、少なくとも、一方側の表面にバリスタ層の
強度を補い得る強度及び厚さを有し、バリスタコーティ
ング層のバリスタ特性に影響を及ぼさない低誘電率の支
持層を形成して、低容量のチップバリスタを構成するよ
うにしている。
るため、本発明に係る低容量のチップバリスタは、誘電
率の低いバリスタ材料にて形成された一つ以上のシート
状の支持層と、該支持層上に積層され、少なくとも一つ
以上のバリスタコーティング層にて形成されたバリスタ
層と、該バリスタ層により連結されるように該バリスタ
層の少なくとも一部分と重なり合って形成され、一側端
部が前記支持層の側面にまで延長形成された少なくとも
一つ以上の内部電極と、前記支持層、バリスタコーティ
ング層及び内部電極が積層して一体に形成されたバリス
タ積層体と、該積層体の両側面に前記内部電極の一側端
部と連結して形成された一対の外部電極とを備えて構成
されている。すなわち、本発明では、低いキャパシタン
スを維持するために印刷方法を施してバリスタの厚さを
薄く形成し、少なくとも、一方側の表面にバリスタ層の
強度を補い得る強度及び厚さを有し、バリスタコーティ
ング層のバリスタ特性に影響を及ぼさない低誘電率の支
持層を形成して、低容量のチップバリスタを構成するよ
うにしている。
【０００９】そして、前記支持層は、誘電率が極めて低
いため、バリスタ特性に影響を与えず、製造及び取り扱
う際、外部の衝撃からバリスタ層を保護し得る充分な強
度及び厚さを有し、バリスタ層と一緒に焼結を行うと
き、焼結温度により変更されない材質にて形成される。
このような支持層の材質は、誘電率の極めて低いセラミ
ック物質を用いることが好ましい。かつ、セラミック支
持層は、バリスタ層の強度を補い得るように、少なくと
も０．１ｍｍ以上の厚さを有するように形成される。こ
のような支持層の厚さは、要求するキャパシタンス容量
及び使用条件に応じて変更することができ、必要に応じ
て前記の範囲を外れて形成しても良い。
いため、バリスタ特性に影響を与えず、製造及び取り扱
う際、外部の衝撃からバリスタ層を保護し得る充分な強
度及び厚さを有し、バリスタ層と一緒に焼結を行うと
き、焼結温度により変更されない材質にて形成される。
このような支持層の材質は、誘電率の極めて低いセラミ
ック物質を用いることが好ましい。かつ、セラミック支
持層は、バリスタ層の強度を補い得るように、少なくと
も０．１ｍｍ以上の厚さを有するように形成される。こ
のような支持層の厚さは、要求するキャパシタンス容量
及び使用条件に応じて変更することができ、必要に応じ
て前記の範囲を外れて形成しても良い。
【００１０】また、前記バリスタ層は、できるだけ厚さ
が薄くなるように形成するが、好ましいバリスタコーテ
ィング層の厚さは、１ｍｍ以下、特に、１μ〜１ｍｍの
範囲である。前記バリスタ層は、公知のバリスタ材料を
用いて形成するが、バリスタ材料としては、例えば、Ｚ
ｎＯ、ＢａＴｉＯ3 、ＳｒＴｉＯ3 などがある。かつ、
前記バリスタ層は、１種又は２種以上の補助材料を１種
又は２種以上のバリスタ材料に混合して用いるが、この
ような補助材料としては、例えば、Ｂｉ2 Ｏ3、Ｓｂ2
Ｏ3 、ＭｎＯ2 、Ｃｏ2 Ｏ3 、Ａｇ2 Ｏ、ＰｂＯなどが
ある。しかし、前記バリスタ材料及び補助材料は、前記
のような物質の以外に、一般的に用いられる他の物質を
用いることもできる。
が薄くなるように形成するが、好ましいバリスタコーテ
ィング層の厚さは、１ｍｍ以下、特に、１μ〜１ｍｍの
範囲である。前記バリスタ層は、公知のバリスタ材料を
用いて形成するが、バリスタ材料としては、例えば、Ｚ
ｎＯ、ＢａＴｉＯ3 、ＳｒＴｉＯ3 などがある。かつ、
前記バリスタ層は、１種又は２種以上の補助材料を１種
又は２種以上のバリスタ材料に混合して用いるが、この
ような補助材料としては、例えば、Ｂｉ2 Ｏ3、Ｓｂ2
Ｏ3 、ＭｎＯ2 、Ｃｏ2 Ｏ3 、Ａｇ2 Ｏ、ＰｂＯなどが
ある。しかし、前記バリスタ材料及び補助材料は、前記
のような物質の以外に、一般的に用いられる他の物質を
用いることもできる。
【００１１】さらに、前記バリスタ層は、セラミック支
持層の前面に形成することができ、内部電極の形成され
たセラミックシートの表面の一部分にのみ部分的に形成
することもできる。後者のように構成すると、バリスタ
シートの厚さは薄いが、外部に露出される面積が少なく
なるので、キャパシタンス容量が一層低いチップバリス
タを得ることができる。
持層の前面に形成することができ、内部電極の形成され
たセラミックシートの表面の一部分にのみ部分的に形成
することもできる。後者のように構成すると、バリスタ
シートの厚さは薄いが、外部に露出される面積が少なく
なるので、キャパシタンス容量が一層低いチップバリス
タを得ることができる。
【００１２】また、前記内部電極は、積層体の両方側か
ら外部電極と連結される少なくとも二つの電極を備えて
構成され、バリスタ層の表面又は支持層の表面にそれぞ
れ形成することができ、前記二つの内部電極を、バリス
タ層の同一平面上又はバリスタ層の両側面に形成するこ
ともできる。このとき、各内部電極は、相互直接連結せ
ず、バリスタ層を介して連結すべきである。
ら外部電極と連結される少なくとも二つの電極を備えて
構成され、バリスタ層の表面又は支持層の表面にそれぞ
れ形成することができ、前記二つの内部電極を、バリス
タ層の同一平面上又はバリスタ層の両側面に形成するこ
ともできる。このとき、各内部電極は、相互直接連結せ
ず、バリスタ層を介して連結すべきである。
【００１３】さらに、必要に応じて、外部電極と連結さ
れない少なくとも一つの第３内部電極を外部電極と連結
された二つの内部電極にバリスタ層を介して連結される
ように形成することができるが、第３内部電極は、少な
くとも、前記二つの内部電極中の一つと平行になるよう
に、バリスタ層の同一平面上に形成することができ、二
つの内部電極中、少なくとも、一つとバリスタ層を置い
て相互重なってバリスタ層の両方側に位置するように形
成することもできる。
れない少なくとも一つの第３内部電極を外部電極と連結
された二つの内部電極にバリスタ層を介して連結される
ように形成することができるが、第３内部電極は、少な
くとも、前記二つの内部電極中の一つと平行になるよう
に、バリスタ層の同一平面上に形成することができ、二
つの内部電極中、少なくとも、一つとバリスタ層を置い
て相互重なってバリスタ層の両方側に位置するように形
成することもできる。
【００１４】そして、本発明に係る低容量のチップバリ
スタの製造方法においては、誘電率の低いセラミック物
質を用いて、シート状の支持層を形成する工程と、該支
持層の表面にバリスタ材質のスラリーを用いて第１バリ
スタコーティング層を塗布する工程と、該第１バリスタ
コーティング層の表面に第１内部電極を印刷する工程
と、該第１内部電極の塗布されたバリスタコーティング
層の表面に前記第１内部電極が完全に被覆されるよう
に、第２バリスタコーティング層を塗布する工程と、該
第２バリスタコーティング層の表面に前記１内部電極と
直接接触しない第２内部電極を塗布する工程と、該第２
内部電極の形成されたバリスタコーティング層の表面に
保護層を形成する工程と、前記第１及び第２内部電極と
連結される第１及び第２外部電極をそれぞれ形成する工
程とを順次行うようになっている。
スタの製造方法においては、誘電率の低いセラミック物
質を用いて、シート状の支持層を形成する工程と、該支
持層の表面にバリスタ材質のスラリーを用いて第１バリ
スタコーティング層を塗布する工程と、該第１バリスタ
コーティング層の表面に第１内部電極を印刷する工程
と、該第１内部電極の塗布されたバリスタコーティング
層の表面に前記第１内部電極が完全に被覆されるよう
に、第２バリスタコーティング層を塗布する工程と、該
第２バリスタコーティング層の表面に前記１内部電極と
直接接触しない第２内部電極を塗布する工程と、該第２
内部電極の形成されたバリスタコーティング層の表面に
保護層を形成する工程と、前記第１及び第２内部電極と
連結される第１及び第２外部電極をそれぞれ形成する工
程とを順次行うようになっている。
【００１５】このとき、バリスタ層を形成するバリスタ
コーティング層は、例えば、ＺｎＯ、ＢａＴｉＯ3 及び
ＳｒＴｉＯ3 の中から選択された何れか一つ又はそれ以
上のバリスタ主材料９０〜９５重量％と、Ｂｉ2 Ｏ3 、
Ｓｂ2 Ｏ3 、ＭｎＯ2 、Ｃｏ2 Ｏ3 、Ａｇ2 Ｏ、及びＰ
ｂＯの中から選択された何れか一つ又はそれ以上のバリ
スタ補助材料５〜１０重量％とを配合（混合）し、この
ような配合物に、配合物重量を基準にして３〜８重量％
の有機バインダーを加え、適量の有機溶剤を加えて、シ
ルクスクリーン印刷可能なペースト又はインク状態にし
て、シルクスクリーン印刷方法によりコーティングす
る。
コーティング層は、例えば、ＺｎＯ、ＢａＴｉＯ3 及び
ＳｒＴｉＯ3 の中から選択された何れか一つ又はそれ以
上のバリスタ主材料９０〜９５重量％と、Ｂｉ2 Ｏ3 、
Ｓｂ2 Ｏ3 、ＭｎＯ2 、Ｃｏ2 Ｏ3 、Ａｇ2 Ｏ、及びＰ
ｂＯの中から選択された何れか一つ又はそれ以上のバリ
スタ補助材料５〜１０重量％とを配合（混合）し、この
ような配合物に、配合物重量を基準にして３〜８重量％
の有機バインダーを加え、適量の有機溶剤を加えて、シ
ルクスクリーン印刷可能なペースト又はインク状態にし
て、シルクスクリーン印刷方法によりコーティングす
る。
【００１６】かつ、前記有機バインダーは、例えば、Ｐ
ＶＡ、ＰＶＢ又はエチルセルロースを使用し、該有機溶
剤は、トピノール、ブチルキャピトル、メタノール、エ
タノールのようなアルコール類を用いるが、このような
有機バインダー及び有機溶剤は、前記の例に限定される
ものでなく、多用な物質に変更して用いることもでき
る。
ＶＡ、ＰＶＢ又はエチルセルロースを使用し、該有機溶
剤は、トピノール、ブチルキャピトル、メタノール、エ
タノールのようなアルコール類を用いるが、このような
有機バインダー及び有機溶剤は、前記の例に限定される
ものでなく、多用な物質に変更して用いることもでき
る。
【００１７】また、前記支持層は、誘電率は低いが、バ
リスタ特性に影響を与えない金属酸化物を包含するセラ
ミック物質の粉末に有機溶剤を加えて、ボールミルでミ
ーリングして、均質に混合し、合成樹脂フィルムの要求
する厚さになるように塗布し、乾燥して形成する。
リスタ特性に影響を与えない金属酸化物を包含するセラ
ミック物質の粉末に有機溶剤を加えて、ボールミルでミ
ーリングして、均質に混合し、合成樹脂フィルムの要求
する厚さになるように塗布し、乾燥して形成する。
【００１８】さらに、前記バリスタの内部電極は、Ｐ
ｔ、Ａｇ−Ｐｔなどの電導性金属の酸化物を包含するス
ラリーをシルクスクリーン印刷方法により形成すること
が簡便であるが、バンド型又は線状に形成することもで
きるし、電極の形成されたシートを小片の積層体に切断
したとき、内部電極の少なくとも一部が外部電極と連結
されるように積層体の少なくとも一方側面に露出すべき
である。
ｔ、Ａｇ−Ｐｔなどの電導性金属の酸化物を包含するス
ラリーをシルクスクリーン印刷方法により形成すること
が簡便であるが、バンド型又は線状に形成することもで
きるし、電極の形成されたシートを小片の積層体に切断
したとき、内部電極の少なくとも一部が外部電極と連結
されるように積層体の少なくとも一方側面に露出すべき
である。
【００１９】また、本発明に係る低容量のチップバリス
タの他の実施形態においては、セラミック支持層と、該
支持層の四方側に露出されないように、支持層の表面内
方側にのみ形成されたバリスタ層と、該バリスタ層に連
結形成された外部電極に連結され、少なくとも、二つ以
上の内部電極と、前記内部電極と連結されるように前記
積層体の両側面に形成された外部電極とを備えて構成さ
れている。
タの他の実施形態においては、セラミック支持層と、該
支持層の四方側に露出されないように、支持層の表面内
方側にのみ形成されたバリスタ層と、該バリスタ層に連
結形成された外部電極に連結され、少なくとも、二つ以
上の内部電極と、前記内部電極と連結されるように前記
積層体の両側面に形成された外部電極とを備えて構成さ
れている。
【００２０】そして、前記バリスタ層は、バリスタ材料
のペーストを平らな支持層の表面にコーティングして形
成することもでき、支持層表面のバリスタコーティング
層の表面に形成することもでき、支持層の表面に溝を形
成して、該溝内にバリスタペーストをキャスティング方
法により挿入して形成することもでき、最下方の内部電
極と支持層の表面間にも形成することもできる。
のペーストを平らな支持層の表面にコーティングして形
成することもでき、支持層表面のバリスタコーティング
層の表面に形成することもでき、支持層の表面に溝を形
成して、該溝内にバリスタペーストをキャスティング方
法により挿入して形成することもでき、最下方の内部電
極と支持層の表面間にも形成することもできる。
【００２１】かつ、前記バリスタ層は、支持層の四方側
に露出されずに、外部電極と連結された二つの内部電極
の内方側端部が相互連結されるように形成し、それらの
内部電極は、外部電極と連結されるが、必要に応じて、
外部電極と連結されずに、バリスタコーティング層を介
して第３内部電極に連結することもできる。
に露出されずに、外部電極と連結された二つの内部電極
の内方側端部が相互連結されるように形成し、それらの
内部電極は、外部電極と連結されるが、必要に応じて、
外部電極と連結されずに、バリスタコーティング層を介
して第３内部電極に連結することもできる。
【００２２】また、前記外部電極と連結された内部電極
は、支持層の表面にコーティング層状に形成されるが、
各内部電極の内方側端部は、バリスタコーティング層に
接触するように形成して、各内部電極をバリスタコーテ
ィング層により相互連結させる。
は、支持層の表面にコーティング層状に形成されるが、
各内部電極の内方側端部は、バリスタコーティング層に
接触するように形成して、各内部電極をバリスタコーテ
ィング層により相互連結させる。
【００２３】さらに、前記バリスタ層を前記支持層の溝
内に挿入して形成する場合は、キャスティング方法を利
用する。このようにバリスタ層を溝内に形成すると、バ
リスタ層によるチップバリスタの厚さの増加を抑えるこ
とができる。
内に挿入して形成する場合は、キャスティング方法を利
用する。このようにバリスタ層を溝内に形成すると、バ
リスタ層によるチップバリスタの厚さの増加を抑えるこ
とができる。
【００２４】そして、本発明に係るチップバリスタにお
いては、バリスタ層は、外部電極に付着されて積層体の
側面に露出されないため、キャパシタの容量を５ｐＦ、
特に３ｐＦ以下に低下させる場合、有利に活用すること
ができる。また、バリスタを構成するバリスタ層がコー
ティング方法により形成されて、バリスタ層の厚さは薄
いが、誘電率が極めて低いセラミックシートの支持層に
支持されるので、バリスタの製造及び使用の際に、変形
又は破損を生じるおそれがなく、キャパシタンスに関係
する外部電極との接触面積が少ないため、バリスタのキ
ャパシタンスを低下させることができる。
いては、バリスタ層は、外部電極に付着されて積層体の
側面に露出されないため、キャパシタの容量を５ｐＦ、
特に３ｐＦ以下に低下させる場合、有利に活用すること
ができる。また、バリスタを構成するバリスタ層がコー
ティング方法により形成されて、バリスタ層の厚さは薄
いが、誘電率が極めて低いセラミックシートの支持層に
支持されるので、バリスタの製造及び使用の際に、変形
又は破損を生じるおそれがなく、キャパシタンスに関係
する外部電極との接触面積が少ないため、バリスタのキ
ャパシタンスを低下させることができる。
【００２５】すなわち、本発明によると、バリスタのキ
ャパシタンスを１０ｐＦ、特に５ｐＦ以下に低下するこ
とができるため、電子部品を内部又は外部のサージから
効率的に保護することができ、高速動作特性を奏する優
秀なバリスタを具現することができる。
ャパシタンスを１０ｐＦ、特に５ｐＦ以下に低下するこ
とができるため、電子部品を内部又は外部のサージから
効率的に保護することができ、高速動作特性を奏する優
秀なバリスタを具現することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２７】まず、図１〜図３は本発明の第１実施形態
に係る低容量のチップバリスタ（チップ形態のバリス
タ）を示しており、図１〜図３に示すように、本チップ
バリスタは、バリスタコーティング層１７及び各内部電
極１４、１５、１６が交互に積層されたバリスタ層１
１、及び該バリスタ層１１の上下両面に積層されたセラ
ミックシートから成るセラミック支持層（シート状の支
持層）１２、１２ａにて構成された積層体１０と、該積
層体１０の両側面において前記内部電極１４、１５、１
６に連結して形成された外部電極１３、１３ａとで構成
されている。
に係る低容量のチップバリスタ（チップ形態のバリス
タ）を示しており、図１〜図３に示すように、本チップ
バリスタは、バリスタコーティング層１７及び各内部電
極１４、１５、１６が交互に積層されたバリスタ層１
１、及び該バリスタ層１１の上下両面に積層されたセラ
ミックシートから成るセラミック支持層（シート状の支
持層）１２、１２ａにて構成された積層体１０と、該積
層体１０の両側面において前記内部電極１４、１５、１
６に連結して形成された外部電極１３、１３ａとで構成
されている。
【００２８】図２及び図３に示すように、前記バリスタ
層１１においては、印刷方法により複数のバリスタコー
ティング層１７と前記各内部電極１４、１５、１６とが
それぞれ交互に積層して形成され、このバリスタ層１１
が前記各セラミック支持層１２、１２ａ間に挿入配置さ
れて積層され、バリスタ層１１の外周縁部が積層体１０
の四方側面に露出されている。また、図２に示すよう
に、前記内部電極１４、１６の一方端部は、前記積層体
１０の一方側面に露出されて、外部電極１３に連結さ
れ、前記内部電極１５の一方端部は、前記積層体１０の
他方側面に露出されて外部電極１３ａと連結されてい
る。さらに、前記バリスタ層１１は上下両面が前記支持
層１２、１２ａにより支持されている。
層１１においては、印刷方法により複数のバリスタコー
ティング層１７と前記各内部電極１４、１５、１６とが
それぞれ交互に積層して形成され、このバリスタ層１１
が前記各セラミック支持層１２、１２ａ間に挿入配置さ
れて積層され、バリスタ層１１の外周縁部が積層体１０
の四方側面に露出されている。また、図２に示すよう
に、前記内部電極１４、１６の一方端部は、前記積層体
１０の一方側面に露出されて、外部電極１３に連結さ
れ、前記内部電極１５の一方端部は、前記積層体１０の
他方側面に露出されて外部電極１３ａと連結されてい
る。さらに、前記バリスタ層１１は上下両面が前記支持
層１２、１２ａにより支持されている。
【００２９】また、図４及び図５は、本発明に係る低容
量のチップバリスタの第２実施形態を示すものであって
る。この場合には、同図に示す如く、第１実施形態のバ
リスタと同様に構成されたバリスタ層１１が支持層１２
により一方側のみ支持されている。なお、その他は、第
１実施形態と同様に構成されている。
量のチップバリスタの第２実施形態を示すものであって
る。この場合には、同図に示す如く、第１実施形態のバ
リスタと同様に構成されたバリスタ層１１が支持層１２
により一方側のみ支持されている。なお、その他は、第
１実施形態と同様に構成されている。
【００３０】また、図６は、本発明に係る低容量のチッ
プバリスタの第３実施形態を示すものである。この場合
には、同図に示す如く、印刷方法により各内部電極２
４、２５が積層されてバリスタ層２１が形成され、該バ
リスタ層２１の上下両面が、支持層１２、１２ａにより
支持されてチップバリスタ積層体２０が構成されてい
る。そして、該積層体２０の両側面に外部電極１３、１
３ａが連結され、該外部電極１３、１３ａに前記内部電
極２４、２５がそれぞれ連結されている。また、バリス
タ層２１の長さは、前記積層体２０の全体の長さと同様
に形成されているが、図７に示すように、該バリスタ層
２１の幅は、積層体２０の幅よりも狭く形成され、よっ
て、前記バリスタ層２１の両面が前記積層体２０の両側
に露出されず、他の両面のみが露出されるようになって
いる。
プバリスタの第３実施形態を示すものである。この場合
には、同図に示す如く、印刷方法により各内部電極２
４、２５が積層されてバリスタ層２１が形成され、該バ
リスタ層２１の上下両面が、支持層１２、１２ａにより
支持されてチップバリスタ積層体２０が構成されてい
る。そして、該積層体２０の両側面に外部電極１３、１
３ａが連結され、該外部電極１３、１３ａに前記内部電
極２４、２５がそれぞれ連結されている。また、バリス
タ層２１の長さは、前記積層体２０の全体の長さと同様
に形成されているが、図７に示すように、該バリスタ層
２１の幅は、積層体２０の幅よりも狭く形成され、よっ
て、前記バリスタ層２１の両面が前記積層体２０の両側
に露出されず、他の両面のみが露出されるようになって
いる。
【００３１】さらに、図８は、本発明に係るチップバリ
スタ積層体２０の製造工程を示したものである。同図に
示す如く、この積層体２０においては、下部支持層１２
と、該支持層１２の表面に印刷方法より形成されたバリ
スタコーティング層２６と、該バリスタコーティング層
２６の上面に形成された内部電極２４と、該内部電極２
４の上面に印刷方法により形成されたバリスタコーティ
ング層２７と、該バリスタコーティング層２７の上面に
形成された内部電極２５と、該内部電極２５の上面に印
刷方法により形成されたバリスタコーティング層２８
と、該バリスタコーティング層２８の上面に形成された
上部支持層１２ａとから構成されている。
スタ積層体２０の製造工程を示したものである。同図に
示す如く、この積層体２０においては、下部支持層１２
と、該支持層１２の表面に印刷方法より形成されたバリ
スタコーティング層２６と、該バリスタコーティング層
２６の上面に形成された内部電極２４と、該内部電極２
４の上面に印刷方法により形成されたバリスタコーティ
ング層２７と、該バリスタコーティング層２７の上面に
形成された内部電極２５と、該内部電極２５の上面に印
刷方法により形成されたバリスタコーティング層２８
と、該バリスタコーティング層２８の上面に形成された
上部支持層１２ａとから構成されている。
【００３２】積層体２０の製造に当たっては、前記支持
層１２、１２ａ、バリスタコーティング層２６、２７、
２８及び内部電極２４、２５をそれぞれ順次交互に積層
形成して積層体２０を構成し、該積層体２０を焼結する
と、相互結合されて、図６及び図７に示したように、一
体型になる。
層１２、１２ａ、バリスタコーティング層２６、２７、
２８及び内部電極２４、２５をそれぞれ順次交互に積層
形成して積層体２０を構成し、該積層体２０を焼結する
と、相互結合されて、図６及び図７に示したように、一
体型になる。
【００３３】この場合、図８では、支持層１２、１２ａ
とバリスタコーティング層２６、２７、２８とがそれぞ
れ分離された形状に示されているが、これは、説明の便
宜上、分離して示したもので、実際には、各バリスタコ
ーティング層２６、２７、２８と各支持層１２、１２ａ
とが焼結時に一体に結合される。
とバリスタコーティング層２６、２７、２８とがそれぞ
れ分離された形状に示されているが、これは、説明の便
宜上、分離して示したもので、実際には、各バリスタコ
ーティング層２６、２７、２８と各支持層１２、１２ａ
とが焼結時に一体に結合される。
【００３４】このように構成された第３実施形態のチッ
プバリスタは、第１実施形態の場合に比べて外部に露出
されるバリスタ層２１の表面積が減少して、より低いキ
ャパシタンスを有するため、結合力が向上して、支持層
１２、１２ａの全ての表面にバリスタ層２１が形成され
た場合よりも強度が一層向上される。
プバリスタは、第１実施形態の場合に比べて外部に露出
されるバリスタ層２１の表面積が減少して、より低いキ
ャパシタンスを有するため、結合力が向上して、支持層
１２、１２ａの全ての表面にバリスタ層２１が形成され
た場合よりも強度が一層向上される。
【００３５】また、図９〜図１１は、本発明に係る低容
量のチップバリスタの第４実施形態を示すものである。
本実施形態では、図９、図１０、図１１にそれぞれ示す
如く、積層体２０ａを構成する各バリスタ層２１ａ、２
１ｂ又は２１ｃを印刷方法によりバリスタコーティング
層に構成されるが、その内部電極は図６〜図８に示した
ようなチップバリスタ層とは相違する形状となるよう
に、次のように構成される。すなわち、図９に示す場合
には、チップバリスタを形成する際に、支持層１２の表
面に隣接する内部電極２９は外部電極１３、１３ａと連
結されないように形成され、それらの外部電極１３、１
３ａとそれぞれ連結される各内部電極２４ａ、２５ａ
は、同一平面上において相互連結されないように形成さ
れ、内部電極２９とも直接連結されないように形成され
る。かつ、前記バリスタ層２１ａ及び各内部電極２４
ａ、２５ａ、２９は、図６に示したチップバリスタと同
様な印刷方法によりそれぞれ形成される。
量のチップバリスタの第４実施形態を示すものである。
本実施形態では、図９、図１０、図１１にそれぞれ示す
如く、積層体２０ａを構成する各バリスタ層２１ａ、２
１ｂ又は２１ｃを印刷方法によりバリスタコーティング
層に構成されるが、その内部電極は図６〜図８に示した
ようなチップバリスタ層とは相違する形状となるよう
に、次のように構成される。すなわち、図９に示す場合
には、チップバリスタを形成する際に、支持層１２の表
面に隣接する内部電極２９は外部電極１３、１３ａと連
結されないように形成され、それらの外部電極１３、１
３ａとそれぞれ連結される各内部電極２４ａ、２５ａ
は、同一平面上において相互連結されないように形成さ
れ、内部電極２９とも直接連結されないように形成され
る。かつ、前記バリスタ層２１ａ及び各内部電極２４
ａ、２５ａ、２９は、図６に示したチップバリスタと同
様な印刷方法によりそれぞれ形成される。
【００３６】また、図１０に示すチップバリスタは、上
下に隔離して形成されて外部電極１３、１３ａに連結さ
れる各内部電極２４ｂ、２５ｂと、該外部電極１３、１
３ａに連結されない各内部電極３０、３１とから構成さ
れている。すなわち、外部電極１３、１３ａにそれぞれ
連結される前記各内部電極２４ｂ、２５ｂと、外部電極
１３、１３ａに連結されない前記内部電極３０、３１と
は、相異なる平面上に形成されている。さらに、図１１
に示すチップバリスタの場合は、外部電極１３、１３ａ
に連結される各内部電極２４ｃ、２５ｃの内方端部が相
互に重なり合わないように、長さの方向に所定間隔離れ
て形成されている。
下に隔離して形成されて外部電極１３、１３ａに連結さ
れる各内部電極２４ｂ、２５ｂと、該外部電極１３、１
３ａに連結されない各内部電極３０、３１とから構成さ
れている。すなわち、外部電極１３、１３ａにそれぞれ
連結される前記各内部電極２４ｂ、２５ｂと、外部電極
１３、１３ａに連結されない前記内部電極３０、３１と
は、相異なる平面上に形成されている。さらに、図１１
に示すチップバリスタの場合は、外部電極１３、１３ａ
に連結される各内部電極２４ｃ、２５ｃの内方端部が相
互に重なり合わないように、長さの方向に所定間隔離れ
て形成されている。
【００３７】また、図１２〜図１６は、本発明の第５実
施形態に係る低容量のチップバリスタを示すものであ
る。本実施形態では、図１２、図１３、図１４、図１
５、図１６にそれぞれ示す如く、各バリスタ層２１ｄ、
２１ｅ、２１ｆ、２１ｇが少なくとも二つ以上の内部電
極２４ｄ、２５ｄ；２４ｅ、２５ｅ、２９ｅ；２４ｆ、
２５ｆ、３０ｆ、３１ｆ；２４ｇ、２５ｇと重なり合う
ようにバリスタ積層体の内方側に形成され、バリスタ層
の外周縁部が前記積層体の外方側に露出されないように
構成されている。かつ、前記各内部電極は、バリスタ層
の表面に直接形成することができるし、支持層表面のバ
リスタ層の表面に形成することもできる。しかし、積層
体の外周縁部側に形成される内部電極は、少なくとも一
部分が直接に支持層に形成される。
施形態に係る低容量のチップバリスタを示すものであ
る。本実施形態では、図１２、図１３、図１４、図１
５、図１６にそれぞれ示す如く、各バリスタ層２１ｄ、
２１ｅ、２１ｆ、２１ｇが少なくとも二つ以上の内部電
極２４ｄ、２５ｄ；２４ｅ、２５ｅ、２９ｅ；２４ｆ、
２５ｆ、３０ｆ、３１ｆ；２４ｇ、２５ｇと重なり合う
ようにバリスタ積層体の内方側に形成され、バリスタ層
の外周縁部が前記積層体の外方側に露出されないように
構成されている。かつ、前記各内部電極は、バリスタ層
の表面に直接形成することができるし、支持層表面のバ
リスタ層の表面に形成することもできる。しかし、積層
体の外周縁部側に形成される内部電極は、少なくとも一
部分が直接に支持層に形成される。
【００３８】このように構成された第５実施形態のチッ
プバリスタは、積層されたバリスタコーティング層から
成るバリスタ層２１ｄと前記バリスタ層内に上下に分離
して形成された各内部電極２４ｄ、２５ｄとをそれぞれ
有し、該内部電極２４ｄ、２５ｄは、支持層１２の表面
に直接形成され、バリスタ層２１ｄは、外部電極の形成
された側面は勿論、外部電極１３、１３ａが形成されて
いない側面でも外部に露出されないように形成されてい
るので、前記バリスタ層２１ｄが、積層体２０ｄの外周
縁から外部電極と直接的に連結されずに、チップバリス
タのキャパシタンスを一層低下することができる。
プバリスタは、積層されたバリスタコーティング層から
成るバリスタ層２１ｄと前記バリスタ層内に上下に分離
して形成された各内部電極２４ｄ、２５ｄとをそれぞれ
有し、該内部電極２４ｄ、２５ｄは、支持層１２の表面
に直接形成され、バリスタ層２１ｄは、外部電極の形成
された側面は勿論、外部電極１３、１３ａが形成されて
いない側面でも外部に露出されないように形成されてい
るので、前記バリスタ層２１ｄが、積層体２０ｄの外周
縁から外部電極と直接的に連結されずに、チップバリス
タのキャパシタンスを一層低下することができる。
【００３９】また、図１４〜図１６に示すように、本発
明に係る低容量のチップバリスタの第５実施形態を多様
な形態に変更して使用することができる。すなわち、図
１４に示すチップバリスタは、支持層１２と、該支持層
１２の上面に外部電極１３、１３ａと連結されないよう
に形成された内部電極２９ｅと、該内部電極２９ｅと高
さの異なる同一表面上に形成されかつ前記外部電極１
３、１３ａと連結される各内部電極２４ｅ、２５ｅとか
ら構成されている。
明に係る低容量のチップバリスタの第５実施形態を多様
な形態に変更して使用することができる。すなわち、図
１４に示すチップバリスタは、支持層１２と、該支持層
１２の上面に外部電極１３、１３ａと連結されないよう
に形成された内部電極２９ｅと、該内部電極２９ｅと高
さの異なる同一表面上に形成されかつ前記外部電極１
３、１３ａと連結される各内部電極２４ｅ、２５ｅとか
ら構成されている。
【００４０】また、図１５に示すチップバリスタは、支
持層１２の表面に高さを異にしてそれぞれ形成されかつ
外部電極１３、１３ａに連結された各内部電極２４ｆ、
２５ｆと、それらの内部電極２４ｆ、２５ｆの上下でか
つ内方側の箇所において所定間隔を有して形成された各
内部電極３１ｆ、３０ｆと、それらの内部電極（２４
ｆ、３１ｆ）（３１ｆ、３０ｆ）（２５ｆ、３０ｆ）間
に所定間隔を置いて同一平面上に形成されたバリスタ層
２１ｆとから構成されている。
持層１２の表面に高さを異にしてそれぞれ形成されかつ
外部電極１３、１３ａに連結された各内部電極２４ｆ、
２５ｆと、それらの内部電極２４ｆ、２５ｆの上下でか
つ内方側の箇所において所定間隔を有して形成された各
内部電極３１ｆ、３０ｆと、それらの内部電極（２４
ｆ、３１ｆ）（３１ｆ、３０ｆ）（２５ｆ、３０ｆ）間
に所定間隔を置いて同一平面上に形成されたバリスタ層
２１ｆとから構成されている。
【００４１】また、図１６に示すチップバリスタは、支
持層１２の表面に二つの内部電極２４ｇ、２５ｇが外部
電極１３、１３ａとそれぞれ連結されるように同一平面
上に分離して延長形成され、それらの内部電極２４ｇ、
２５ｇの上面には、各内部電極２４ｇ、２５ｇの内方端
部と重なり合うようにバリスタ層２１ｇが形成されてい
る。さらに、前記バリスタ層２１ｇ及び各内部電極２４
ｇ、２５ｇは、全て、シルクスクリーン印刷方法を用
い、塗布を施して形成されたコーティング層から構成さ
れている。
持層１２の表面に二つの内部電極２４ｇ、２５ｇが外部
電極１３、１３ａとそれぞれ連結されるように同一平面
上に分離して延長形成され、それらの内部電極２４ｇ、
２５ｇの上面には、各内部電極２４ｇ、２５ｇの内方端
部と重なり合うようにバリスタ層２１ｇが形成されてい
る。さらに、前記バリスタ層２１ｇ及び各内部電極２４
ｇ、２５ｇは、全て、シルクスクリーン印刷方法を用
い、塗布を施して形成されたコーティング層から構成さ
れている。
【００４２】以下、本発明に係る低容量のチップバリス
タの製造方法について説明する。
タの製造方法について説明する。
【００４３】まず、セラミック電子部品の製造時に使用
されるような極めて誘電率の低いセラミック粉末をＰＶ
Ａ又はＰＶＢなどのような有機バインダーと混合し、有
機溶剤のメタノールのようなアルコールを加えてスラリ
ーの状態とした後に、該スラリーをポリエチレンフィル
ムのような合成樹脂フィルム上に０．１ｍｍ以上の厚さ
に塗布して乾燥し、セラミックシートの支持層を形成す
る。
されるような極めて誘電率の低いセラミック粉末をＰＶ
Ａ又はＰＶＢなどのような有機バインダーと混合し、有
機溶剤のメタノールのようなアルコールを加えてスラリ
ーの状態とした後に、該スラリーをポリエチレンフィル
ムのような合成樹脂フィルム上に０．１ｍｍ以上の厚さ
に塗布して乾燥し、セラミックシートの支持層を形成す
る。
【００４４】その後、ＺｎＯ、ＢａＴｉＯ3 、ＳｒＴｉ
Ｏ3 の中から選択されたバリスタ主材料９０〜９５重量
％を、Ｂｉ2 Ｏ3 、Ｓｂ2 Ｏ3 、ＭｎＯ2 の中から選択
されたバリスタ副材料５〜１０重量％と混合し、ＰＶＡ
又はＰＶＢのような有機バインダーを総バリスタ材料の
重さを基準にして５％程添加した後に、生成された混合
物にトピノールのような有機溶剤を添加して、ボールミ
ルで均質にミーリングし、ペースト又はインク状態のバ
リスタ組成物を作成する。次いで、前記支持層を構成す
るセラミックシートの表面にバリスタ組成物をシルクス
クリーン印刷方法を施して２０μ〜１ｍｍの厚さに印刷
し、第１バリスタコーティング層を形成し、バリスタコ
ーティング層の上面にＰｔＯスラリーをシルクスクリー
ン方法により印刷して第１内部電極を形成する。
Ｏ3 の中から選択されたバリスタ主材料９０〜９５重量
％を、Ｂｉ2 Ｏ3 、Ｓｂ2 Ｏ3 、ＭｎＯ2 の中から選択
されたバリスタ副材料５〜１０重量％と混合し、ＰＶＡ
又はＰＶＢのような有機バインダーを総バリスタ材料の
重さを基準にして５％程添加した後に、生成された混合
物にトピノールのような有機溶剤を添加して、ボールミ
ルで均質にミーリングし、ペースト又はインク状態のバ
リスタ組成物を作成する。次いで、前記支持層を構成す
るセラミックシートの表面にバリスタ組成物をシルクス
クリーン印刷方法を施して２０μ〜１ｍｍの厚さに印刷
し、第１バリスタコーティング層を形成し、バリスタコ
ーティング層の上面にＰｔＯスラリーをシルクスクリー
ン方法により印刷して第１内部電極を形成する。
【００４５】次いで、このような方法により第１内部電
極の上面に内部電極が完全に覆われるように、第２バリ
スタコーティング層及び第２内部電極を順次形成して、
バリスタ積層体を形成する。このとき、必要に応じて、
前記第２内部電極の上面に電極保護用バリスタ層を形成
するか又はバリスタ層をコーティングし、セラミックシ
ートを積層して、支持層を形成することもできる。
極の上面に内部電極が完全に覆われるように、第２バリ
スタコーティング層及び第２内部電極を順次形成して、
バリスタ積層体を形成する。このとき、必要に応じて、
前記第２内部電極の上面に電極保護用バリスタ層を形成
するか又はバリスタ層をコーティングし、セラミックシ
ートを積層して、支持層を形成することもできる。
【００４６】その後、このように製造されたバリスタ積
層体を、８００〜１３００℃の温度下のオーブンの内部
で焼結し、該焼結体の両側面に内部電極と連結される外
部電極を形成し、各バリスタコーティング層の一体化さ
れたバリスタ層が一面又は両面にセラミック支持層によ
り補強されたチップバリスタの製造を終了する。
層体を、８００〜１３００℃の温度下のオーブンの内部
で焼結し、該焼結体の両側面に内部電極と連結される外
部電極を形成し、各バリスタコーティング層の一体化さ
れたバリスタ層が一面又は両面にセラミック支持層によ
り補強されたチップバリスタの製造を終了する。
【００４７】このようにチップバリスタを製造すると、
印刷方法によりバリスタ層がコーティング層にて形成さ
れるため、バリスタ層が支持層の内部のみに形成され、
外部電極の付着された積層体の側面に露出されないよう
に形成することができる。このようにバリスタ層を積層
体の内部のみに形成する場合は、バリスタ層が外部電極
と接触しないため、バリスタのキャパシタンスをより低
下させることができるる。特に、最上部の内部電極又は
内部電極の表面に形成された保護用バリスタ層の表面に
第２セラミックシートの支持層を形成する場合は、積層
体の製造時に、該積層体の四方縁から同様な成分に形成
された上下セラミックシートが相互結合されるため、積
層体の結合力をより強化させ、チップバリスタの強度
を、異質の成分のバリスタ層が結合された場合よりも一
層向上することができる。
印刷方法によりバリスタ層がコーティング層にて形成さ
れるため、バリスタ層が支持層の内部のみに形成され、
外部電極の付着された積層体の側面に露出されないよう
に形成することができる。このようにバリスタ層を積層
体の内部のみに形成する場合は、バリスタ層が外部電極
と接触しないため、バリスタのキャパシタンスをより低
下させることができるる。特に、最上部の内部電極又は
内部電極の表面に形成された保護用バリスタ層の表面に
第２セラミックシートの支持層を形成する場合は、積層
体の製造時に、該積層体の四方縁から同様な成分に形成
された上下セラミックシートが相互結合されるため、積
層体の結合力をより強化させ、チップバリスタの強度
を、異質の成分のバリスタ層が結合された場合よりも一
層向上することができる。
【００４８】以下、本発明の実施例について述べること
とする。 ＜実施例１＞ＺｎＯ粉末９５重量％、Ｓｂ2 Ｏ3 及びＢ
ｉ2 Ｏ3 が１：１の混合物５重量％に組成されたバリス
タ材料粉末重量９５％にポリビニルアルコール５重量％
を配合し、適量のトピノールを加え、ボールミルでミー
リングして、シルクスクリーン印刷可能な程度の粘度を
有するバリスタ組成物を作成した。このように作成され
たバリスタ組成物を厚さ１ｍｍのセラミックシートにシ
ルクスクリーン印刷方法により印刷して、５ミクロンの
第１バリスタコーティング層を形成し、コーティング層
の表面にＰｔＯスラリーを用いて第１内部電極を印刷し
た後、その表面に同様な方法で第２バリスタコーティン
グ層及び第２内部電極を印刷する。 次いで、その表面
に保護用バリスタコーティング層を形成した後、第１及
び第２内部電極が両側面に露出されるように切断して、
バリスタ積層体を形成する。その後、前記バリスタ積層
体を、９００℃下のオーブンの内部で焼結し、内部電極
の露出された両側面に、公知の方法で外部電極用スラリ
ーを塗布して外部電極を形成し、本発明に係る低容量の
チップバリスタを得た。
とする。 ＜実施例１＞ＺｎＯ粉末９５重量％、Ｓｂ2 Ｏ3 及びＢ
ｉ2 Ｏ3 が１：１の混合物５重量％に組成されたバリス
タ材料粉末重量９５％にポリビニルアルコール５重量％
を配合し、適量のトピノールを加え、ボールミルでミー
リングして、シルクスクリーン印刷可能な程度の粘度を
有するバリスタ組成物を作成した。このように作成され
たバリスタ組成物を厚さ１ｍｍのセラミックシートにシ
ルクスクリーン印刷方法により印刷して、５ミクロンの
第１バリスタコーティング層を形成し、コーティング層
の表面にＰｔＯスラリーを用いて第１内部電極を印刷し
た後、その表面に同様な方法で第２バリスタコーティン
グ層及び第２内部電極を印刷する。 次いで、その表面
に保護用バリスタコーティング層を形成した後、第１及
び第２内部電極が両側面に露出されるように切断して、
バリスタ積層体を形成する。その後、前記バリスタ積層
体を、９００℃下のオーブンの内部で焼結し、内部電極
の露出された両側面に、公知の方法で外部電極用スラリ
ーを塗布して外部電極を形成し、本発明に係る低容量の
チップバリスタを得た。
【００４９】＜実施例２＞実施例１と同様に作成する
が、保護用バリスタコーティング層を形成しない内部電
極の表面にセラミックシートを積層させた。
が、保護用バリスタコーティング層を形成しない内部電
極の表面にセラミックシートを積層させた。
【００５０】＜実施例３＞実施例２と同様に作成する
が、バリスタ主材料として、ＺｎＯの代わりにＢａＴｉ
Ｏ3 を使用し、バリスタコーティング層をバンド形状に
形成して、内部電極の形成されていない両側面にバリス
タコーティング層が露出されないように切断した。
が、バリスタ主材料として、ＺｎＯの代わりにＢａＴｉ
Ｏ3 を使用し、バリスタコーティング層をバンド形状に
形成して、内部電極の形成されていない両側面にバリス
タコーティング層が露出されないように切断した。
【００５１】＜実施例４＞実施例２と同様に作成する
が、ＺｎＯの代わりにＳｒＴｉＯ3 を使用し、バリスタ
コーティング層は、相互分離された長方形に形成し、切
断時には、バリスタコーティング層の形成されていない
部分から切断して生成される積層体の四方縁からバリス
タコーティング層が外部に露出されないようにした。
が、ＺｎＯの代わりにＳｒＴｉＯ3 を使用し、バリスタ
コーティング層は、相互分離された長方形に形成し、切
断時には、バリスタコーティング層の形成されていない
部分から切断して生成される積層体の四方縁からバリス
タコーティング層が外部に露出されないようにした。
【００５２】＜実施例５＞厚さ１．５ｍｍのセラミック
シートの表面にＰｔＯスラリーを用いて、第１内部電極
を印刷し、その表面に実施例１のバリスタ組成物をシル
クスクリーン印刷方法で３μの厚さに印刷して、第１バ
リスタコーティング層を形成し、コーティング層の表面
に同様な方法により第２内部電極と保護用バリスタコー
ティング層とが相互分離された長方形になるように印刷
する。生成されたシートを第１及び第２内部電極は両側
面に露出され、バリスタコーティング層が外部に露出さ
れないようにバリスタコーティング層間を切断して、バ
リスタ積層体を形成する。その後、前記バリスタ積層体
を、９００℃下のオーブンの内部で焼結し、内部電極の
露出された両側面に、公知の方法で外部電極用スラリー
を塗布して外部電極を形成し、本発明に係る低容量のチ
ップバリスタを得た。
シートの表面にＰｔＯスラリーを用いて、第１内部電極
を印刷し、その表面に実施例１のバリスタ組成物をシル
クスクリーン印刷方法で３μの厚さに印刷して、第１バ
リスタコーティング層を形成し、コーティング層の表面
に同様な方法により第２内部電極と保護用バリスタコー
ティング層とが相互分離された長方形になるように印刷
する。生成されたシートを第１及び第２内部電極は両側
面に露出され、バリスタコーティング層が外部に露出さ
れないようにバリスタコーティング層間を切断して、バ
リスタ積層体を形成する。その後、前記バリスタ積層体
を、９００℃下のオーブンの内部で焼結し、内部電極の
露出された両側面に、公知の方法で外部電極用スラリー
を塗布して外部電極を形成し、本発明に係る低容量のチ
ップバリスタを得た。
【００５３】＜実施例６＞実施例１と同様にバリスタを
作成するが、バリスタコーティング層に形成される内部
電極を線状に形成した。
作成するが、バリスタコーティング層に形成される内部
電極を線状に形成した。
【００５４】
【発明の効果】以上説明したように、本発明に係る低容
量のチップバリスタ及びその製造方法によれば、印刷方
法によりバリスタ層が形成されるため、その厚さを薄く
形成して、外部電極と接触する面積を狭くさせ、チップ
バリスタのキャパシタンスを低下させることができ、高
速信号回路で使用可能な低キャパシタンスの容量にする
ことができるという効果がある。かつ、一方側又は両方
側表面が誘電率の低いセラミック支持層により支持され
るため、強度の向上を図ることができ、従って、製造し
たり又は取り扱う際に変形又は破損を生じるおそれがな
くなるという効果がある。
量のチップバリスタ及びその製造方法によれば、印刷方
法によりバリスタ層が形成されるため、その厚さを薄く
形成して、外部電極と接触する面積を狭くさせ、チップ
バリスタのキャパシタンスを低下させることができ、高
速信号回路で使用可能な低キャパシタンスの容量にする
ことができるという効果がある。かつ、一方側又は両方
側表面が誘電率の低いセラミック支持層により支持され
るため、強度の向上を図ることができ、従って、製造し
たり又は取り扱う際に変形又は破損を生じるおそれがな
くなるという効果がある。
【図１】本発明の第１実施形態に係る低容量のチップバ
リスタを示す斜視図である。
リスタを示す斜視図である。
【図２】図１のチップバリスタを示した縦断面図であ
る。
る。
【図３】図１のチップバリスタを示した側断面図であ
る。
る。
【図４】本発明の第２実施形態に係る低容量のチップバ
リスタを示す斜視図である。
リスタを示す斜視図である。
【図５】図４のバリスタを示した縦断面図である。
【図６】本発明の第３実施形態に係る低容量のチップバ
リスタを示す縦断面図である。
リスタを示す縦断面図である。
【図７】図６のバリスタを示した側断面図である。
【図８】図６におけるバリスタ積層体を示した分解斜視
図である。
図である。
【図９】本発明の第４実施形態に係る低容量のチップバ
リスタを示す縦断面図である。
リスタを示す縦断面図である。
【図１０】本発明の第４実施形態におけるチップバリス
タの別の変形態様を示す縦断面図である。
タの別の変形態様を示す縦断面図である。
【図１１】本発明の第４実施形態におけるチップバリス
タのさらに別の変形態様を示す縦断面図である。
タのさらに別の変形態様を示す縦断面図である。
【図１２】本発明の第５実施形態に係る低容量のチップ
バリスタを示す縦断面図である。
バリスタを示す縦断面図である。
【図１３】図１２のチップバリスタを示した側断面図で
ある。
ある。
【図１４】本発明の第５実施形態におけるチップバリス
タの別の変形態様を示す縦断面図である。
タの別の変形態様を示す縦断面図である。
【図１５】本発明の第５実施形態におけるチップバリス
タのさらに別の変形態様を示す縦断面図である。
タのさらに別の変形態様を示す縦断面図である。
【図１６】本発明の第５実施形態におけるチップバリス
タのさらに別の変形態様を示す縦断面図である。
タのさらに別の変形態様を示す縦断面図である。
１０ 積層体 １１ バリスタ層 １２、１２ａ 支持層 １３、１３ａ 外部電極 １４、１５、１６ 内部電極 １７ バリスタコーティング層 ２０、２０ａ、２０ｄ 積層体 ２１、２１ａ〜２１ｇ バリスタ層 ２４，２５、２４ａ〜２４ｇ、２５ａ〜２５ｇ 内部電
極 ２６、２７、２８ バリスタコーティング層 ２９、２９ｅ、３０、３０ｆ、３１、３１ｆ 内部電極
極 ２６、２７、２８ バリスタコーティング層 ２９、２９ｅ、３０、３０ｆ、３１、３１ｆ 内部電極
Claims (19)
- 【請求項１】（ａ） 誘電率の低いバリスタ材料にて形
成された一つ以上のシート状の支持層と、 （ｂ） 該支持層上に積層され、少なくとも一つ以上の
バリスタコーティング層から形成されたバリスタ層と、 （ｃ） 該バリスタ層により連結されるように、該バリ
スタ層の少なくとも一部分と重なり合って形成され、一
側端部が前記支持層の側面にまで延長形成された少なく
とも一つ以上の内部電極と、 （ｄ） 前記支持層、バリスタ層及び内部電極が積層し
て形成されたバリスタ積層体の側面に、それらの内部電
極の各一側端部と連結して一体に形成された一対の外部
電極と、をそれぞれ具備することを特徴とする低容量の
チップバリスタ。 - 【請求項２】 前記支持層は、前記積層体の上下両面に
形成されていることを特徴とする請求項１に記載の低容
量のチップバリスタ。 - 【請求項３】 前記支持層は、誘電率の低いセラミック
物質にて形成された複数のセラミックシートであること
を特徴とする請求項２に記載の低容量のチップバリス
タ。 - 【請求項４】 前記バリスタコーティング層は、印刷方
法により形成されていることを特徴とする請求項１に記
載の低容量のチップバリスタ。 - 【請求項５】 前記バリスタコーティング層は、Ｚｎ
Ｏ、ＢａＴｉＯ3 及びＳｒＴｉＯ3 の中から選択された
一つ又はそれ以上の混合物からなるバリスタ主材料にて
形成されていることを特徴とする請求項1又は請求項４
に記載の低容量のチップバリスタ。 - 【請求項６】 前記バリスタコーティング層は、前記バ
リスタ主材料と、Ｂｉ2 Ｏ3 、Ｓｂ2 Ｏ3 、ＭｎＯ2 、
Ｃｏ2 Ｏ3 、Ａｇ2 Ｏ、及びＰｂＯの中から選択された
一つ又はそれ以上の混合物からなるバリスタ補助材料と
を用いて形成されていることを特徴とする請求項５に記
載の低容量のチップバリスタ。 - 【請求項７】 前記積層体は、複数のバリスタコーティ
ング層と内部電極とが交互に積層されるように、前記支
持層の間に印刷方法を用いて形成されていることを特徴
とする請求項１に記載の低容量のチップバリスタ。 - 【請求項８】 前記バリスタ層は、積層体の側面に露出
されないように、前記積層体の内方側にのみ形成されて
いることを特徴とする請求項１に記載の低容量のチップ
バリスタ。 - 【請求項９】 前記少なくとも一つ以上の内部電極が、
前記支持層の表面に直接形成されていることを特徴とす
る請求項１に記載の低容量のチップバリスタ。 - 【請求項１０】 前記内部電極が、前記外部電極と連結
されない少なくとも一つ以上の内部電極を備えて構成さ
れていることを特徴とする請求項１に記載の低容量のチ
ップバリスタ。 - 【請求項１１】 前記バリスタ層は、厚さ２０μから１
ｍｍまでの厚さに形成されることを特徴とする請求項１
に記載の低容量のチップバリスタ。 - 【請求項１２】 前記各支持層は、その厚さが、少なく
とも、０．１ｍｍ以上であることを特徴とする請求項１
に記載の低容量のチップバリスタ。 - 【請求項１３】（ａ） 誘電率の低いセラミック物質を
用いてシート状の支持層を形成する工程と、 （ｂ） 該支持層の表面にバリスタ材質のスラリーを用
いて、第１バリスタコーティング層を塗布する工程と、 （ｃ） 該第１バリスタコーティング層の表面に第１内
部電極を印刷する工程と、 （ｄ） 該第１内部電極の塗布されたバリスタコーティ
ング層の表面に前記第１内部電極が完全に被覆されるよ
うに第２バリスタコーティング層を塗布する工程と、 （ｅ） 該第２バリスタコーティング層の表面に前記１
内部電極と直接接触しない第２内部電極を塗布する工程
と、 （ｆ） 該第２内部電極の形成されたバリスタコーティ
ング層の表面に保護層を形成してバリスタ積層体を形成
する工程と、 （ｇ） 前記第１及び第２内部電極と連結される第１及
び第２外部電極をそれぞれ形成する工程と、を順次に行
うことを特徴とする低容量のチップバリスタの製造方
法。 - 【請求項１４】 前記バリスタコーティング層は、シル
クスクリーン印刷工程を行って形成されることを特徴と
する請求項１３に記載の低容量のチップバリスタの製造
方法。 - 【請求項１５】 前記バリスタ積層体を形成する工程
は、バリスタコーティング層及び内部電極を形成する工
程を順次交互に行うことを特徴とする請求項１３に記載
の低容量のチップバリスタの製造方法。 - 【請求項１６】 前記バリスタコーティング層は、前記
バリスタ積層体の外周側面に露出されないように、内方
側にのみ位置して形成されることを特徴とする請求項１
３に記載の低容量のチップバリスタの製造方法。 - 【請求項１７】 前記各内部電極は、それぞれ線状に形
成されることを特徴とする請求項１３に記載の低容量の
チップバリスタの製造方法。 - 【請求項１８】 前記各内部電極は、それぞれバンド型
に形成されることを特徴とする請求項１３に記載の低容
量のチップバリスタの製造方法。 - 【請求項１９】 前記保護層は、第３バリスタコーティ
ング層及びセラミックシート層の中から選択された何れ
か一つの層であることを特徴とする請求項１３に記載の
低容量のチップバリスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970009529A KR100246729B1 (ko) | 1997-03-20 | 1997-03-20 | 낮은 정전용량의 칩 바리스터 |
| KR9529/1997 | 1997-08-19 | ||
| KR1019970039408A KR100262068B1 (ko) | 1997-08-19 | 1997-08-19 | 낮은 정전용량 칩바리스티 |
| KR39408/1997 | 1997-08-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113809A true JPH113809A (ja) | 1999-01-06 |
Family
ID=26632594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092831A Pending JPH113809A (ja) | 1997-03-20 | 1998-03-20 | 低容量のチップバリスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6087923A (ja) |
| JP (1) | JPH113809A (ja) |
| TW (1) | TW394961B (ja) |
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