KR100262068B1 - 낮은 정전용량 칩바리스티 - Google Patents

Abstract

이 발명은 낮은 정전용량이면서 제조 및 취급중 변형이나 파손에 대한 저항성이 큰 낮은 정전용량 칩 바리스터를 제공하기 위한 것임. 칩 바리스터는 용량을 낮추기 위하여 얇게 인쇄방법으로 형성한 코팅층으로 구성된 바리스터층, 바리스터층에 의하여 서로 연결되는 최소한 두 개의 내부전극, 바리스터층의 최소한 일측표면에 적층되어 일체로 소결된 세라믹 시이트로 구성된 지지층 및 바리스터층의 측면에 내부전극과 연결되도록 형성된 외부 전극을 포함함. 칩 바리스터는 세라믹 시이트의 표면에바리스터 코팅층과 바리스터 코팅층에 의하여 연결되는 최소한 두개의 내부전극을 인쇄방법으로 형성하여 바리스터 적층체를 형성하고 적층체의 측면에 외부전극을 도포하고 소결하여 제조함. 이 발명에 의한 낮은 정전용량 칩 바리스터는 캐패시턴스의 용량이 적도록 바리스터 부분이 얇게 형성되어 있어서 기존의 바리스터로는 적용하기 어려운 고속 신호 회로에 적용이 가능하여 내부 또는 외부 서어지로부터 전자부품을 보호할 수 있는 잇점을 갖고 있고 또한 세라믹 지지층에 의하여 지지되고 보강되므로 제조 및 취급품에 변형되거나 파손되지 않게 됨.

Description

낮은 정전용량 칩 바리스터

본 발명은 전자기기에서 외부 및 내부 서어지(surge)에 의해 손상될 수 있는 전자부품의 보호 및 낮은 캐패시턴스를 요구하는 전자회로에 이용할 수 있는 적층형의 낮은 정전용량 칩 바리스터에 관한 것이다.

최근 전자기기의 경박 단소화 및 고기능화 추세에 따른 전자부품의 SMD 및 소형화에 의하여 고밀도 실장이 급속히 진행되어 왔다. SMD화된 전자제품에서 회로의 신호 속도는 MHz 단위 이상이므로 이와 같은 빠른 신호속도에서 빠르게 동작되기 위해서는 캐패시턴스를 10pF이하로 낮추어야 하며, 필요에 따라서는 5pF이하로 낮출 필요성이 있을 때도 있다.

이러한 요구조건에 부응하기 위하여 디스크 타입의 바리스터를 칩 형태로 개발하기 위한 연구가 급속히 진행되고 있으나 시이트를 적층시켜 제조하는 적층형 칩 바리스터는 바리스터를 구성하는 재질이 높은 유전율을 갖고 있어서 낮은 정전용량의 칩 바리스터를 제조하는데 많은 문제점을 갖고 있다. 일반적으로 칩 바리스터를 구성하는 재질은 유전율이 크기 때문에 외부전극과 접촉하는 양 단부의 면적이 넓으면 전극의 표면적에 관계없이 캐패시턴스의 용량이 증가하므로 용량을 감소시키기 위하여는 양 단부의 면적이 감소되도록 바리스터의 두께를 감소시켜야 한다.

일반적으로 바리스터의 캐피시턴스 용량이 10pF이하, 특히 5pF이하로 되도록 하기 위하여는 바리스터층의 두께를 1mm이하로 얇게 형성하여야 하는바, 바리스터의 두께를 1mm이하로 얇게 형성하면 적층후 소결시 또는 취급중에 변형되거나 파손될 위험성이 있어서 요구되는 낮은 정전용량에 상응하도록 바리스터의 두께를 얇게 만들 수 없었다. 따라서 적층형 칩 바리스터는 동작속도와 관련된 캐패시턴스를 1000pF 이하로 낮출 수 없는 것으로 알려졌으며, 현재까지 전술한 바와 같은 낮은 정전용량 칩 바리스터는 개발되지 않았다. 따라서 고속 신호회로에 사용이 가능할 정도의 낮은 캐패시턴스 용량이 나타나면서 제조 또는 취급중 변형되거나 파손되지 않는 낮은 정전용량 칩 바리스터가 요구되고 있다.

본 발명의 목적은 고속 신호 회로에서 사용이 가능한 낮은 캐패시턴스 용량이 나타나면서 제조 중 또는 취급중에 변형되거나 파손되지 않고 우수한 바리스터 특성을 나타낼 수 있는 낮은 정전용량 칩 바리스터를 제공하기 위한 것이다.

본 발명의 다른 목적은 전술한 형태의 낮은 정전용량 칩 바리스터를 제조하는 방법을 제공하는 것이다.

전술한 발명의 목적은 고속 신호 회로에서 사용이 가능한 낮은 캐패시턴스 용량이 나타나도록 바리스터의 두께를 얇게 형성하고 바리스터층의 최소한 일측 표면에 바리스터층의 강도를 보완할 수 있는 강도와 두께를 갖고 있으면서 바리스터층의 바리스터 특성에 영향을 미치지 아니하는 유전율이 낮은 지지층을 형성하여서 된 본 발명의 저용량 칩 바리스터에 의하여 달성된다.

제1도는 이 발명에 의한 칩 바리스터의 사시도.

제2도는 제1도에 도시된 칩 바리스터의 종방향 단면도.

제3도는 제1도에 도시된 칩 바리스터의 횡방향 단면도.

제4도는 본 발명에 의한 다른 형태의 칩 바리스터를 보인 사시도.

제5도는 제4도에 도시된 바리스터의 종방향 단면도.

제6도는 본 발명에 의한 바리스터의 또 다른 예를 보인 종단면도.

제7도는 제6도에 도시된 바리스터의 횡방향 단면도.

제8도는 제6도에 도시된 바리스터의 적층체 구성을 보여주는 분해사시도.

제9도 내지 제11도는 제6도에 도시된 바리스터에 유사한 구조로 되었으나 내부전극의 형태가 다른 칩 바리스터의 종방향 단면도.

제12도는 본 발명에 의한 칩 바리스터의 다른 형테를 보인 종단향 단면도.

제13도는 제12도에 도시된 바리스터의 횡방향 단면도.

제14도 내지 제16도는 제13도에 도시된 바리스터와 유사한 구조로 되었으나, 내부 전극의 형태가 다른 칩 바리스터의 종방향 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 적층체 11 : 바리스터층

12, 12a : 지지층 13, 13a : 외부전극

14, 15, 16 : 내부전극 20 : 적층체

21 : 바리스터층 24, 25 : 내부전극

26, 27, 28 : 바리스터층 29, 30, 31 : 내부전극

본 발명은 바리스터 재료로 구성되고 고속 신호 회로에 사용이 가능한 정도의 낮은 캐패시턴스 용량이 나타나도록 두께가 얇은 최소한 하나의 바리스터 코팅층으로 구성된 바리스터층, 바리스터층을 통하여 서로 연결되도록 바리스터층에 형성된 최소한 2개의 내부전극 및 바리스터층을 지지할 수 있는 충분한 강도와 두께를 갖고 있고 바리스터층의 최소한 일측 표면에 적층되어 일체로되게 소결된 유전율이 극히 적은 지지층으로 구성된 적층체와 전술한 적층체의 최소한 일측면에 전술한 내부전극과 전기적으로 연결되게 형성된 외부 전극을 포함하는 낮은 정전용량칩 바리스터로 구성된다.

본 발명의 칩 바리스터에 있어서, 지지층은 유전율이 극히 적어서 바리스터 특성에 영향을 미치지 아니하면서 사용 및 취급중에 외부의 충격으로부터 바리스터층을 보호할 수 있는 충분한 강도와 두께를 갖고 있고, 바리스터층과 함께 소결할때 소결온도에서 변형되지 않는 재질로 형성한다. 지지층을 구성하는 재질로는 유전율이 극히 적은 세라믹 품질을 사용하는 것이 좋다. 전술한 세라믹 지지층은 바리스터층의 강도를 보완할 수 있는 두께로 형성되는바, 최소한 0.1mm 이상의 두께를 갖도록 하는 것이 좋다. 진술한 지지층의 두께는 요구하는 캐패시턴스 용량과 사용조건에 따라 변경될 수 있으며, 필요에 따라서는 전술한 범위를 벗어날 수도 있다.

본 발명에 있어서, 바리스터층은 가능한 한 두께가 얇을수록 좋은데, 바람직한 바리스터층의 두께는 1mm이다. 특히 1 내지 1mm 범위로 되는 것이다. 진술한 바리스터층은 이미 알려진 바리스터 재료를 사용하여 제조할 수 있는바, 대표적인 바리스터 재료로는, 예를 들면 ZnO, BaTiO3, SrTiO3 등이 있다. 또한 본 발명의 바리스터층은 1종 또는 2종 이상의 보조 재료를 바리스터 재료와 함께 포함할 수 있는바, 보조 재료로는 Bl2O3, Sb2O3, MnO2, Co2O3, Ag2O, PbO등이 있다. 전술한 바리스터 재료와 보조 재료 등은 각각 단독으로 사용할 수 있고 2종 이상을 배합하여 사용할 수도 있다. 그러나, 바리스터 재료와 보조 재료들은 전술한 물질들 외에 바리스터 재료외 보조 재료로 사용되는 다른 물질을 사용할 수도 있다.

바리스터층은 세라믹 지지층의 전면에 형성될 수도 있고 내부전극이 형성된 세라믹 시이트 표면의 일부분에만 부분적으로 형성될 수도 있다. 이러한 구성에 의하면 바리스터 시이트의 두께가 얇으면서 외부로 노출되는 면적이 적으므로 보다 낮은 캐패시터 용량의 칩 바리스터를 얻을 수 있게 된다.

내부전극은 적층체의 양측에서 외부전극과 연결되는 최소한 두 개의 전극을 포함하며, 바리스터층의 표면에 형성될 수도 있고 지지층의 표면에 형성될 수도 있다. 전술한 두 내부전극은 바리스터층의 동일 표면상에 형성될 수도 있고, 바리스터층의 양측에 형성될 수도 있다. 그러나, 내부전극들은 서로 직접 연결되지 않고 바리스터층을 통하여 연결되도록 하여야 한다.

필요에 따라서는 외부전극과 연결되지 않는 최소한 하나의 제3내부전극을 외부전극과 연결되는 전술한 두 내부전극에 바리스터층을 통하여 연결되도록 형성할 수 있다. 이 경우 제3내부전극은 전술한 두 내부전극중의 최소한 하나와평행하게 바리스터층의 동일 표면상에 형성할 수도 있고 두 내부전극중의 최소한 하나와 바리스터층을 사이에 두고 서로 겹쳐지도록 바리스터층의 양측에 위치하도록 형성 할 수도 있다.

본 발명은 전술한 형태의 칩 바리스터를 제조하는 방법에도 관계된다.

본 발명의 방법은 지지층의 표면에 바리스터 재료로된 페이스터 또는 잉크를 스크린 인쇄방법과 같은 적당한 도포방법으로 도포하여 제1바리스터 코팅층을 형성하고 건조한 다음 바리스터 코팅층의 표면에 외부전극과 연결되는 제1내부전극을 형성하고, 그 상면에 제2 바리스터 코팅층과 외부전극에 연결되는 제2내부전극을 형성한 후, 그 상면에 필요에 따라 바리스터층 및/또는 지지층을 적층하여 바리스터 적층체를 형성한다. 이어서 내부전극들이 노출된 적층체의 측면에 외부전극을 내부전극과 연결되도록 형성하고 바리스터 코팅층이 지지층과 일체로 되게 소결하여 제조하는 방법으로 구성된다.

본 발명에 있어서, 바리스터층을 형성하는 바리스터 코팅층은, 예를 들면 ZnO, BaTio3, SrTiO3 중에서 선택한 일종 또는 그 이상의 바리스터 주재료 90-95중량%를 Bi2O3, Sb2O3, MnO2, Co2O3, Ag2o, PbO중에서 선택한 1종 또는 그 이상의 바리스터 보조재료 5-10중량%와 배합하고, 이 배합물에 배합물 중량을 기준으로 3-8중량%의 유기 바인더를 기하고 적량의 유기용제를 가하여 실크스크린 인쇄가 가능한 페이스트 또는 잉크상태로 만들과 스크린 인쇄방법으로 코딩한다.

본 발명에 사용할 수 있는 유기 바인다로는, 예를 들면 피부이에이, 피부이비 또는 에틸셀롤로우스가 사용될 수 있다. 유기용제로는 토피놀, 부틸캐피놀, 메타놀, 에타놀과 같은 알콜이 사용될 수 있다. 그러나 전술한 유기바인다와 유기 용제는 예를 들어 설명한 것으로서, 본 발명에 사용되는 바인다와 용제가 전술한 물질에 한정되는 것은 아니다.

본 발명에 사용되는 지지층은 유전율이 적어서 바리스터 특성에 영향을 미치지 아니하는 금속산화물을 포함하는 세라믹 물질의 분말에 유기 용제를 가하여 물밑에서 밀링하여 균질이 되게 혼합하고 합성수지 필름에 요구하는 두께로 되도록 도포하고 건조하여 제조할 수 있다.

전술한 바리스터의 내부전극은 P1, Ag-P1등 전도성 금속의 산화물을 포함하는 슬러리를 실크스크린 인쇄방법으로 인쇄하여 형성하는 것이 편리하다. 전술한 내부전극은 밴드형으로 형성할 수도 있고 선상으로 형성할 수도 있는바, 칩 바리스터의 완성품이 형성되도록 전극이 형성된 시이트를 소편의 적층체로 전달하였을 때는 전술한 내부전극의 최소한 일부가 외부전극과 연결되도록 적층체의 최소한 일측면으로 노출되어야 한다.

본 발명의 또 하나의 형태에 따르면, 칩 바리스터는 세라믹 지지층, 지지층의 4주 측면으로 노출되지 않도록 지지층의 표면 내측에만 형성된 바리스터층 및 바리스터층에 의하여 연결되도록 형성된 외부전극과 연결되는 최소한 2개의 내부전극을 포함하는 바리스터 적층체와 전술한 내부전극과 연결되도록 적층체의 양 측면에 형성된 외부전극을 포함한다.

전술한 형태의 칩 바리스터에 있어서, 바리스터층은 바리스터 재료의 페이스트를 평평한 지지층의 표면에 코팅하여 형성할 수도 있고 지지층의 표면에 형성된 바리스터층의 표면에 형성할 수도 있으며 지지층의 표면에 홈을 형성하고 홈내에 바리스터 페이스트를 캐스팅 방법으로 삽입하여 형성할 수도 있다. 전술한 바리스터층은 지지체의 4주 측면으로 노출되지 않으면서 외부전극과 연결되는 두 내부전극의 내측 단부와 연결되도록 형성되어야 한다. 바리스터층은 최 하방의 내부전극과 지지체 표면 사이에도 형성될 수 있다.

전술한 형태의 칩 바리스터에 있어서, 내부전극은 외부전극에 연결되는 최소한 두 개의 내부전극을 포함하며, 필요에 따라서는 외부전극과 연결되지 않으면서 전술한 두 내부전극과 바리스터층을 통하여 연결된 제3 내부전극을 포함할 수도 있다. 전술한 외부전극과 연결되는 두 내부전극들은 지지체의 표면에 코팅층의 형태로 형성되지만 각개 내부전극의 내측 단부는 바리스터층에 접촉하도록 형성하여 두 내부전극이 바리스터층에 의하여 서로 연결되도록 한다.

바리스터층이 지지층의 홈내에 삽입되게 형성하는 경우에는 캐스팅방법에 의하여 형성할 수 있다. 이와 같이 바리스터층을 홈내에 형성하면 바리스터층에 의한 칩 바리스터의 두께 증가를 감소시킬수 있게 된다.

본 발명에 의한 바리스터는 바리스터층이 외부전극이 부착된 측면으로 노출되지 아니하므로 캐피시터의 용량을 5pF, 특히 3pF 이하로 낮추는데 특히 유리하게 이용할 수 있다.

본 발명의 칩 바리스터는 바리스터를 구성하는 바리스터층이 코팅방법에 의하여 형성되므로 바리스터층의 두께가 얇으면서도 유전율이 극히 적은 세라믹 시이트로된 지지층에 지지되어 있어서 바리스터의 성형 및 사용중 변형되거나 파손되지 않게 되고 또한 캐패시턴스의 용량에 관계되는 외부전극과 접촉하는 양 측면의 면적이 적으므로 캐패시턴스의 용량이 낮아지게 된다.

본 발명에 의하면, 바리스터의 캐패시터 용량을 10pF, 특히 5pF 이하로 낮출 수 있어서 전자부품을 내부 또는 외부 서어지로부터 효과적으로 보호할 수 있는 고속동작특성을 나타내는 우수한 바리스터를 얻을 수 있게 된다.

이하 본 발명을 도면에 의하여 상세히 설명하면 다음과 같다

도 1은 본 발명에 의한 칩 바리스터의 한 형태를 보여주는 사시도로서, 칩 바리스터는 바리스터층(11), 내부 전극(14), (15), (16) 및 바리스터층의 양면에 적층된 세라믹 지지층(12), (12a)으로 구성된 적층체(10)와 적층체 양 측면에 전술한 두 내부전극에 연결되도록 형성된 외부전극을 포함한다. 전술한 바리스터층(11)은 인쇄방법으로 형성된 다수의 바리스터 코팅층들이 소결시 일체로되게 합체되어 형성된 것이다. (바리스터 코팅층에 대하여는 후에 상세하게 설명한다) 도 1, 2 및 3에 따르면, 전술한 바리스터층(11)은 두 지지층(12), (12a) 사이의 전체 표면에 형성되어 있어서 그 외주연부가 적층체(1)의 측면으로 노출되게 되었다. 그리고 내부전극(14), (16)은 적층체의 일 측면으로 노출되어 외부 전극 (13)에 연결되고 내부전극(15)은 적층체(10)가 다른 쪽 측면으로 노출되어 외부전극(13a)과 연결되었다. 이 칩 바리스터는 바리스터층 (11)이 상하 양면에서 지지층(12), (12a)에 의하여 지지되었다.

도 4 및 5는 다른 형태의 칩 바리스터를 도시한 것으로서, 도 1의 바리스터와 유사한 구성으로 되었으나, 바리스터층(11)이 지지층(12)에 의하여 일측 표면에서만 지지되도록 되었다. 이 칩 바리스터의 바리스터층(11)도 도 1의 바리스터층과 마찬가지로 다수의 인쇄 파막으로 형성된 바리스터 코팅층으로 구성되었다.

도 6은 또 다른 형태의 칩 바리스터를 보여주는 단면 개략도로서, 이 칩 바리스터는 내부전극(24), (25)을 갖고 있는 인쇄층으로 형성된 바리스터층(21)이 상하 양면에서 지지층(12), (12a)에 의하여 지지되었고, 전술한 두 내부전극들은 각각 적층체 (20)의 양 측면에서 외부전극(13), (13a)과 연결되었다. 이 칩 바리스터의 바리스터층 (21)은 적층체(20)의 전체 길이에 걸쳐 형성되었으나, 도 7에 도시된 바와 같이 그 폭은 적층체의 폭보다 좁게 형성되어 있어서 바리스터층(21)이 적층체(20)의 양 측면으로 노출되지 않도록 되었다.

도 8은 전술한 도 6 및 7에 도시된 칩 바리스터 적층체(20)의 제조공정을 보인 분해사시도이다. 도 8에 따르면 적층체(20)는 지지체(12), 지지층(12), 지지층(12)의 표면에 인쇄방법으로 형성한 바르스터코팅층(27), 내부전극(25), 내부전극(24)의 상면에 인쇄방법으로 형성한 바리스터 코팅층(28) 및 상부 지지층(12a)으로 구성되었다.

전술한 지지층, 바리스터층 및 내부전극들은 순차적으로 적층되게 형성되지만 적층체를 형성한 후 소결하면 서로 결합하여 도 6 및 7에 도시된 바와 같이 일체화된다. 전술한 도면에는 지지층과 바리스터층이 별도의 층으로 구분되게 표현되었으나, 이는 설명의 편의를 위하여 분리한 것이고 실제적으로는 바리스터층과 지지층들도 소결시 일체화되었다.

전술한 형태의 칩 바리스터는 바리스터층이 전면에 형성된 경우보다 외부로 노출되는 바리스터층의 표면적이 적게되므로 보다 낮은 캐피시턴스 용량을 나타내게 된다. 그리고 양측면 연부에서 동질의 상하 지지층이 결합되므로 결합력이 강하여 지지층의 전체표면에 바리스터층이 형성된 경우보다 강도가 더 향상되게 된다.

도 9 내지 11에 도시된 칩 바리스터는 도 6 내지 8에서와 같이 적층체(20a)를 구성하는 바리스터층(21a, b, c)이 인쇄방법으로 형성된 바리스터 코팅층으로 구성되었으나 내부전극의 형태가 도 6 내지 8의 칩 바리스터와는 다르게 형성되었다.

도 9의 칩 바리스터에 따르면, 지지층(12)의 표면에 인접한 내부전극(29)은 외부전극들과 연결되지 않게 되있고, 외부전극과 연결하는 두 개의 내부전극(24a), (25a)들은 동일 평면상에 형성되었으나 서로 직접 연결되지 않도록 형성되었다. 그리고 전술한 두 내부전극(24a)(25a)들은 내부전극(29)과도 직접 연결되지 않고 바리스터층을 통하여 연결되도록 되었다. 전술한 형태의 칩 바리스터에 있어서도 바리스터층과 내부전극들은 도 6의 칩 바리스터와 같이 인쇄방법으로 형성된다.

도 10에 도시된 칩 바리스터는 상하 층으로 분리되게 형성된 외부전극과 연결되는 두 개의 내부전극(24b), (25b)과 외부전극에 연결되지 아니하는 두 개의 내부전극 (30), (31)을 갖고 있다. 외부전극과 연결되는 두 개의 내부전극(24b), (25b)들은 서로 다른 높이에 형성되었으며, 각각 외부전극과 연결되지 아니하는 내부전극(30), (31)과 동일 평면상에 형성되었다.

도 11에 도시된 칩 바리스터는 도 6에 도시된 칩 바리스터와 동일한 구성으로 되었으나 외부전극과 연결되는 두 개의 내부전극(24c), (25c)들의 내단부가 서로 상하로 겹쳐지지 않고 길이방향으로 띄어져 있도록 되었다.

도 12 내지 15는 바리스터층(21d, e, f, g)이 외부로 노출되지 않고 내부에만 형성된 본 발명에 의한 칩 바리스터의 또 다른 형태를 도시한 것이다. 이러한 형태의 칩 바리스터에 있어서는 바리스터층이 최소한 2개 이상의 내부전극과 겹쳐지도록 바리스터성형체의 내측에만 형성되어 바리스터층의 외주 연부가 적층체의 외측으로 노출되지 않게 되었다. 내부전극은 바리스터층의 표면에 직접 형성될 수도 있고, 지지층의 표면에 형성된 바리스터층의 표면에 형성될 수도 있다. 그러나 적층체의 외주 연부측에 형성되는 내부전극의 최소한 일부분은 직접 지지층에 형성된다.

도 12 및 13에 따르면, 칩 바리스터는 적층된 바리스터 코팅층으로 구성된 바리스터층(21d)과 전술한 바리스터층 내에 상하로 분리되게 형성된 두 개의 내부전극 (24d), (25d)을 갖고 있고, 내부전극(24d)은 직접 지지층(12)의 표면에 형성되었으며, 바리스터층(21d)은 외부전극이 형성된 측면은 물론이고 외부전극이 형성되지 아니한 측면에서도 외부로 노출되지 않게 형성되었다. 이러한 구성에 의하면 바리스터층 (21d)이 적층체(20d)의 외주면에서 외부전극과 직접적으로 연결되지 아니하므로 바리스터의 캐패시턴스를 더 낮게 할 수 있다.

도 14 내지 16은 도 12와 같은 형태의 칩 바리스터에 있어서, 내부전극의 형태를 달리한 칩 바리스터를 도시한 것이다. 도 14에 따르면, 칩 바리스터는 지지층(12)에 외부전극과 연결되지 않도록 형성된 내부전극(29e)과 전술한 내부주전극과 높이가 다른 동일평면상에 형성된 외부전극과 연결되는 두 개의 내부전극(24e), (25e)을 포함한다.

도 15에 따르면, 칩 바리스터는 지지층(12)의 표면에 형성된 두 개의 내부전극 (24f), (25f) 및 전술한 내부전극들과 높이가 다르게 형성된 두 개의 내부전극(30f), (31f)을 포함한다. 전술한 전극들 중에서 내부전극(24f),(25f)은 적층체의 양측면으로 연장되어 외부전극과 연결되게 되었으며, 내부전극(30f), (31f)은 외부전극 및 전술한 내부전극과 직접 연결되지 않도록 되었다. 그리고, 내부전극들이 겹쳐지는 부분에는 내부전극들 사이에 바리스터층(21f)이 형성되어 외부전극들과 연결된 내부전극(24f), (25f)들이 바리스터층과 내부전극(30f), (31f)을 통하여 서로 연결되게 되었다.

도 16에 따르면, 칩 바리스터는 지지층(12)의 표면에 두 개의 내부전극(24g), (25g)이 외부전극과 연결되도록 측면가지 연장되도록 형성되었고, 내부전극의 상면에는 두 내부전극(24g), (25g)의 단부와 겹쳐지도록 바리스터층(21g)이 형성되었다.

전술한 형태의 칩 바리스터에 있어서, 바리스터층과 내부전극들은 모두 실크스크린 인쇄방법과 같은 도포방법에 의하여 형성된 코팅층으로 형성된다.

본 발명에 의한 칩 바리스터의 제조공정을 간단하게 설명하면 다음과 같다.

세라믹 전자부품의 제조에 사용하는 유전율이 극히 적은 세라믹 분말을 피부이에이등과 같은 유기 바인터와 혼합하고 유기 용제인 메타놀과 같은 알콜을 가하여 슬러리상태로 만든 다음 폴리에틸렌 필름같은 합성수지 필름위에 0.1mm 이상의 두께로 되도록 도포하고 건조하여 세라믹 시이트로된 지지층을 형성한다. 별도로 ZnO, BaTiO3, SrTiO3 중에서 선택한 바리스터 주재료 90-95중량%를 Bi2O3, Sb2O3, MnO2등의 바리스터 부재료 5-10중량%와 배합하고 피부이에이와 같은 유기바인다를 바리스터 재료 전체의 무게를 기준으로 5%정도 첨가한 다음, 생성된 혼합물에 토피놀과 같은 유기용제는 첨가하고 볼 밑에서 균질이되게 밀링하여 페이스트 또는 잉크형태의 바리스터 조성물을 얻는다. 전술한 지지층을 구성하는 세라믹 시이트의 표면에 바리스터 조성물을 실크스크린 인쇄방법으로 20마이크론 내지 1mm 두께로 인쇄하여 제1 바리스터 코팅층을 형성하고, 바리스터 코팅층의 상면에 PtO 슬러리를 실크스크린 방법으로 인쇄하여 제1 내부전극을 형성한다. 이어서 동일한 방법으로 제1 내부전극의 상면에 내부전극이 완전히 덮히도록 제2 바리스터 코팅층과 제2내부전극을 순차적으로 형성하여 바리스터 적층체를 형성한다. 필요에 따라서는 전술한 제2 내부전극 상면에 전극 보호용 바리스터층을 형성하거나 또는 바리스터층을 코팅하고 세라믹 시이트를 적층하여 지지층을 형성할 수도 있다.

앞에서 제조한 바리스터 적층체의 양 측면에 외부전극을 전술한 내부전극과 연결되는 외부전극을 형성하고 오븐속에서 800-1300℃의 온도로 소결하여 바리스터 코팅층들이 일체화된 바리스터층이 일면 또는 양면에서 세라믹 지지층으로 보강된 칩 바리스터를 얻는다.

전술한 본 발명에 의하면 바리스터층이 인쇄방법으로 형성되므로 그 두께가 얇아서 외부전극과 접촉하는 면적이 적으므로 바리스터가 낮은 정전용량으로 되면서도일측 또는 양측 표면에서 유전율이 적은 세라믹 지지층에 의하여 지지되므로 그 강도가 보강되어 제조 또는 취급중에 변형되거나 파손되지 않게 된다.

[실시예]

ZnO 분말 95중량%와 Sb2O3의 1:1 혼합물 5중량%로 조성된 바리스터 재료 분말 95중량%에 폴리비닐 알콜 5중량%를 배합하고 적량의 토피놀을 가하여 불밑에서 밀링하여 실크스크린 인쇄가 가능한 정도를 갖는 바리스터 조성물을 얻는다. 바리스터 조성물을 두께 1mm의 세라믹 시이트에 실크스크린 인쇄방법으로 인쇄하여 두께 5마이크론의 제1 바리스터 코팅층을 형성하고, 코팅층의 표면에 PtO 슬러리로 제 1내부전극을 인쇄한 다음 그 표면에 동일한 방법으로 제2 바리스터 코팅층과 제2 내부전극을 인쇄하고 그 표면에 보호용 바리스터 코팅층을 형성한 다음 제1 및 제2 내부전극이 양 측면으로 노출되도록 절단하여 바리스터 적층체를 형성한다. 내부전극이 노출된 바리스터 적층체의 양 측면에 공지방법으로 외부전극용 슬러리를 도포하여 외부전극을 형성하고 오븐속에 넣어서 900℃로 소결하여 본 발명의 칩 바리스터를 얻는다.

[실시예 2]

실시예 1의 방법을 이용하되, 보호용 바리스터 코팅층을 형성하지 아니한 내부전극의 표면에 셀라믹 시이트를 적층시킨다.

[실시예 3]

실시예 2의 방법을 이용하되, 바리스터 주 재료로서 ZnO 대신 BaTiO3를 사용하고 바리스터 코팅층을 형성할 때 밴드형태로 형성하여 내부전극이 형성되지 아니한 양측면으로 바리스터층이 노출되지 않도록 절단한다.

[실시예 4]

실시예 2의 방법을 이용하되 ZnO 대신 SrTiO3를 사용하고, 바리스터 코팅층은 서로 분리된 장방형으로 형성하며, 절단시에는 바리스터 코팅층이 형성되지 아니한 부분에서 절단하여 생성되는 적층체의 네 주연부에서 바리스터층이 외부로 노출되지 않도록 한다.

[실시예 5]

두께 1.5mm의 세라믹 시이트 표면에 PtO 슬러리로 제1 내부전극을 인쇄하고 그 표면에 실시예 1의 바리스터 조성물을 실크스크린 인쇄방법으로 3마이크론의 두께로 되게 인쇄하여 제1 바리스터 코팅층을 형성하고, 코팅층의 표면에 동일한 방법으로 제2 내부전극과 보호용 바리스터 코팅층을 서로 분리된 장방향의 모양으로 되게 인쇄한다. 생성된 시이트를 제1 및 제2 내부전극은 양 측면으로 노출되고 바리스터층은 외부로 노출되지 않도록 바리스터 코팅층 사이에서 절단하여 바리스터 적층체를 형성한다. 내부전극이 노출된 바리스터 적층체의 양 측면에 공지방법으로 외부전극용 슬러리를 도포하여 외부전극을 형성하고 오븐속에 넣어서 900℃로 소결하여 본 발명의 칩 바리스터를 얻는다.

[실시예 6]

실시예 1 방법으로 바리스터를 형성하되, 바리스터층에 형성되는 내부전극을 선상으로 형성한다.

Claims (3)

1. 낮은 정전용량의 칩 바리스터에 있어서, 최소한 하나 이상의 바리스터 코팅층 (26, 27, 28)과 상기 바리스터 코팅층 사이의 최소한 두 개 이상의 내부전극으로 구성된 바리스터층(11), 및 상기 바리스터층과는 달리 유전율이 극히 적은 세라믹 시트로 구성되어 상기 바리스터층을 상하 양면에서 지지하는 두 개의 지지층(12, 12a)을 포함하는 바리스터 적층체를 구성하며, 상기 바리스터 적층체의 내부전극과 연결되도록 형성된 두 개의 외부전극을 일체로 하여 소결시켜 형성된 칩 바리스터를 구성하되, 상기 지지층은 두께가 0.1mm이상이며 상기 바리스터층의 두께는 1 내지 1mm이하 범위로 됨으로써 정전용량이 10pF이하인 것을 특징으로 하는 낮은 정전용량의 칩 바리스터
2. 낮은 정전용량의 칩 바리스터에 있어서, 최소한 하나 이상의 바리스터 코팅층(26, 27, 28)과 상기 바리스터 코팅층 사이의 최소한 두 개 이상의 내부전극으로 구성된 바리스터층(11), 및 상기 바리스터층과는 달리 유전율이 극히 적은 세라믹 시트로 구성되어 상기 바리스터층을 상하 중 어느 한 면에서 지지하는 지지층(12)을 포함하는 바리스터 적층체를 구성하며, 상기 바리스터 적층체의 내부전극과 연결되도록 형성된 두 개의 외부전극을 일체로 하여 소결시켜 형성된 칩 바리스터를 구성하되, 상기 지지층은 두께가 0.1mm 이상이며 상기 바리스터층의 두께는 1μ 내지 1mm이하 범위로 됨으로써 정전용량이 10pF이하인 것을 특징으로 하는 낮은 정전용량의 칩 바리스터.
3. 낮은 정전용량의 칩 바리스터에 있어서, 최소한 하나 이상의 바리스터 코팅층 (26, 27, 28)과 상기 바리스터층 사이의 최소한 두 개 이상의 내부전극으로 구성된 바리스터층(도면 12 내지 16, 21d, 21e, 21f, 21g), 및 상기 바리스터층과는 달리 유전율이 극히 적은 세라믹 시트로 구성되어 상기 바리스터층을 상하 및 양 측면에서 지지하는 지지층(12, 12a)을 포함하여 상기 바리스터층이 외부전극과는 직접적으로 연결되지 않도록 된 바리스터 적층체를 구성하며, 상기 바리스터 적층체의 내부전극과 연결되도록 형성된 두 개의 외부전극을 일체로 하여 소결시켜 형성된 칩 바리스터를 구성하되, 상기 지지층은 두께가 0.1mm이상이며 상기 지지층은 두께가 0.1mm이상이며 상기 바리스터층의 두께는 1μ 내지 1mm이하 범위로 됨으로써 정전용량이 10pF이하인 것을 특징으로 하는 낮은 정전용량의 칩 바리스터.

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