JP2006253459A

JP2006253459A - 積層セラミック電子部品

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Publication number: JP2006253459A
Application number: JP2005069083A
Authority: JP
Inventors: Kazushige Koyama; 一茂小山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-03-11
Filing date: 2005-03-11
Publication date: 2006-09-21
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Abstract

【課題】低バリスタ電圧でかつ低い静電容量を有しながらバリスタ特性に優れた、内部構造欠陥のない積層セラミック電子部品を提供することを目的とする。
【解決手段】この目的を達成するために、本発明は、第１のセラミック層と、対向するように前記第１のセラミック層に設けた少なくとも一対の内部電極と、前記第１のセラミック層の上面および下面に設けた第２のセラミック層からなる素子を有する積層セラミック電子部品において、前記第１および第２のセラミック層は、ＺｎＯを主成分としＳｉＯ₂と微量添加物からなり、前記ＺｎＯと前記ＳｉＯ₂と前記微量添加物を１００ｍｏｌ％としたとき前記第１のセラミック層のＳｉＯ₂含有量は、０〜１５ｍｏｌ％であり、前記第２のセラミック層のＳｉＯ₂含有量は、１５〜５０ｍｏｌ％であることを特徴としたものである。
【選択図】図１

Description

本発明は、積層チップバリスタなどの積層セラミック電子部品に関するものである。

近年、電子機器の小型化、多機能化を実現するためにＩＣやＬＳＩなどの半導体素子が多く用いられているがこれらの半導体はノイズ、パルス、静電気などの異常電圧に対する耐性が低い。

そこでこれらの半導体素子の異常電圧に対する耐性を確保するために、積層チップバリスタなどの積層セラミック電子部品が用いられているが、半導体素子の高性能化や高速動作に対する要求を背景に、半導体素子の異常電圧に対する耐性はますます低下しており、従って従来の積層チップバリスタよりさらに低バリスタ電圧で動作する積層チップバリスタなどの保護素子が求められている。

一方、上記のような電子機器における電気信号の速度は速く、動作周波数がＭＨｚ単位であり、このような高速信号の波形になるべく影響を与えないために、できるだけ静電容量の低い積層チップバリスタが求められている。

なお、この出願の発明に関連する先行技術文献情報としては、例えば特許文献１が知られている。
特開平１１−３８０９号公報

上記特許文献１には、低容量のチップバリスタを得るために、バリスタコーティング層とこれを支持する低誘電率の支持層とよりなるチップバリスタが記載されている。

しかしながら、バリスタコーティング層と、これを支持する支持層として、バリスタコーティング層と異なるセラミック層を一体化して焼結した場合、バリスタコーティング層とセラミック層との界面に欠陥が生じてチップバリスタの信頼性が低下したり、焼成中にバリスタコーティング層の成分（特にＢｉ₂Ｏ₃とＳｂ₂Ｏ₃などの低融点の添加物）がセラミック層に拡散する結果、バリスタコーティング層のバリスタ特性が損なわれたりするという課題を有していた。

そこで、本発明は、低バリスタ電圧でかつ低い静電容量を有しながらバリスタ特性に優れた、内部構造欠陥のない積層セラミック電子部品を提供することを目的とする。

この目的を達成するために、本発明の請求項１に記載の発明は、特に、前記第１および第２のセラミック層は、ＺｎＯを主成分としＳｉＯ₂と微量添加物からなり、前記ＺｎＯと前記ＳｉＯ₂と前記微量添加物を１００ｍｏｌ％としたとき前記第１のセラミック層のＳｉＯ₂含有量は、０〜１５ｍｏｌ％であり、前記第２のセラミック層のＳｉＯ₂含有量は、１５〜５０ｍｏｌ％であるとしたものであり、低いバリスタ電圧を有する第１のセラミック層と、ＳｉＯ₂を多く含み、静電容量の低い第２のセラミック層とで構成されているため、静電容量が低く、かつバリスタ電圧を低くすることができるという作用効果を有する。

さらに、第１のセラミック層と第２のセラミック層との主成分をはじめとして材料系が同じであるため、異なる２つの層を一体化して焼成しても内部構造欠陥が発生しにくく、また第１、第２のセラミック層に含まれるＢｉ₂Ｏ₃やＳｂ₂Ｏ₃のような微量添加物の含有量の差が小さいため、添加物成分の拡散によるバリスタ特性の変化を抑制することができるという作用効果を有する。

本発明の請求項２に記載の発明は、一対の内部電極は、第１のセラミック層にそれぞれ埋設してなるものであり、これら一対の内部電極の間に挟まれた第１のセラミック層でサージ電流、静電気の吸収が行われる。よって、このような構成としたとき、第１のセラミック層は、第２のセラミック層よりもＳｉＯ₂含有量が少ないのでバリスタ電圧が低くなり、半導体素子を静電気から保護する能力が高くなるという作用効果を有する。

本発明の請求項３に記載の発明は、一対の内部電極は、第１のセラミック層と第２のセラミック層との界面にそれぞれ設けてなるものであり、上述の一対の内部電極を第１のセラミック層に埋設する構成と比較して一対の内部電極の外側に存在する比誘電率の高い第１のセラミック層が、比誘電率が低い第２のセラミック層に置き換えた構成になるので、バリスタ電圧がさらに低く、かつ静電容量をさらに低くすることができるという作用効果を有する。

本発明の請求項４に記載の発明は、素子の表面は、Ｚｎ₂ＳｉＯ₄を主成分とするＺｎ−Ｓｉ−Ｏ系化合物で覆われてなるものであり、比誘電率が低いＺｎ₂ＳｉＯ₄が、外部電極と第１、第２のセラミック層との間に設けられた構造となり、さらに積層セラミック電子部品の低容量化を行うことができる。

ここで、Ｚｎ−Ｓｉ−Ｏ系化合物とは、Ｚｎ，Ｓｉ，Ｏよりなる不定比の化合物（Ｚｎ，Ｓｉ，Ｏが２：１：４以外の比率の化合物）を主成分として、さらにＢｉやＳｂを含む化合物を示す。

具体的には、Ｚｎ_xＳｉ_yＯ_zや、Ｚｎ_xＳｉ_yＢｉ_mＯ_z，Ｚｎ_xＳｉ_yＳｂ_nＯ_z（ｘ、ｙ、ｚ、ｍ、ｎはいずれも自然数を示す）などの化合物である。

本発明は、特に、前記第１および第２のセラミック層は、ＺｎＯを主成分としＳｉＯ₂と微量添加物からなり、前記ＺｎＯと前記ＳｉＯ₂と前記微量添加物を１００ｍｏｌ％としたとき前記第１のセラミック層のＳｉＯ₂含有量は、０〜１５ｍｏｌ％であり、前記第２のセラミック層のＳｉＯ₂含有量は、１５〜５０ｍｏｌ％であることを特徴としたものであり、バリスタ電圧が低く、かつ静電容量が小さい積層セラミック電子部品を得ることができる。このようにして得られた積層セラミック電子部品は、高速信号ラインへの使用に適しており、かつ半導体素子を静電気から保護する能力が高い。

（実施の形態１）
以下、本発明の実施の形態１および図１、４、５を用いて、本発明の特に、請求項１および請求項２に記載の積層セラミック電子部品について説明する。

図１は、本実施の形態１における積層チップバリスタの断面図であり、一対の内部電極１２が第１のセラミック層１３の内部に対向するように積層され、さらに第１のセラミック層１３の上下両面、即ち一対の内部電極１２の対向方向とは反対側の外方に第２のセラミック層１４が積層されて積層体を構成し、一対の内部電極１２はその端部が積層体の対向する両端面に交互に露出するよう積層されており、積層体の両端面に形成された一対の外部電極１５に交互に接続されている。

次に本実施の形態１における積層チップバリスタの製造方法について説明する。

まず主成分であるＺｎＯとＳｉＯ₂とからなるケイ素化合物、Ｂｉ₂Ｏ₃，Ｃｏ₃Ｏ_4,ＭｎＯ₂などの添加物を含むバリスタ材料を混合粉砕後、有機バインダーとしてポリビニルブチラール樹脂、溶剤としてノルマル酢酸ブチル、可塑剤としてベンジルブチルフタレートなどを混合してスラリーを得る。そしてこのスラリーをドクターブレード法などにより成形し、第１のセラミック層１３となる第１のセラミックシート（図示せず）を作製する。

また、第１のセラミック層１３に用いたバリスタ材料とほぼ同じ成分で、ＳｉＯ₂の量が異なるバリスタ材料を用いて、同様にスラリーを作製し、ドクターブレード法などにより成形して第２のセラミック層１４となる第２のセラミックシート（図示せず）を作製する。

一方、導電性金属粉末としてＰｔ粉末、有機バインダーとしてポリビニルブチラール樹脂、溶剤としてノルマル酢酸ブチル、可塑剤としてベンジルブチルフタレートなどを混合した後、さらにロールミル等を用いて混練して内部電極１２を形成するための金属ペーストを作製する。

次に、第２のセラミックシートを所定の枚数積層して所望の厚みを有する第２のセラミック層１４を積層して形成する。

この第２のセラミック層１４の上に、第１のセラミックシートを積層した後、第１のセラミックシート上に所定の形状を持つ第１の内部電極１２ａを形成する。

次に、この第１の内部電極１２ａを形成した第１のセラミックシート上に、別の第１のセラミックシートを積層し、さらにこの別の第１のセラミックシート上に所定の形状を持つ第２の内部電極１２ｂを形成する。

ここで、第１、第２の内部電極１２ａ，１２ｂは前記別の第１のセラミックシートを挟んで、対向するように形成され一対の内部電極１２としているが、この第１、第２の内部電極は１２ａ，１２ｂは各々左右の外部電極１５に交互に接続されるようにずらして形成される。

次に、前記第２の内部電極の上に第１のセラミックシートを積層し、その後この第１のセラミックシート上に所定の枚数の第２のセラミックシートを積層して加圧、圧着後、所定の形状に切断して積層チップバリスタ素子１１となる成形体を得る。

この成形体を、サヤに詰めて１０００〜１４００℃まで昇温速度２００℃／ｈで昇温し、最高温度で２時間保持した後に、降温速度１００℃／ｈで降温して焼成した。

焼成後、積層チップバリスタ素子１１の面取りを行い、一対の内部電極１２の露出した端面にＡｇを主成分とする一対の外部電極１５を形成して焼付け、一対の外部電極１５を含む素子外形のＬ寸法１．６ｍｍ×Ｗ、Ｔ寸法０．８ｍｍの（表１）に示す試料番号１〜３の積層チップバリスタを得た。

なお、（表１）の第２のセラミック層の厚みとは、図１に示す上下両方の第２のセラミック層１４の厚みの合計厚み（図１のＢ＋Ｃ）を示す。なお、後述する実施の形態２，３においても同様である。

得られた積層チップバリスタの一対の内部電極１２に挟まれたセラミック層の厚み（図１のＡ）は４０ｐｍであり、また一対の電極１２の重なり面積（図１のＤの部分の内部電極の面積）は０．０２０ｍｍ²であった。

次に、得られた積層チップバリスタのバリスタ電圧、電圧非直線係数（α）、静電容量の測定方法について述べる。バリスタ電圧は、一対の外部電極１５に直流定電圧電源を接続し、１ｍＡの電流を流したときの電圧値（Ｖ_1mA）を測定した。この時の電流値をＩ_1mAとする。さらに０．０１ｍＡの電流を流したときの電圧値（Ｖ_0.01mA）を測定する。この時の電流値を同様にＩ_0.01mAとする。

このＶ_1mA，Ｖ_0.01mAとＩ_1mA，Ｉ_0.01mAから、
α＝｛ｌｏｇ（Ｉ_1mA）−ｌｏｇ（Ｉ_0.01mA）｝／｛ｌｏｇ（Ｖ_1mA）−ｌｏｇ（Ｉ_0.01mA）｝の式を用いて電圧非直線係数（α）を求めた。

この電圧非直線係数（α）が大きいほどバリスタ特性は優れており、αは３０以上が望ましい。

静電容量は、デジタルＬＣＲメーター（ＹＨＰ社製４２７８Ａ）で、周囲温度２５℃、入力信号レベル１Ｖｒｍｓの条件下で周波数１ＭＨｚの条件で測定した。

電圧非直線係数（α）、静電容量の測定結果を（表１）に示す。

ここで、上記のような構造の積層チップバリスタでは、第１のセラミック層１３と、第２のセラミック層１４に含有させるＳｉＯ₂量には適正な範囲がある。以下、第１のセラミック層１３と第２のセラミック層１４のＳｉＯ₂量の範囲について説明する。

まず、ＳｉＯ₂量と電圧非直線係数（α）、静電容量との関係について検討を行った。

図４は、ＺｎＯとそれ以外の添加物の合計量を１００ｍｏｌ％としたときに、ＺｎＯ以外の添加物であるＢｉ₂Ｏ₃を０．５ｍｏｌ％、Ｃｏ₃Ｏ₄を０．５ｍｏｌ％、ＭｎＯ₂を０．５ｍｏｌ％、Ｓｂ₂Ｏ₃を１．０ｍｏｌ％としたバリスタ材料のＳｉＯ₂量を変化させたときの素子厚み１ｍｍあたりのバリスタ電圧（以下、Ｖ_1mA／ｍｍと表記）、比誘電率ε_rについて示したものである。この材料特性を評価するためのサンプルについて図５を用いて説明する。図５は、材料特性を評価するためのサンプル、すなわち円板状バリスタ素子１７の断面図である。まず、ＳｉＯ₂量を変化させた材料を外径φ１５ｍｍ、厚み１．２ｍｍの円板状に成形し、１１００℃で２時間保持する。これにより得た外径φ１３ｍｍ、厚み１．０ｍｍのバリスタ焼結体１８の上下両面にφ１０ｍｍのＡｇ電極１９をそれぞれ塗付、焼き付けて円板状バリスタ素子１７を得る。このようにして得られた円板状バリスタ素子１７を、前述した積層チップバリスタと同様の方法で測定し、バリスタ焼結体１８の焼結体厚みｔ、電極１９の面積Ｓを測定してバリスタ材料のＶ_1mA／ｍｍ、比誘電率ε_rを算出した。なお、Ｖ_1mA／ｍｍは、円板状バリスタ素子１７のバリスタ電圧（Ｖ_1mA）をバリスタ焼結体１８の厚みで割ったものである。また、比誘電率ε_rは、ε_r＝Ｃ×ｔ／（ε₀×Ｓ）の式より算出したものである。ここでＣは円板状バリスタ素子１７の静電容量、ｔはバリスタ焼結体１８の焼結体厚み、Ｓは電極１９の面積を示し、ε₀は真空の誘電率８．８５４×１０^-12［Ｆ／ｍ］である。

上記の検討により、セラミック層に含まれる添加物のうち、ＳｉＯ₂量がバリスタ電圧や誘電率に大きく影響を及ぼすことを見出し、ＳｉＯ₂添加量とバリスタ電圧の関係、並びにＳｉＯ₂添加量と静電容量との関係を鋭意検討した結果、本発明を成すに至ったものである。

以下、第１のセラミック層１３に好適なＳｉＯ₂量の範囲について説明する。

図４に示すように、バリスタ材料中のＳｉＯ₂量の増加に伴い、Ｖ_1mA／ｍｍは上昇するが、１５ｍｏｌ％を超えると急激に上昇する傾向にある。一方誘電率は、バリスタ材料中のＳｉＯ₂量の増加に伴ってＳｉＯ₂量が１０ｍｏｌ％付近までは急激に低下し、その後ゆるやかに減少する傾向にある。

ここで、積層チップバリスタ１０の対向する外部電極１５間で生じるバリスタ電圧では、一対の内部電極１２の間に挟まれた第１のセラミック層１３の厚みに比例するので、バリスタ電圧の低い積層チップバリスタを得るためには、対向する一対の内部電極１２の間隔を小さくする必要がある。しかしながら、サージ電流や静電気が印加されたときに発生する熱を吸収する体積が小さくなるため、一対の内部電極１２間の間隔を小さくするのは得策ではない。

本発明では、この一対の内部電極１２の間隔を必要限度確保し、すなわちサージ電流や静電気が印加されたときに発生する熱を吸収する体積を確保しつつ、静電容量を低下させるために、第１のセラミック層１３と第２のセラミック層１４で構成し、第１、第２のセラミック層１３，１４のＳｉＯ₂量を制御するものである。

なお、本発明者らの検討によれば、ＳｉＯ₂量１５ｍｏｌ％を超える組成ではＶ_1mA／ｍｍが１０００Ｖを超え、サージ電流で破壊され易いことが確認されている。

第１のセラミック層１３は、積層チップバリスタ素子１１にサージ電流、静電気が印加されたときに動作し、サージ電流、静電気を吸収する役割を果たすので、ＳｉＯ₂量は０〜１５ｍｏｌ％が好ましく、さらに低容量かつ低バリスタ電圧を実現するためには３〜１３ｍｏｌ％が好ましい。

次に、第２のセラミック層１４に好適なＳｉＯ₂量の範囲について説明する。積層チップバリスタ１０の外部電極１５間で生じる静電容量は、対向する一対の内部電極１２間のほか、その外側に位置する第１、第２のセラミック層１３，１４で生じる静電容量を合算されたものであるので、第１、第２のセラミック層１３，１４ともに低い比誘電率のバリスタ材料を用いることが好ましい。しかしながら、バリスタ電圧を低くするためにはＳｉＯ₂量が０〜１５ｍｏｌ％である必要があるので、第１のセラミック層１３の比誘電率ε_rは、ＳｉＯ₂量１５ｍｏｌ％のときのε_r＝６１より小さくすることは難しい。そこで、静電容量の小さい積層チップバリスタを得るためには、一対の内部電極１２間の第１のセラミック層１３の材料よりも比誘電率が小さい材料を第２のセラミック層１４に用いると良い。図４に示すように、ＳｉＯ₂量が１５ｍｏｌ％以上の組成では比誘電率が６１よりも小さいので、この組成を第２のセラミック層１４に用いると積層チップバリスタ１０の静電容量を小さくできる。ただし、ＳｉＯ₂量が５０ｍｏｌ％を超える組成では、材料の焼結が進まず好ましくない。

このようにして得られた積層チップバリスタ１０の電気特性を（表１）に示す。Ｌ寸法１．６ｍｍ×Ｗ、Ｔ寸法０．８ｍｍの寸法を有する積層チップバリスタ１０を作製したところ、第１、第２のセラミック層１３，１４は境目なく接合し、構造欠陥等の問題はないことが確認できた。また、第２のセラミック層１４は第１のセラミック層１３とＢｉ₂Ｏ₃やＳｂ₂Ｏ₃のような微量添加物の含有率の差が小さいので、添加物の拡散による影響がなく、信頼性の高い積層チップバリスタ１０が得られる。

以上の構成とすることにより、第１、第２のセラミック層１３，１４が同じ組成の場合よりも静電容量が小さい積層チップバリスタ１０が得られる。例えば（表１）の試料番号１では、第１、第２のセラミック層１３，１４ともにＳｉＯ₂量が１０ｍｏｌ％の場合、積層チップバリスタ１０は静電容量１．７８ｐＦ、バリスタ電圧３２．５Ｖとなるが、第１のセラミック層１３のＳｉＯ₂量が１０ｍｏｌ％、第２のセラミック層１４のＳｉＯ₂量が４０ｍｏｌ％である試料番号３の構成では、静電容量１．１２ｐＦ、バリスタ電圧３３．２Ｖとなり、バリスタ電圧、静電容量ともに小さく、電圧非直線係数（α）も３０以上と良好な積層チップバリスタが得られる。

（実施の形態２）
以下、本発明の実施の形態２および図２を用いて本発明の特に、請求項３に記載の積層セラミック電子部品について説明する。

図２は、本実施の形態２における積層チップバリスタの断面図である。

本実施の形態２が実施の形態１と異なる点は、実施の形態１では一対の内部電極１２が第１のセラミック層中に埋め込まれて設けられていたのに対して、本実施の形態２では一対の内部電極１２を第１のセラミック層１３と第２のセラミック層１４との界面に設けている点である。

以下、本実施の形態２の積層チップバリスタの製造方法について説明する。

まず第２のセラミックシート（図示せず）を所定の枚数積層して所望の厚みを有する第２のセラミック層１４を積層して形成する。

この第２のセラミック層１４の上に、所定の形状を持つ第１の内部電極１２ａを形成する。

次に、第１の内部電極１２ａを形成した第２のセラミック層１４上に、第１のセラミックシートを積層してこれを第１のセラミック層１３とし、さらにこの第１のセラミック層１３上に所定の形状を持つ第２の内部電極１２ｂを形成する。

ここで、第１、第２の内部電極１２ａ，１２ｂは第１のセラミック層１３を挟んで、対向するように形成し一対の内部電極１２としているが、この一対の内部電極１２は各々左右の外部電極に交互に接続されるようにずらして形成される。

次に、前記第２の内部電極１２ｂの上に所定の枚数の第２のセラミックシートを積層し、加圧、圧着後、所定の形状に切断して積層チップバリスタ素子２１となる成形体を得る。

この成形体について、実施の形態１と同様に焼成、面取り、外部電極付与を行い、（表１）の試料番号４〜５の積層チップバリスタ２０を得た。

この試料番号４〜５の試料について、実施の形態１の試料番号１〜３と同様にバリスタ特性の測定を行い、（表１）に併せて示した。

実施の形態１では対向する一対の内部電極１２に挟まれたセラミック層の外側にも、第１のセラミック層１３が存在していたが、本実施の形態２の積層チップバリスタ２０のように一対の内部電極１２を第１のセラミック層１３と第２のセラミック層１４との界面に設けることで、実施の形態１と比較して一対の内部電極１２の外側に存在する比誘電率の高い第１のセラミック層１３が、比誘電率が低い第２のセラミック層１４に置き換わることになるので、積層チップバリスタ２０の外部電極１５間の静電容量はより小さくなる。例えば（表１）の試料番号５では、静電容量０．９７ｐＦ、バリスタ電圧３２．３Ｖと、より低容量の積層チップバリスタが得られた。

（実施の形態３）
以下、本発明の実施の形態３および図３を用いて、本発明の特に、請求項４に記載の積層セラミック電子部品について説明する。

図３は、本実施の形態３における積層チップバリスタの断面図である。

本実施の形態３が実施の形態２と異なる点は、図３に示すように、積層チップバリスタ素子２３表面がＺｎ₂ＳｉＯ₄を主成分とするＺｎ−Ｓｉ−Ｏ系化合物の膜で覆われている点である。

以下、実施の形態３における積層チップバリスタの製造方法について詳細に説明する。

まず、実施の形態２と同様の製造方法にて積層チップバリスタ素子２１となる成形体を得る。この成形体を、バインダ除去用の炉の中に入れ、加熱してバインダを除去した後に、アルミナともに円筒状サヤの中に入れ、円筒状サヤを回転させながら加熱して１０００〜１４００℃まで昇温速度２００℃／ｈで昇温し、最高温度で２時間保持した後に、降温速度１００℃／ｈで降温して焼成した。このように焼成することにより、焼成後の成形体表面にＺｎ₂ＳｉＯ₄を主成分とするＺｎ−Ｓｉ−Ｏ系化合物の膜１６が形成された積層チップバリスタ素子２３が得られる。

焼成後、積層チップバリスタ素子２３表面に付着したアルミナ粉などを洗浄し、乾燥した後に、一対の内部電極１２の露出した端面にＡｇを主成分とする外部電極１５を形成して焼付け、１６０８寸法（外部電極を含む素子外形のＬ寸法１．６ｍｍ×Ｗ、Ｔ寸法０．８ｍｍ）の（表１）に示す試料番号６〜７の積層チップバリスタ２２を得た。このようにして得た積層チップバリスタ２２は、比誘電率が非常に低いＺｎ₂ＳｉＯ₄を主成分とするＺｎ−Ｓｉ−Ｏ系化合物の膜１６に覆われているため、外部電極１５と第１のセラミック層１３、および、外部電極１５と第２のセラミック層１４の間に前記膜１６が位置することになる。この構造は、第１および第２のセラミック層１３，１４が、比誘電率が非常に低いＺｎ−Ｓｉ−Ｏ系化合物に挟まれた構造となるため、電気的には比誘電率の異なる材料が直列接続されたことになり、第１および第２のセラミック層１３，１４が直接に外部電極１５に接続する構造よりも静電容量が低くなる。例えば、（表１）の試料番号７に示すように、静電容量０．８５ｐＦ、バリスタ電圧３４．３Ｖの積層チップバリスタが得られた。

なお、本発明の実施の形態では、第１のセラミック層１３を挟んで上下両面に第２のセラミック層１４がそれぞれ配置されているが、本発明の範囲内であれば、上下両面にそれぞれ配置された第２のセラミック層１４のＳｉＯ₂量が異なっても構わない。さらに本発明の実施の形態では、第２のセラミック層１４は、第１のセラミック層１３の上面または下面で、それぞれＳｉＯ₂量が１種類の場合について説明したが、２種類以上のＳｉＯ₂量で構成しても構わない。また、本発明の実施の形態では一対の内部電極１２の材料としてＰｔを用いたが、ＡｇＰｄなどの金属を用いても同様の効果が得られる。

本発明にかかる積層セラミック電子部品は、静電容量が小さく、バリスタ電圧が低いので高速信号ラインに使用される半導体素子を静電気から保護するのに有用である。

本発明の実施の形態１における積層セラミック電子部品の断面図本発明の実施の形態２における積層セラミック電子部品の断面図本発明の実施の形態３における積層セラミック電子部品の断面図バリスタ材料中のＳｉＯ₂量とバリスタ電圧、比誘電率の関係を説明するための図円板状バリスタ素子の断面図

符号の説明

１０積層チップバリスタ
１１積層チップバリスタ素子
１２一対の内部電極
１２ａ，１２ｂ内部電極
１３第１のセラミック層
１４第２のセラミック層
１５外部電極
１６Ｚｎ−Ｓｉ−Ｏ系化合物膜
１７円板状バリスタ素子
１８バリスタ焼結体
１９電極
２０積層チップバリスタ
２１積層チップバリスタ素子
２２積層チップバリスタ
２３積層チップバリスタ素子

Claims

第１のセラミック層と、対向するように前記第１のセラミック層に設けた少なくとも一対の内部電極と、前記第１のセラミック層の上面および下面に設けた第２のセラミック層からなる素子を有する積層セラミック電子部品において、前記第１および第２のセラミック層は、ＺｎＯを主成分としＳｉＯ₂と微量添加物からなり、前記ＺｎＯと前記ＳｉＯ₂と前記微量添加物を１００ｍｏｌ％としたとき前記第１のセラミック層のＳｉＯ₂含有量は、０〜１５ｍｏｌ％であり、前記第２のセラミック層のＳｉＯ₂含有量は、１５〜５０ｍｏｌ％であることを特徴とする積層セラミック電子部品。
一対の内部電極は、第１のセラミック層にそれぞれ埋設してなる請求項１記載の積層セラミック電子部品。
一対の内部電極は、第１のセラミック層と第２のセラミック層との界面にそれぞれ設けてなる請求項１記載の積層セラミック電子部品。
素子の表面は、Ｚｎ₂ＳｉＯ₄を主成分とするＺｎ−Ｓｉ−Ｏ系化合物で覆われてなる請求項１〜３のいずれか１つに記載の積層セラミック電子部品。