JPH11345705A - 厚膜チップ型サーミスタ - Google Patents
厚膜チップ型サーミスタInfo
- Publication number
- JPH11345705A JPH11345705A JP14985298A JP14985298A JPH11345705A JP H11345705 A JPH11345705 A JP H11345705A JP 14985298 A JP14985298 A JP 14985298A JP 14985298 A JP14985298 A JP 14985298A JP H11345705 A JPH11345705 A JP H11345705A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- thermistor
- film
- thick
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 厚膜チップ型サーミスタの各チップの抵抗値
を正しく設定する。 【解決手段】 基板２上に下部電極３と、サーミスタ膜
４と上部電極５とを有している。下部電極３は、一次電
極部分８と二次電極の電極端子部分９を形成するもので
あり、サーミスタ膜４は、一次電極部分８を跨って積層
され、一次電極部分８は、サーミスタ膜４に覆われて幅
方向には表面に露出しない。上部電極５は二次電極部分
であり、サーミスタ膜４の幅方向の任意の個所に積層し
ても抵抗値の変動や電極間の短絡は生じない。
を正しく設定する。 【解決手段】 基板２上に下部電極３と、サーミスタ膜
４と上部電極５とを有している。下部電極３は、一次電
極部分８と二次電極の電極端子部分９を形成するもので
あり、サーミスタ膜４は、一次電極部分８を跨って積層
され、一次電極部分８は、サーミスタ膜４に覆われて幅
方向には表面に露出しない。上部電極５は二次電極部分
であり、サーミスタ膜４の幅方向の任意の個所に積層し
ても抵抗値の変動や電極間の短絡は生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、サーミスタ膜が上
下の電極間に挾まれたいわゆる、サンドウィッチ型構造
を有する厚膜チップ型サーミスタに関する。
下の電極間に挾まれたいわゆる、サンドウィッチ型構造
を有する厚膜チップ型サーミスタに関する。
【０００２】
【従来の技術】厚膜サーミスタは、サーミスタ膜が上下
電極間に挾まれたサンドウィッチ構造のサーミスタであ
る。従来の厚膜チップ型サーミスタにおいては、図５に
示すようにサーミスタ膜２１が、下部電極２２の一次電
極部分の形成領域の範囲内に積層され、さらにサーミス
タ膜２１の形成領域の範囲内に上部電極２３が二次電極
として積層されていた。
電極間に挾まれたサンドウィッチ構造のサーミスタであ
る。従来の厚膜チップ型サーミスタにおいては、図５に
示すようにサーミスタ膜２１が、下部電極２２の一次電
極部分の形成領域の範囲内に積層され、さらにサーミス
タ膜２１の形成領域の範囲内に上部電極２３が二次電極
として積層されていた。
【０００３】また、厚膜チップ型サーミスタの製造に際
しては、個々のチップに切離すべくスリットが縦積に付
された原基板（絶縁基板）が用いられ、この原基板の各
チップの区画領域に厚膜サーミスタを形成した後、個々
のチップに切離されるのであるが、従来は一次電極と二
次電極との重なり部分をできるだけ大きく確保した方が
基板の利用面から有利であり、またサーミスタ膜２１の
ペーストの種類を極力少くできるという理由から、図６
に示すように平行にひかれた多数本の縦スリット２４、
２４・・・について、それぞれの縦スリット２４，２４
間の幅一杯に下部電極２２のパターンが形成されてい
た。
しては、個々のチップに切離すべくスリットが縦積に付
された原基板（絶縁基板）が用いられ、この原基板の各
チップの区画領域に厚膜サーミスタを形成した後、個々
のチップに切離されるのであるが、従来は一次電極と二
次電極との重なり部分をできるだけ大きく確保した方が
基板の利用面から有利であり、またサーミスタ膜２１の
ペーストの種類を極力少くできるという理由から、図６
に示すように平行にひかれた多数本の縦スリット２４、
２４・・・について、それぞれの縦スリット２４，２４
間の幅一杯に下部電極２２のパターンが形成されてい
た。
【０００４】
【発明が解決しようとする課題】ところで、サーミスタ
膜２１が下部電極２２の一次電極領域の範囲内に形成さ
れ、次いで、サーミスタ膜２１の表面に二次電極となる
上部電極２３のパターンが印刷されるが、この上部電極
２３のパターンの印刷が正規の位置に施される限り、格
別に問題となることはないが、図７のように、もし、上
部電極２３あるいはサーミスタ膜２１のパターンの位置
が正規の位置からずれて印刷されたときには、上下電極
間の距離が接近し、結果として、抵抗が著しく減少する
ことになり、極端な場合には上下電極が短絡し、もは
や、厚膜サーミスタとして使用することができないとい
う問題が生ずる。
膜２１が下部電極２２の一次電極領域の範囲内に形成さ
れ、次いで、サーミスタ膜２１の表面に二次電極となる
上部電極２３のパターンが印刷されるが、この上部電極
２３のパターンの印刷が正規の位置に施される限り、格
別に問題となることはないが、図７のように、もし、上
部電極２３あるいはサーミスタ膜２１のパターンの位置
が正規の位置からずれて印刷されたときには、上下電極
間の距離が接近し、結果として、抵抗が著しく減少する
ことになり、極端な場合には上下電極が短絡し、もは
や、厚膜サーミスタとして使用することができないとい
う問題が生ずる。
【０００５】もちろん、現在の高度の印刷技術を駆使し
て電極パターンを高い寸法精度で基板及びサーミスタ膜
上に電極パターンを印刷することは可能であるが、厚膜
サーミスタのチップが微細であるために、不測の事態の
影響を受けて、結果的に電極パターンの印刷に僅かなず
れが発生したようなときには厚膜サーミスタの抵抗値が
大幅に変動し。あるいはばらつきが生じたりして生産歩
留りに大きな影響を受けることになる。
て電極パターンを高い寸法精度で基板及びサーミスタ膜
上に電極パターンを印刷することは可能であるが、厚膜
サーミスタのチップが微細であるために、不測の事態の
影響を受けて、結果的に電極パターンの印刷に僅かなず
れが発生したようなときには厚膜サーミスタの抵抗値が
大幅に変動し。あるいはばらつきが生じたりして生産歩
留りに大きな影響を受けることになる。
【０００６】また、サーミスタ膜２１を下部電極２２の
一次電極部分の形成領域の範囲内に形成をするという限
りにおいて、一次電極の形成領域を可能の限り広げると
いう構想はうなずけるものの、下部電極２２のパターン
は、切断ラインである横スリット２６を跨って各チップ
の区画に印刷されるため、下部電極の印刷時にその電極
材料ｍの一部が図６のようにスリット２６の溝の中に入
り込み、スリット内の電極材料ｍを通じてそれぞれのチ
ップ領域に形成された厚膜サーミスタの電極相互間が短
絡するという問題が生ずる。
一次電極部分の形成領域の範囲内に形成をするという限
りにおいて、一次電極の形成領域を可能の限り広げると
いう構想はうなずけるものの、下部電極２２のパターン
は、切断ラインである横スリット２６を跨って各チップ
の区画に印刷されるため、下部電極の印刷時にその電極
材料ｍの一部が図６のようにスリット２６の溝の中に入
り込み、スリット内の電極材料ｍを通じてそれぞれのチ
ップ領域に形成された厚膜サーミスタの電極相互間が短
絡するという問題が生ずる。
【０００７】もっとも、スリット２６を通じて厚膜サー
ミスタのチップの相互間が短絡したとしても、それぞれ
の厚膜サーミスタがそれぞれのチップに分割されてしま
えば格別に問題が生ずるようなことはないが、レーザト
リムによるサーミスタの抵抗値の調整処理は、個々のチ
ップの分割前に行われるため、もし、スリット内に入り
込んだ電極材料を通して原基板に形成されている多数の
厚膜サーミスタの内、少なくとも２以上の厚膜サーミス
タが電気的に接続されていると、厚膜サーミスタ１個当
りの抵抗値を正確に測定できない。
ミスタのチップの相互間が短絡したとしても、それぞれ
の厚膜サーミスタがそれぞれのチップに分割されてしま
えば格別に問題が生ずるようなことはないが、レーザト
リムによるサーミスタの抵抗値の調整処理は、個々のチ
ップの分割前に行われるため、もし、スリット内に入り
込んだ電極材料を通して原基板に形成されている多数の
厚膜サーミスタの内、少なくとも２以上の厚膜サーミス
タが電気的に接続されていると、厚膜サーミスタ１個当
りの抵抗値を正確に測定できない。
【０００８】２以上の厚膜サーミスタがスリット内の電
極材料を通して互いに短絡したようなときには、厚膜サ
ーミスタ１個当りの抵抗値の実測値が、実際よりも低く
なる。もし、このような異常事態に気付かずに、実測値
が正しいものとして抵抗調整量を決定し、レーザートリ
ムを規定通り行ったとすると、オーバートリム（切り過
ぎ）となり、使用時の電気抵抗値が大きくなりすぎて、
結局製品歩留りを低下させることになる。
極材料を通して互いに短絡したようなときには、厚膜サ
ーミスタ１個当りの抵抗値の実測値が、実際よりも低く
なる。もし、このような異常事態に気付かずに、実測値
が正しいものとして抵抗調整量を決定し、レーザートリ
ムを規定通り行ったとすると、オーバートリム（切り過
ぎ）となり、使用時の電気抵抗値が大きくなりすぎて、
結局製品歩留りを低下させることになる。
【０００９】厚膜サーミスタは、このようにサーミスタ
膜を挾んで上下に電極が積層される構造、いわゆるサン
ドウィッチ構造のために、上部電極（二次電極部分）だ
けでなく、下部電極（一次電極部分）に生ずる上記のよ
うな問題があわせて解決されなければ、厚膜サーミスタ
の各チップについての抵抗値を正しく設定することが難
しいという問題があったのである。
膜を挾んで上下に電極が積層される構造、いわゆるサン
ドウィッチ構造のために、上部電極（二次電極部分）だ
けでなく、下部電極（一次電極部分）に生ずる上記のよ
うな問題があわせて解決されなければ、厚膜サーミスタ
の各チップについての抵抗値を正しく設定することが難
しいという問題があったのである。
【００１０】本発明の目的は、各チップの抵抗値を正し
く設定した厚膜チップ型サーミスタを提供することにあ
る。
く設定した厚膜チップ型サーミスタを提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明による厚膜チップ型サーミスタにおいては、
基板上に、下部電極と、サーミスタ膜と、上部電極との
積層を有する厚膜チップ型サーミスタであって、下部電
極は、一次電極部分および二次電極の電極端子部分を形
成するものであり、基板に密着して形成され、サーミス
タ膜は、一次電極部分を跨がり、両側縁が基板上に張り
出して形成され、上部電極は、二次電極部分を形成する
ものであり、二次電極部分は、サーミスタ膜上に形成さ
れているものである。
め、本発明による厚膜チップ型サーミスタにおいては、
基板上に、下部電極と、サーミスタ膜と、上部電極との
積層を有する厚膜チップ型サーミスタであって、下部電
極は、一次電極部分および二次電極の電極端子部分を形
成するものであり、基板に密着して形成され、サーミス
タ膜は、一次電極部分を跨がり、両側縁が基板上に張り
出して形成され、上部電極は、二次電極部分を形成する
ものであり、二次電極部分は、サーミスタ膜上に形成さ
れているものである。
【００１２】また、基板上に、下部電極と、サーミスタ
膜と、上部電極との積層を有する厚膜チップ型サーミス
タであって、下部電極は、一次電極部分および二次電極
の電極端子部分を形成するものであり、サーミスタ膜の
幅は、一次電極部分の幅より大きく、上部電極は、二次
電極部分を形成するものであり、一次電極部分は、その
幅方向の全表面がサーミスタ膜で覆われ、二次電極部分
は、サーミスタ膜上の任意の個所に形成されているもの
である。
膜と、上部電極との積層を有する厚膜チップ型サーミス
タであって、下部電極は、一次電極部分および二次電極
の電極端子部分を形成するものであり、サーミスタ膜の
幅は、一次電極部分の幅より大きく、上部電極は、二次
電極部分を形成するものであり、一次電極部分は、その
幅方向の全表面がサーミスタ膜で覆われ、二次電極部分
は、サーミスタ膜上の任意の個所に形成されているもの
である。
【００１３】また、基板は、原基板に付された縦横のス
リットに沿って個々のチップに切り離されたものであ
り、原基板に形成された下部電極は、括れ部分を有し、
括れ部分を横切るスリットによって切り離され、各チッ
プ上には、一次電極部分と、二次電極の電極端子部分と
が一定間隔を置いて形成されるものである。
リットに沿って個々のチップに切り離されたものであ
り、原基板に形成された下部電極は、括れ部分を有し、
括れ部分を横切るスリットによって切り離され、各チッ
プ上には、一次電極部分と、二次電極の電極端子部分と
が一定間隔を置いて形成されるものである。
【００１４】また、括れ部分は、下部電極の両縁に形成
されたへこみであり原基板上で隣接する２つの下部電極
の括れ部分は互いに向き合い、括れ部分を横切るスリッ
ト上での下部電極間の距離を増大させる部分である。
されたへこみであり原基板上で隣接する２つの下部電極
の括れ部分は互いに向き合い、括れ部分を横切るスリッ
ト上での下部電極間の距離を増大させる部分である。
【００１５】また、括れ部分は、スリットを通じて原基
板上で隣接する２つの下部電極間が電気的に導通するの
を防止する部分である。
板上で隣接する２つの下部電極間が電気的に導通するの
を防止する部分である。
【００１６】
【発明の実施の形態】以下に本発明による厚膜サーミス
タの実施の形態を図によって説明する。図１〜図３にお
いて、厚膜チップ型サーミスタ１は、絶縁性の基板２
と、下部電極３と、サーミスタ膜４と、上部電極５との
積層であり、その積層には、プリコート６としてガラス
コート、オーバーコート７としてレジンコートが施され
る。
タの実施の形態を図によって説明する。図１〜図３にお
いて、厚膜チップ型サーミスタ１は、絶縁性の基板２
と、下部電極３と、サーミスタ膜４と、上部電極５との
積層であり、その積層には、プリコート６としてガラス
コート、オーバーコート７としてレジンコートが施され
る。
【００１７】下部電極２は、基板２の表面に密着して形
成されたものであり、一定間隔を置いて基板１上に積層
された一次電極部分８と、二次電極の電極端子部分９と
からなっている。一次電極部分８は、サーミスタ膜４が
積層される部分と一次電極の電極端子部分である。上部
電極５はそのまま二次電極部分である。
成されたものであり、一定間隔を置いて基板１上に積層
された一次電極部分８と、二次電極の電極端子部分９と
からなっている。一次電極部分８は、サーミスタ膜４が
積層される部分と一次電極の電極端子部分である。上部
電極５はそのまま二次電極部分である。
【００１８】下部電極３の二次電極の電極端子部分９
は、上部電極５に電気的に接続されている。下部電極３
の一次電極部分８及び二次電極の電極端子部分９は、そ
れぞれ基板２の下面に付された裏面電極１０に端子電極
１１をもって電気的に接続され、一次電極部分８の一部
と、二次電極の電極端子部分９とは、それぞれ端子電極
１１、裏面電極１０とともにその表面にニッケルメッキ
膜１２を被覆し、さらにその表面にはんだメッキ膜１８
を被着している。
は、上部電極５に電気的に接続されている。下部電極３
の一次電極部分８及び二次電極の電極端子部分９は、そ
れぞれ基板２の下面に付された裏面電極１０に端子電極
１１をもって電気的に接続され、一次電極部分８の一部
と、二次電極の電極端子部分９とは、それぞれ端子電極
１１、裏面電極１０とともにその表面にニッケルメッキ
膜１２を被覆し、さらにその表面にはんだメッキ膜１８
を被着している。
【００１９】本発明において、サーミスタ膜４は、図３
に示すように一次電極部分８のパターンを跨がり、基板
２上に張り出して形成したものである。すなわち、サー
ミスタ膜４は、図２のように一次電極部分８と、二次電
極の電極端子部分９との間の隙間を埋めて一次電極８の
パターン上に形成されるものであるが、本発明において
は、サーミスタ膜４の幅を一次電極部分８の幅よりも大
きく設定し、一次電極部分８の幅方向にはみだしてサー
ミスタ膜を形成するものであり、したがって、本発明に
おいては、一次電極部分８の幅方向その表面全体をサー
ミスタ膜４で覆うものである。
に示すように一次電極部分８のパターンを跨がり、基板
２上に張り出して形成したものである。すなわち、サー
ミスタ膜４は、図２のように一次電極部分８と、二次電
極の電極端子部分９との間の隙間を埋めて一次電極８の
パターン上に形成されるものであるが、本発明において
は、サーミスタ膜４の幅を一次電極部分８の幅よりも大
きく設定し、一次電極部分８の幅方向にはみだしてサー
ミスタ膜を形成するものであり、したがって、本発明に
おいては、一次電極部分８の幅方向その表面全体をサー
ミスタ膜４で覆うものである。
【００２０】これによって、一次電極部分８は、サーミ
スタ膜４に幅方向の全表面が完全に覆われて外面に露出
することがなく、したがって、サーミスタ膜４上に形成
される上部電極５すなわち、二次電極の電極パターンの
印刷位置がサーミスタ膜４上で幅方向に如何にずれたと
しても、上部電極５と、下部電極３すなわち、一次電極
と二次電極とが短絡せず、また両電極が接近しすぎて厚
膜サーミスタの抵抗値が極端に小さくなることもない。
スタ膜４に幅方向の全表面が完全に覆われて外面に露出
することがなく、したがって、サーミスタ膜４上に形成
される上部電極５すなわち、二次電極の電極パターンの
印刷位置がサーミスタ膜４上で幅方向に如何にずれたと
しても、上部電極５と、下部電極３すなわち、一次電極
と二次電極とが短絡せず、また両電極が接近しすぎて厚
膜サーミスタの抵抗値が極端に小さくなることもない。
【００２１】つまり、上部電極５のパターンは、サーミ
スタ膜上での印刷位置に制約を受けることがなく、その
電極パターンをサーミスタ膜４上の任意の個所に、しか
も任意の大きさで形成しても、不良品が生じないという
ことであり、また、上部電極は、二次電極パターンとし
て任意の大きさを選定して、厚膜サーミスタの抵抗値を
調整できるものである。
スタ膜上での印刷位置に制約を受けることがなく、その
電極パターンをサーミスタ膜４上の任意の個所に、しか
も任意の大きさで形成しても、不良品が生じないという
ことであり、また、上部電極は、二次電極パターンとし
て任意の大きさを選定して、厚膜サーミスタの抵抗値を
調整できるものである。
【００２２】実際の製造工程において、従来構造と、本
発明の構造による不良品発生率のデータを検査した結果
によれば、従来構造の製造ラインでは、１印刷ロットに
ついて３．２％〜５．８％の抵抗値不良（抵抗値の減
少、短絡）が発生したが、本発明の厚膜サーミスタの製
造ラインでは、各印刷ロットについて抵抗値不良は全く
発生することはなかった。
発明の構造による不良品発生率のデータを検査した結果
によれば、従来構造の製造ラインでは、１印刷ロットに
ついて３．２％〜５．８％の抵抗値不良（抵抗値の減
少、短絡）が発生したが、本発明の厚膜サーミスタの製
造ラインでは、各印刷ロットについて抵抗値不良は全く
発生することはなかった。
【００２３】本発明において、サーミスタ膜４は、サー
ミスタペーストを印刷し、これを乾燥後、焼付けること
によって形成されるが、サーミスタペーストには、遷移
金属系酸化物粉末（Ｍｎ3Ｏ4，Ｃｏ3Ｏ4，ＮｉＯなど）
と、貴金属酸化物粉末（ＲｕＯ2）と、ガラス粉末とを
有機系バインダに練り合わせ、これをペースト状に加工
したものを使用する。もっとも、このようなサーミスタ
ペーストは特別なものではない。なお、遷移金属系酸化
物粉末は、予め２種以上の粉末を配合し、これを所定の
温度にて焼成したものを用いている。
ミスタペーストを印刷し、これを乾燥後、焼付けること
によって形成されるが、サーミスタペーストには、遷移
金属系酸化物粉末（Ｍｎ3Ｏ4，Ｃｏ3Ｏ4，ＮｉＯなど）
と、貴金属酸化物粉末（ＲｕＯ2）と、ガラス粉末とを
有機系バインダに練り合わせ、これをペースト状に加工
したものを使用する。もっとも、このようなサーミスタ
ペーストは特別なものではない。なお、遷移金属系酸化
物粉末は、予め２種以上の粉末を配合し、これを所定の
温度にて焼成したものを用いている。
【００２４】なお、本発明においては、原基板上に形成
された厚膜サーミスのそれぞれに、プリコート６までが
施された段階で、以下の手順にしたがい、抵抗調整が行
われる。すなわち、個々の厚膜サーミスタの抵抗値を測
定し、基準サーミスタの抵抗値からこれを２５℃での抵
抗値に換算する。
された厚膜サーミスのそれぞれに、プリコート６までが
施された段階で、以下の手順にしたがい、抵抗調整が行
われる。すなわち、個々の厚膜サーミスタの抵抗値を測
定し、基準サーミスタの抵抗値からこれを２５℃での抵
抗値に換算する。
【００２５】次に、この抵抗値と、目標とする抵抗値と
の差を演算処理し、個々の厚膜サーミスタのチップ毎に
レーザカット量を算出する。個々のチップについてのレ
ーザカットを行い、図２に示すような切込み線１３を付
し、その後、オーバーコート７を施して個々のチップに
分断する。
の差を演算処理し、個々の厚膜サーミスタのチップ毎に
レーザカット量を算出する。個々のチップについてのレ
ーザカットを行い、図２に示すような切込み線１３を付
し、その後、オーバーコート７を施して個々のチップに
分断する。
【００２６】本発明において、図４に示すように原基板
１５上に形成すべき各チップの下部電極３のパターン
は、長方形のパターンの両側縁に括れ部分１４を有する
ものである。すなわち、原基板１５は、縦横方向のスリ
ット１６，１７によって多数のチップ部分に区画され、
各縦スリット１６、１６・・・の間隔内に下部電極３の
パターンが付され、横スリット１７が横切る下部電極３
のパターンの両側縁に括れ部分１４を形成したものであ
る。
１５上に形成すべき各チップの下部電極３のパターン
は、長方形のパターンの両側縁に括れ部分１４を有する
ものである。すなわち、原基板１５は、縦横方向のスリ
ット１６，１７によって多数のチップ部分に区画され、
各縦スリット１６、１６・・・の間隔内に下部電極３の
パターンが付され、横スリット１７が横切る下部電極３
のパターンの両側縁に括れ部分１４を形成したものであ
る。
【００２７】括れ部分１４は、下部電極３の両側に形成
されたへこみであり、隣合うチップの下部電極３，３に
ついて、それぞれの電極の括れ部分１４が互いに向き合
わせとなり、図に明らかなとおり、括れ部分１４，１４
を横切る横スリット１７上での各チップの下部電極パタ
ーン間の距離Ｌ1をパターン間の他の部分の距離Ｌ2より
拡大させているものである。
されたへこみであり、隣合うチップの下部電極３，３に
ついて、それぞれの電極の括れ部分１４が互いに向き合
わせとなり、図に明らかなとおり、括れ部分１４，１４
を横切る横スリット１７上での各チップの下部電極パタ
ーン間の距離Ｌ1をパターン間の他の部分の距離Ｌ2より
拡大させているものである。
【００２８】このため、横スリット１７上を跨って下部
電極３のパターンが印刷されたときに、例え、横スリッ
ト１７内にパターンの電極材料が流れ込んでも、これが
隣接する他のチップの下部電極パターンに到達すること
がなく、したがって、下部電極パターン上にサーミスタ
膜、上部電極、プリコートを順次施したのち、個々の厚
膜サーミスタの抵抗値を測定する場合において、各厚膜
サーミスタ間は電気的に完全に隔離されることになり、
個々の厚膜サーミスタの抵抗値を正確に測定することが
でき、ひいてはレーザートリム量を正しく決定して所望
の抵抗値の厚膜サーミスタが得られる。
電極３のパターンが印刷されたときに、例え、横スリッ
ト１７内にパターンの電極材料が流れ込んでも、これが
隣接する他のチップの下部電極パターンに到達すること
がなく、したがって、下部電極パターン上にサーミスタ
膜、上部電極、プリコートを順次施したのち、個々の厚
膜サーミスタの抵抗値を測定する場合において、各厚膜
サーミスタ間は電気的に完全に隔離されることになり、
個々の厚膜サーミスタの抵抗値を正確に測定することが
でき、ひいてはレーザートリム量を正しく決定して所望
の抵抗値の厚膜サーミスタが得られる。
【００２９】
【発明の効果】以上のように本発明によるときには、サ
ーミスタ膜上に形成する上部電極の形成上の問題と、基
板上に直接形成する下部電極の形成上の問題を一挙に解
決してサンドウィッチ構造による厚膜サーミスタの抵抗
値のバラツキや電極間の短絡による抵抗値の不具合をな
くすことができる。さらに、本発明によるときには、一
次電極、二次電極パターンの大きさの設定は自由であ
り、電極の面積の大小の設定によってもチップの抵抗値
を調整することができる。
ーミスタ膜上に形成する上部電極の形成上の問題と、基
板上に直接形成する下部電極の形成上の問題を一挙に解
決してサンドウィッチ構造による厚膜サーミスタの抵抗
値のバラツキや電極間の短絡による抵抗値の不具合をな
くすことができる。さらに、本発明によるときには、一
次電極、二次電極パターンの大きさの設定は自由であ
り、電極の面積の大小の設定によってもチップの抵抗値
を調整することができる。
【図１】本発明による厚膜チップサーミスタの上下電極
とサーミスタ膜との関係を示す図である。
とサーミスタ膜との関係を示す図である。
【図２】本発明の一実施形態を示すもので、図１のＡ−
Ａ線に相当する部分の断面図である。
Ａ線に相当する部分の断面図である。
【図３】本発明の一実施形態を示すもので、図１のＢ−
Ｂ線に相当する部分の断面図である。
Ｂ線に相当する部分の断面図である。
【図４】下部電極パターンを示す図である。
【図５】従来の厚膜チップ型サーミスタの断面図であ
る。
る。
【図６】従来の下部電極パターン及び従来技術の問題点
を示す図である。
を示す図である。
【図７】電極パターンの印刷ずれが生じた場合の問題点
を示す図である。
を示す図である。
１ 厚膜チップ型サーミスタ ２ 基板 ３ 下部電極 ４ サーミスタ膜 ５ 上部電極 ６ プリコート ７ オーバーコート ８ 一次電極部分 ９ 二次電極の電極端子部分 １０ 裏面電極 １１ 端子電極 １２ ニッケルメッキ膜 １３ 切込み線 １４ 括れ部分 １５ 原基板 １６ 縦スリット １７ 横スリット １８ はんだ膜
Claims (5)
- 【請求項１】 基板上に、下部電極と、サーミスタ膜
と、上部電極との積層を有する厚膜チップ型サーミスタ
であって、 下部電極は、一次電極部分および二次電極の電極端子部
分を形成するものであり、基板に密着して形成され、 サーミスタ膜は、一次電極部分を跨がり、両側縁が基板
上に張り出して形成され、 上部電極は、二次電極部分を形成するものであり、 二次電極部分は、サーミスタ膜上に形成されているもの
であることを特徴とする厚膜チップ型サーミスタ。 - 【請求項２】 基板上に、下部電極と、サーミスタ膜
と、上部電極との積層を有する厚膜チップ型サーミスタ
であって、 下部電極は、一次電極部分および二次電極の電極端子部
分を形成するものであり、 サーミスタ膜の幅は、一次電極部分の幅より大きく、 上部電極は、二次電極部分を形成するものであり、 一次電極部分は、その幅方向の全表面がサーミスタ膜で
覆われ、 二次電極部分は、サーミスタ膜上の任意の個所に形成さ
れているものであることを特徴とする厚膜チップ型サー
ミスタ。 - 【請求項３】 基板は、原基板に付された縦横のスリッ
トに沿って個々のチップに切り離されたものであり、 原基板に形成された下部電極は、括れ部分を有し、括れ
部分を横切るスリットによって切り離され、各チップ上
には、一次電極部分と、二次電極の電極端子部分とが一
定間隔を置いて形成されるものであることを特徴とする
請求項１又は２に記載の厚膜チップ型サーミスタ。 - 【請求項４】 括れ部分は、下部電極の両縁に形成され
たへこみであり、原基板上で隣接する２つの下部電極の
括れ部分は互いに向き合い、括れ部分を横切るスリット
上での下部電極間の距離を増大させる部分であることを
特徴とする請求項３に記載の厚膜チップ型サーミスタ。 - 【請求項５】 括れ部分は、スリットを通じて原基板上
で隣接する２つの下部電極間が電気的に導通するのを防
止する部分であることを特徴とする請求項３又は４に記
載の厚膜チップ型サーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14985298A JPH11345705A (ja) | 1998-05-29 | 1998-05-29 | 厚膜チップ型サーミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14985298A JPH11345705A (ja) | 1998-05-29 | 1998-05-29 | 厚膜チップ型サーミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345705A true JPH11345705A (ja) | 1999-12-14 |
Family
ID=15484066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14985298A Pending JPH11345705A (ja) | 1998-05-29 | 1998-05-29 | 厚膜チップ型サーミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345705A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690354B1 (ko) | 2005-07-29 | 2007-03-09 | 전자부품연구원 | 열경화형 후막 레지스터 제조방법 및 이에 따른 레지스터 |
| JP2017092934A (ja) * | 2015-11-09 | 2017-05-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 水晶素子パッケージ及びその製造方法 |
| JP2022539054A (ja) * | 2019-07-05 | 2022-09-07 | ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフト | Ｎｔｃ薄膜サーミスタ及びｎｔｃ薄膜サーミスタの製造方法 |
-
1998
- 1998-05-29 JP JP14985298A patent/JPH11345705A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690354B1 (ko) | 2005-07-29 | 2007-03-09 | 전자부품연구원 | 열경화형 후막 레지스터 제조방법 및 이에 따른 레지스터 |
| JP2017092934A (ja) * | 2015-11-09 | 2017-05-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 水晶素子パッケージ及びその製造方法 |
| JP2022539054A (ja) * | 2019-07-05 | 2022-09-07 | ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフト | Ｎｔｃ薄膜サーミスタ及びｎｔｃ薄膜サーミスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3637124B2 (ja) | チップ型抵抗器の構造及びその製造方法 | |
| WO2016051939A1 (ja) | 抵抗体のトリミング方法 | |
| JPH10289803A (ja) | 抵抗器およびその製造方法 | |
| JP4460564B2 (ja) | チップ抵抗器 | |
| JP2002367817A (ja) | 複数の素子を有するチップ型電子部品の製造方法 | |
| JPH11345705A (ja) | 厚膜チップ型サーミスタ | |
| JP3930390B2 (ja) | チップ抵抗器の製造方法 | |
| JP2000306711A (ja) | 多連チップ抵抗器およびその製造方法 | |
| JPH0636901A (ja) | 計測用抵抗器およびその製造方法 | |
| JP5037288B2 (ja) | チップ抵抗器およびその製造方法 | |
| JP2004186248A (ja) | チップ抵抗器およびその製造方法 | |
| JPH11340002A (ja) | チップ型抵抗器用集合基板 | |
| JP2004153160A (ja) | チップ抵抗器およびその製造方法 | |
| JP2005093717A (ja) | チップ抵抗器とその製造方法 | |
| JP2001118705A (ja) | チップ型抵抗器 | |
| WO1997002579A1 (fr) | Dispositif de puce a plusieurs elements et son procede de fabrication | |
| JP2004288808A (ja) | 抵抗器の製造方法 | |
| JP2933272B2 (ja) | 共振器の製造方法 | |
| JP2013098358A (ja) | チップ抵抗器の製造方法 | |
| JP4389325B2 (ja) | 薄膜多連チップ抵抗器 | |
| JPH11283802A (ja) | チップ抵抗器 | |
| JP6364606B2 (ja) | チップ抵抗器の製造方法 | |
| JPH10321404A (ja) | 抵抗器およびその製造方法 | |
| JP2000188204A (ja) | 抵抗器およびその製造方法 | |
| JP2022109695A (ja) | チップ抵抗器およびチップ抵抗器の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080229 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080624 |