JPH11344691A - 液晶表示装置及びその駆動方法 - Google Patents
液晶表示装置及びその駆動方法Info
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- JPH11344691A JPH11344691A JP36161098A JP36161098A JPH11344691A JP H11344691 A JPH11344691 A JP H11344691A JP 36161098 A JP36161098 A JP 36161098A JP 36161098 A JP36161098 A JP 36161098A JP H11344691 A JPH11344691 A JP H11344691A
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Abstract
少なく、かつ歩留向上を実現し得る液晶表示装置を提供
することにある。 【解決手段】 垂直駆動回路10は、スタートパルスS
Taを入力することにより、パルス信号をクロック信号
CLKの半周期分ずつ順次シフトして出力する256段
の走査回路11−1〜11−257と、4個毎に共通接
続される第1の制御端子毎に走査回路11−1〜11−
257からの出力信号がそれぞれ入力されかつ4種類の
第2の制御信号G1・G2・G3・G4のいずれかが入
力される1024個の第1の論理ゲート回路としてのA
NDゲート回路12−1〜12−1024と、ANDゲ
ート回路12−1〜12−1024の出力と第3の制御
信号PP1・PP2とを入力とする第2の論理ゲート回
路としてのNANDゲート回路13−1〜13−102
4とを備えている。
Description
数の信号線との各交点にスイッチング素子が配置された
アクティブマトリクスアレイと、上記走査線を駆動する
垂直駆動回路と、上記信号線を駆動する水平駆動回路と
からなるアクティブマトリクス型の液晶表示装置及びそ
の駆動方法に関するものである。
の異なるパーソナルコンピュータ、ワークステーション
又はテレビジョン等に対応可能な液晶表示装置が要求さ
れるようになってきている。
テーションに対応させるためには、奇数ライン又は偶数
ラインに関係なく順番に走査する順次走査方式を行う必
要がある。
に対応するためには、奇数フィールドで奇数ラインの画
素を順次走査する一方、偶数フィールドで偶数ラインの
画素を順次走査するというインターレース駆動を行う必
要がある。
ンの走査と同時に次の偶数ラインも走査して、同じ信号
を書き込む一方、偶数フィールドにおいては偶数ライン
の走査と同時に次の奇数ラインも同時に走査して、同じ
信号を書き込むという2本同時走査が取られることもあ
り、これに対応できる液晶表示装置が求められている。
示、黒表示書込み及び双方向走査等が全て可能な液晶表
示装置が求められている。
特開平8−122747号公報に示される液晶表示装置
が開示されている。以下、この従来の液晶表示装置につ
いての説明を行う。
に、走査線と信号線との交点に薄膜トランジスタを配置
して構成されたアクティブマトリクスアレイ101と、
走査線を駆動する垂直駆動回路102と、信号線を駆動
する水平駆動回路103とから構成されている。上記の
液晶表示装置では、走査線の数を1024本としてい
る。
は、同図に示すように、入力端子a又は入力端子bか
ら、入力されたパルス信号をクロック信号に同期して順
次シフトする256段のハーフビット構成の走査回路
(以下、「ハーフビット構成の走査回路」という)10
4−1〜104−257と、それらハーフビット構成走
査回路104−1〜104−257の各出力信号P1・
P2・…・P256と、制御信号G1・G2・…・G8
を入力信号とするNANDゲート回路105−1〜10
5−1024と、それらNANDゲート回路105−1
〜105−1024の各出力信号を入力信号とする出力
バッファ回路106…とから構成されている。
成走査回路104−1〜104−257の各出力に対
し、4個のNANDゲート回路105…が接続されてお
り、隣接する8個のNANDゲート回路105…の制御
信号は全て異なっていることが特徴となっている。
04−1〜104−257は、それぞれ双方向走査が可
能な構成となっている。従って、一方向に走査する時に
は入力端子aからパルス信号が入力される一方、逆方向
に走査する時には入力端子bからパルス信号が入力され
る。
1〜104−257は、2相のクロック信号で駆動され
る回路を用いている。このため、ハーフビット構成走査
回路104−1〜104−257を駆動するのに必要な
駆動信号の数は、逆方向に走査する時に入力するパルス
信号も含めてクロック信号2個及び入力信号2個の合計
4個となる。また、NANDゲート回路105−1〜1
05−1024の各制御信号G1〜G8を加えて、垂直
駆動回路102に入力する駆動信号の数は、合計12個
となっている。これら駆動信号の数は、信号線の数が1
024本を越えた場合でも変わらない。
て説明する。
ット構成走査回路104−1〜104−257に、クロ
ック周期が(8T)の(Tは走査線選択期間)クロック
信号CLK、及び前記入力端子aからのパルス幅が(8
T)の入力パルス信号VSTaを同図に示すタイミング
で入力すると共に、その入力パルス信号VSTaをクロ
ック信号CLKに同期させて順次シフトする。
04−1〜104−257の各出力信号P1〜P256
は、同図に示すように、パルス幅が(8T)で、位相が
(4T)ずつ順次シフトしたパルス信号が出力される。
〜105−1024へは、制御信号G1〜G8として、
パルス幅が(T)、パルス周期が(8T)及び位相が
(T)ずつ順次シフトしたパルス信号が、同図に示すタ
イミングで入力される。その結果、前記出力バッファ回
路106の出力信号GP1〜GP1024として、パル
ス幅が(T)、位相が(T)ずつ順次シフトしたパルス
信号が得られる。
する時の信号を取り出している。
来の液晶表示装置及びその駆動方法では、垂直駆動回路
102に入力する駆動信号数は制御信号だけで8個もあ
り、外部回路においてこの制御信号を作成する必要があ
る。また、これら制御信号を入力パッドから垂直駆動回
路102の内部に引き回す配線が8本必要であるため、
これら配線の必要とする面積が大きくなり、これら制御
信号を入力するための入力パッドを基板上に形成するた
めパッドが必要とする面積が大きくなる。従って、1枚
の液晶表示装置が要するガラス基板が大きくなり、1枚
の基板から複数枚の液晶パネルを取出す場合に、その枚
数が少なくなるという問題点を有している。
ッドと外部のフレキシブル基板との接続時において歩留
低下の一因ともなるという問題点を有している。
たものであって、その目的は、液晶表示装置を動作させ
るための駆動信号が少なく、かつ歩留向上を実現し得る
液晶表示装置及びその駆動方法を提供することにある。
晶表示装置は、上記課題を解決するために、複数の走査
線と複数の信号線との各交点にスイッチング素子が配置
されたアクティブマトリクスアレイと、上記走査線を駆
動する垂直駆動回路と、上記信号線を駆動する水平駆動
回路とからなる液晶表示装置において、上記垂直駆動回
路は、スタートパルスを入力することにより、パルス信
号をクロック信号の半周期分ずつ順次シフトして出力す
るN段(Nは正の整数)の走査回路と、M個(Mは2以
上の整数)毎に各第1の制御端子が共通接続されて、こ
れら共通接続された第1の制御端子毎に上記N段の走査
回路からの出力信号がそれぞれ入力されると共に、(M
−1)個おきにM種類の第2制御信号を入力するための
各第2の制御端子が共通接続された(N×M)個の第1
の論理ゲート回路と、上記第1の諭理ゲート回路の出力
と、第3の制御端子から2種類の第3の制御信号のうち
のいずれかとが入力される第2の論理ゲート回路とを備
えていることを特徴としている。
される制御信号は、N段(Nは正の整数)の走査回路に
おける最初の走査回路に入力されるスタートパルス及び
クロック信号と、(N×M)個の第1の論理ゲート回路
に入力されるM種類の第2の制御信号と、第2の論理ゲ
ート回路に入力される2種類の第3の制御信号となる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第1の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
路における各第2の制御端子は、(M−1)個おきに共
通接続されたものとなっている。このため、第2の制御
端子の種類は、M個となり、従来の半分となる。
2の論理ゲート回路とに分散されるので、制御線が集中
するのを防止することができる。
り、駆動回路及び入力パッドの面積を小さくすることが
できるので、1枚のガラス基板から複数の液晶表示装置
を取り出す多数枚取りの場合に、基板に対する乗り数が
増え、良品パネル数を増加させることができる。
さくなることで、液晶表示装置の表示部周辺の額縁領域
が小さくなり、パーソナルコンピュータ等への組み込み
が行い易くなる。
複数の論理ゲート回路へ入力するというように、走査回
路における1段分からの論理ゲート回路への入力数を増
加させることにより、走査回路の段数を低減できるの
で、特に、高精細の液晶表示装置においては、その小さ
い画素のピッチで走査回路1段分をレイアウトするのが
困難であるが、本発明においては、レイアウトが容易に
なる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができる。
記課題を解決するために、複数の走査線と複数の信号線
との各交点にスイッチング素子が配置されたアクティブ
マトリクスアレイと、上記走査線を駆動する垂直駆動回
路と、上記信号線を駆動する水平駆動回路とからなる液
晶表示装置において、上記垂直駆動回路は、スタートパ
ルスを入力することにより、パルス信号をクロック信号
の半周期分ずつ順次シフトして出力するN段(Nは正の
整数)の走査回路と、上記各走査回路の出力パルスのパ
ルス幅を小さくして出力するパルス幅短縮手段と、M個
(Mは2以上の整数)毎に各第1の制御端子が共通接続
されて、これら共通接続された第1の制御端子毎に上記
各パルス幅短縮手段からの出力信号がそれぞれ入力され
ると共に、(M−1)個おきにM種類の信号を入力する
ための各第2の制御端子が共通接続された(N×M)個
の第3の論理ゲート回路とを備えていることを特徴とし
ている。
される制御信号は、N段(Nは正の整数)の走査回路に
おける最初の走査回路に入力されるスタートパルス及び
クロック信号と、(N×M)個の第3の論理ゲート回路
に入力されるM種類の第2の制御信号となる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第3の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
路における各第2の制御端子は、(M−1)個おきに共
通接続されたものとなっている。このため、第2の制御
端子の種類は、M個となり、従来の半分となる。
の論理ゲート回路とに分散されるので、制御線が集中す
るのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができる。
記課題を解決するために、請求項2記載の液晶表示装置
において、上記パルス幅短縮手段は、上記N段の走査回
路における隣り合う出力パルスが入力される第4の論理
ゲート回路からなることを特徴としている。
縮手段として、N段の走査回路における隣り合う出力パ
ルスが入力される第4の論理ゲート回路にて構成するこ
とによって、配線が、第4の論理ゲート回路と第3の論
理ゲート回路とに分散される。
て、確実に、液晶表示装置を動作させるための駆動信号
が少なく、かつ歩留向上を実現し得る液晶表示装置を提
供することができる。
記課題を解決するために、請求項3記載の液晶表示装置
において、上記パルス幅短縮手段には、上記N段の走査
回路における前段又は後段に予備の走査回路が設けられ
ていることを特徴としている。
は、上記N段の走査回路における前段又は後段に予備の
走査回路が設けられているので、N段の走査回路におけ
る隣り合う出力パルスを確実に取り出すことができる。
記課題を解決するために、請求項2記載の液晶表示装置
において、上記パルス幅短縮手段は、上記N段の走査回
路における出力パルスと、正・逆パルスからなる2種類
の各第4の制御信号のうちのいずれかとが入力される第
5の論理ゲート回路からなることを特徴としている。
縮手段として、N段の走査回路における出力パルスと、
正・逆パルスからなる2種類の各第4の制御信号のうち
のいずれかとが入力される第5の論理ゲート回路にて構
成することによって、請求項6に示すように、クロック
信号及び反転クロック信号を正・逆パルスからなる2種
類の各第4の制御信号として利用できるので、確実に、
液晶表示装置を動作させるための駆動信号が少なく、か
つ歩留向上を実現し得る液晶表示装置を提供することが
できる。
記課題を解決するために、請求項1又は5記載の液晶表
示装置において、上記第3の制御信号又は第4の制御信
号は、クロック信号及び反転クロック信号からなること
を特徴としている。
は、周期(2×M×T)かつパルス幅(M×T)の正・
逆パルスからなる2種類の信号であることが要求され
る。
ロック信号及び反転クロック信号と同じである。
第4の制御信号は、クロック信号及び反転クロック信号
からなるとすることによって、第3の制御信号及び第4
の制御信号として、新たな制御線を垂直駆動回路に入力
しなくても良くなる。
入力される制御線が多くなり入力パッドの面積が大きく
なると共に、さらには、この制御線の本数分の配線の引
き回しが必要であり、回路のレイアウトに必要な面積が
大きくなるという問題点があったが、既設の制御線を利
用することによって、これを防止することができる。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置を提供することができる。
記課題を解決するために、請求項1〜6のいずれか1項
に記載の液晶表示装置において、M=4であることを特
徴ととしている。
その小さい画素のピッチで走査回路1段分をレイアウト
するのが困難である。
複数の論理ゲート回路へ入力するというように、走査回
路における1段分からの論理ゲート回路への入力数を増
加させることにより、走査回路の段数を低減できる。
論理ゲート回路への入力数を4となるようにしているの
で、4画素分のピッチで走査回路の1段分のレイアウト
を行うことができ、レイアウトを容易に行うことができ
る。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができる。
記課題を解決するために、複数の走査線と複数の信号線
との各交点にスイッチング素子が配置されたアクティブ
マトリクスアレイと、上記走査線を駆動する垂直駆動回
路と、上記信号線を駆動する水平駆動回路とからなる液
晶表示装置において、上記垂直駆動回路は、スタートパ
ルスを入力することにより、パルス信号をクロック信号
の半周期分ずつ順次シフトして出力する2×N段(Nは
正の整数)の走査回路と、M個(Mは2以上の整数)毎
に各第1の制御端子が共通接続されて、これら共通接続
された第1の制御端子毎に上記2×N段の走査回路から
の1段おきの出力信号がそれぞれ入力されると共に、
(M−1)個おきにM種類の第2の制御信号を入力する
ための各第2の制御端子が共通接続された(N×M)個
の第6の論理ゲート回路とを備えていることを特徴とし
ている。
される制御信号は、2×N段(Nは正の整数)の走査回
路における最初の走査回路に入力されるスタートパルス
及びクロック信号と、(N×M)個の第6の論理ゲート
回路に入力されるM種類の第2の制御信号となる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第6の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
路における各第2の制御端子は、(M−1)個おきに共
通接続されたものとなっている。このため、第2の制御
端子の種類は、M個となり、従来の半分となる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができる。
方法は、上記課題を解決するために、請求項1記載の液
晶表示装置の駆動方法であって、前記垂直駆動回路にお
ける走査回路に、走査線選択期間をTとして、パルス幅
が(2×M×T)であるスタートパルスを入力すること
により、周期が(2×M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、次に、上記半周期分順次シフトした各信号と、周期
が(M×T)であってパルス幅(T)のパルスを出力す
るM種類の第2の制御信号とを各第1の論理ゲート回路
における第1の制御端子及び第2の制御端子にそれぞれ
入力して、これら各第1の論理ゲート回路から、各パル
ス幅が(T)であって位相が互いに((M−1)×T)
離れた2個のパルスを発生させ、次に、上記2個のパル
スと、周期(2×M×T)かつパルス幅(M×T)の正
・逆パルスからなる2種類の各第3の制御信号のうちの
いずれかとを第2の論理ゲート回路にそれぞれ入力して
これら各第2の論理ゲート回路からパルス幅(T)の信
号を出力させ、上記パルス幅(T)の信号を順次走査線
に入力することを特徴としている。
るN段の走査回路に、スタートパルスが入力されると、
各走査回路から、周期が(2×M×T)であるクロック
信号の半周期分ずつ順次シフトされたパルス信号がそれ
ぞれ出力される。
の論理ゲート回路の各第1の制御端子に入力される。
路は、M個毎に各第1の制御端子が共通接続されている
ので、上記各走査回路からのパルス信号は、それぞれM
個の第1の論理ゲート回路に入力される。
入力として、第2の制御端子から、(M−1)個おきに
M種類の第2の制御信号がそれぞれ入力される。各第2
の制御信号は、周期が(M×T)であってパルス幅
(T)のパルスからなっている。
路は、パルス幅が(T)であって位相が互いに((M−
1)×T)離れた2個のパルスを発生する。
T)かつパルス幅(M×T)の正・逆パルスからなる2
種類の各第3の制御信号のうちのいずれかとを第2の論
理ゲート回路にそれぞれ入力すると、各第2の論理ゲー
ト回路からパルス幅(T)の信号が出力される。
次走査線に入力することにより、前記水平駆動回路の信
号線からの信号とを組み合わせて、アクティブマトリク
スアレイのスイッチング素子をON/OFFして液晶表
示装置の画面を表示することができる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第1の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
路における各第2の制御端子は、(M−1)個おきに共
通接続されたものとなっている。このため、第2の制御
端子の種類は、M個となり、従来の半分となる。
2の論理ゲート回路とに分散されるので、制御線が集中
するのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置の駆動方法を提供することができる。
動方法は、上記課題を解決するために、請求項2記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(2×M×T)であるスタートパルスを入力するこ
とにより、周期が(2×M×T)であるクロック信号を
使用して半周期分順次シフトした信号をそれぞれ発生さ
せ、次に、上記半周期分順次シフトした信号をパルス幅
短縮手段に入力してパルス幅(M×T)のパルスをそれ
ぞれ発生させ、上記パルス幅短縮手段からの出力と、周
期が(M×T)であってパルス幅(T)のパルスを出力
するM種類の第2の制御信号とを各第6の論理ゲート回
路における第1の制御端子及び第2の制御端子にそれぞ
れ入力し、これら各第3の論理ゲート回路から各パルス
幅が(T)の信号を発生させ、上記パルス幅(T)の信
号を順次走査線に入力することを特徴としている。
るN段の走査回路に、スタートパルスが入力されると、
各走査回路から、周期が(2×M×T)であるクロック
信号の半周期分ずつ順次シフトされたパルス信号がそれ
ぞれ出力される。
入力され、このパルス幅短縮手段にて、出力パルスのパ
ルス幅を小さくしてパルス幅(M×T)のパルスをそれ
ぞれ発生させる。
M)個の第3の論理ゲート回路の各第1の制御端子に入
力される。
路は、M個毎に各第1の制御端子が共通接続されている
ので、上記各パルス幅短縮手段からのパルス信号は、そ
れぞれM個の第3の論理ゲート回路に入力される。
入力として、第2の制御端子から、(M−1)個おきに
M種類の第2の制御信号がそれぞれ入力される。各第2
の制御信号は、周期が(M×T)であってパルス幅
(T)のパルスからなっている。
路から、パルス幅(T)の信号が出力される。
次走査線に入力することにより、前記水平駆動回路の信
号線からの信号とを組み合わせて、アクティブマトリク
スアレイのスイッチング素子をON/OFFして液晶表
示装置の画面を表示することができる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第3の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
ルスのパルス幅を小さくして出力するパルス幅短縮手段
を設けたことにより、第3の論理ゲート回路における各
第2の制御端子を(M−1)個おきに共通接続すること
が可能となる。従って、第2の制御端子の種類は、M個
となり、従来の半分となる。
の論理ゲート回路とに分散されるので、制御線が集中す
るのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置の駆動方法を提供することができる。
動方法は、上記課題を解決するために、請求項8記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力することに
より、周期が(M×T)であるクロック信号を使用して
半周期分順次シフトした信号をそれぞれ発生させ、 次
に、上記2×N段の走査回路からの1段おきに取り出し
た1周期分順次シフトした各出力信号と、周期が(M×
T)であってパルス幅(T)のパルスを出力するM種類
の第2の制御信号とを各第6の論理ゲート回路における
第1の制御端子及び第2の制御端子にそれぞれ入力し、
これら各第6の論理ゲート回路から各パルス幅が(T)
の信号を発生させ、上記パルス幅(T)の信号を順次走
査線に入力することを特徴としている。
2×N段の走査回路に、パルス幅が(M×T)のスター
トパルスが入力されると、各走査回路から、周期が(M
×T)であるクロック信号の半周期分ずつ順次シフトさ
れたパルス信号がそれぞれ出力される。従って、上記2
×N段の走査回路からの1段おきに取り出した出力信号
は、それぞれ1周期分順次シフトしたものとなる。
の論理ゲート回路の各第1の制御端子に入力される。
路は、M個毎に各第1の制御端子が共通接続されている
ので、上記1段おきの走査回路からのパルス信号は、そ
れぞれM個の第6の論理ゲート回路に入力される。
入力として、第2の制御端子から、(M−1)個おきに
M種類の第2の制御信号がそれぞれ入力される。各第2
の制御信号は、周期が(M×T)であってパルス幅
(T)のパルスからなっている。
路から、パルス幅(T)の信号が出力される。
次走査線に入力することにより、前記水平駆動回路の信
号線からの信号とを組み合わせて、アクティブマトリク
スアレイのスイッチング素子をON/OFFして液晶表
示装置の画面を表示することができる。
路には、(2×M−1)個おきに種類の異なる信号が入
力されていたので、第6の論理ゲート回路に入力される
制御線が少なくとも(2×M)個必要となっていた。こ
のため、垂直駆動回路に入力される制御線が多くなり入
力パッドの面積が大きくなると共に、さらには、この制
御線の本数分の配線の引き回しが必要であり、回路のレ
イアウトに必要な面積が大きくなるという問題点があっ
た。
力することによりパルス信号をクロック信号の半周期分
ずつ順次シフトして出力する走査回路を2×N段(Nは
正の整数)に設け、かつ、その出力信号の取り出しを2
×N段の走査回路における1段おきに行うことによっ
て、各出力信号をそれぞれ1周期分順次シフトさせてい
る。この結果、第6の論理ゲート回路における各第2の
制御端子を(M−1)個おきに共通接続することが可能
となる。従って、第2の制御端子の種類は、M個とな
り、従来の半分となる。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置の駆動方法を提供することができる。
動方法は、上記課題を解決するために、請求項1記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記半周期
分順次シフトした信号と、M種類の制御端子のうち(M
/2)個の制御端子に周期が((M/2)×T)の制御
信号とを第1の論理ゲート回路に入力し、パルス幅が
(T)で(((M/2)−1)×T)離れた2個のパル
スを第1の論理ゲート回路から発生させ、上記2個のパ
ルスと周期が(M×T)である第3の制御信号とを第2
の論理ゲート回路に入力し、パルス幅(T)の信号を該
第2の論理ゲート回路から出力させ、上記パルス幅
(T)の信号を走査線1本おきに順次入力することを特
徴としている。
は、M個となり、従来の半分となる。従って、液晶表示
装置を動作させるための駆動信号が少なく、かつ歩留向
上を実現し得る液晶表示装置の駆動方法を提供すること
ができる。
おきに順次入力する。このため、請求項1記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができる。
動方法は、上記課題を解決するために、請求項1記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記半周期
分順次シフトした信号と、M種類の制御端子に周期が
((M/2)×T)であるM/2種類の制御信号とを第
1の論理ゲート回路に入力し、パルス幅が(T)で
(((M/2)−1)×T)離れた2個のパルスを第1
の論理ゲート回路から発生させ、上記2個のパルスと周
期(M×T)である第3の制御信号とを第2の論理ゲー
ト回路に入力し、パルス幅(T)の信号を該第2の論理
ゲート回路から出力させ、上記パルス幅(T)の信号を
走査線2本ずつ順次入力することを特徴としている。
は、M個となり、従来の半分となる。従って、液晶表示
装置を動作させるための駆動信号が少なく、かつ歩留向
上を実現し得る液晶表示装置の駆動方法を提供すること
ができる。
ずつ順次入力する。このため、請求項1記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができる。
動方法は、上記課題を解決するために、請求項2記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記半周期
分順次シフトした信号をパルス幅短縮手段に入力し、パ
ルス幅(M×T/2)のパルスをそれぞれ発生させ、上
記パルス幅短縮手段からの出力と、M本の制御端子のう
ち(M/2)本の制御端子には周期が(M×T/2)で
ある制御信号とを各第3の論理ゲート回路における第1
の制御端子及び第2の制御端子にそれぞれ入力し、パル
ス幅(T)の信号を該第3の論理ゲート回路から出力さ
せ、上記パルス幅(T)の信号を走査線1本おきに順次
入力することを特徴としている。
類は、M個となり、従来の半分となる。従って、液晶表
示装置を動作させるための駆動信号が少なく、かつ歩留
向上を実現し得る液晶表示装置の駆動方法を提供するこ
とができる。
おきに順次入力する。このため、請求項2記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができる。
動方法は、上記課題を解決するために、請求項2記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記半周期
分順次シフトした信号をパルス幅短縮手段に入力し、パ
ルス幅(M×T/2)のパルスをそれぞれ発生させ、上
記パルス幅短縮手段からの出力と、M本の制御端子には
周期が(M×T/2)であるM/2種類の制御信号とを
各第3の論理ゲート回路における第1の制御端子及び第
2の制御端子にそれぞれ入力し、パルス幅(T)の信号
を該第3の論理ゲート回路から出力させ、上記パルス幅
(T)の信号を走査線2本ずつ順次入力することを特徴
としている。
類は、M個となり、従来の半分となる。従って、液晶表
示装置を動作させるための駆動信号が少なく、かつ歩留
向上を実現し得る液晶表示装置の駆動方法を提供するこ
とができる。
ずつ順次入力する。このため、請求項2記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができる。
動方法は、上記課題を解決するために、請求項8記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記2×N
段の走査回路からの1段おきに取り出した1周期分順次
シフトした各出力信号と、M本の制御端子のうち(M/
2)本の制御端子には周期が(M×T/2)である制御
信号とを各第6の論理ゲート回路における第1の制御端
子及び第2の制御端子にそれぞれ入力し、パルス幅
(T)の信号を該第6の論理ゲート回路から出力させ、
上記パルス幅(T)の信号を走査線1本おきに順次入力
することを特徴としている。
類は、M個となり、従来の半分となる。従って、液晶表
示装置を動作させるための駆動信号が少なく、かつ歩留
向上を実現し得る液晶表示装置の駆動方法を提供するこ
とができる。
おきに順次入力する。このため、請求項8記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができる。
動方法は、上記課題を解決するために、請求項8記載の
液晶表示装置の駆動方法であって、前記垂直駆動回路に
おける走査回路に、走査線選択期間をTとして、パルス
幅が(M×T)であるスタートパルスを入力し、周期が
(M×T)であるクロック信号を使用して半周期分順次
シフトした信号をそれぞれ発生させ、次に、上記2×N
段の走査回路からの1段おきに取り出した1周期分順次
シフトした各出力信号と、M本の制御端子には周期が
(M×T/2)であるM/2種類の制御信号とを各第6
の論理ゲート回路における第1の制御端子及び第2の制
御端子にそれぞれ入力し、パルス幅(T)の信号を該第
6の論理ゲート回路から出力させ、上記パルス幅(T)
の信号を走査線2本ずつ順次入力することを特徴として
いる。
類は、M個となり、従来の半分となる。従って、液晶表
示装置を動作させるための駆動信号が少なく、かつ歩留
向上を実現し得る液晶表示装置の駆動方法を提供するこ
とができる。
ずつ順次入力する。このため、請求項8記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができる。
一形態について図1ないし図3に基づいて説明すれば、
以下の通りである。
ブマトリクス型の液晶表示装置であり、図3に示すよう
に、走査線と信号線との交点にスイッチング素子として
の薄膜トランジスタを配置して構成されたアクティブマ
トリクスアレイ1と、信号線を駆動する水平駆動回路2
と、走査線を駆動する垂直駆動回路10とから構成され
ている。尚、この液晶表示装置では、走査線の数を例え
ば1024本としている。但し、必ずしもこの数には限
らない。
は、図1に示すように、スタートパルスSTaをクロッ
ク信号CLKに同期して1段につき半パルスずつ順次シ
フトするハーフビット構成の走査回路(以下、「ハーフ
ビット構成走査回路」という)11−1〜11−257
と、これらハーフビット構成走査回路11−1〜11−
257の各出力信号P1・P2・P3…P256が入力
される第1の論理ゲート回路としてのANDゲート回路
12−1〜12−1024と、これら各ANDゲート回
路12−1〜12−1024の出力GPP1・GPP2
…GPP1024が入力される第2の論理ゲート回路を
構成するNANDゲート回路13−1〜13−1024
と、上記NANDゲート回路13−1〜13−1024
の出力信号を入力して出力信号GP1・GP2…GP1
024を出力する各出力バッファ回路14…とから構成
されている。尚、本実施の形態では、上記各NANDゲ
ート回路13−1〜13−1024と上記各出力バッフ
ァ回路14…との組み合わせによって、各第2の論理ゲ
ート回路が構成されている。
11−257は、N段(Nは正の整数)としての256
段に一段を加えたものからなっている。この最後の一段
のハーフビット構成走査回路11−257は終端装置と
しての機能を有するものとなっており、この出力を取り
出すということは行われない。
には、スタートパルスSTaとクロック信号CLKとそ
の反転クロック信号/CLKが入力される。
2−1024のそれぞれには入力用の端子として、第1
の制御端子と第2の制御端子とが設けられている。
整数)としての例えば4個毎に共通接続されていると共
に、それら4個毎に共通接続されたものが、上記ハーフ
ビット構成走査回路11−1〜11−256の各出力端
子に接続されている。この結果、ANDゲート回路12
−1〜12−1024には、4個毎にANDゲート回路
12−1〜12−1024からの出力信号P1・P2…
P256が第1の制御端子に入力されるものとなってい
る。
1024は、(N×M)個としての256×4=102
4個となっている。これによって、上記の走査線の数1
024本に対応するものとなっている。
〜12−1024における各第2の制御端子には、外部
から入力される第2の制御信号G1・G2・G3・G4
が順次入力されるようになっている。
−1024における各第2の制御端子には、一般的に
は、(M−1)個おきにM種類の信号が入力されるよう
になっており、本実施の形態では、M個として例えば4
個となっており、(M−1)個おきとしての3個おきに
上記各第2の制御信号G1・G2・G3・G4が入力さ
れている。またこれら各第2の制御信号G1同士、各第
2の制御信号G2、各第2の制御信号G3同士、及び各
第2の制御信号G4同士は、互いに共通接続されてい
る。
〜13−1024には、上記ANDゲート回路12−1
〜12−1024の出力信号GPP1・GPP2…GP
P1024が入力されると共に、第3の制御信号PP1
・PP2のうちのいずれか一方が入力されるようになっ
ている。
P1・PP2は、NANDゲート回路13−1〜13−
1024に対して、4個毎に交互に入力されるようにな
っている。即ち、最初の4個のNANDゲート回路13
−1〜13−4には、第3の制御信号PP1が入力さ
れ、次の4個のNANDゲート回路13−5〜13−8
には、第3の制御信号PP2が入力される。また、次の
4個のNANDゲート回路13−9〜13−12には、
第3の制御信号PP1が入力され、さらに次の4個のN
ANDゲート回路13−13〜13−16には、第3の
制御信号PP2が入力される。以下同様に、4個毎に第
3の制御信号PP1・PP2が交互に入力されるように
なっている。
−1024の各出力信号は、出力バッファ回路14にて
反転されて出力信号GP1・GP2…GP1024とし
て各走査線に入力される。
例と比較して、前記図20に示すNANDゲート回路1
05−1〜105−1024を、ANDゲート回路12
−1〜12−1024とNANDゲート回路13−1〜
13−1024とを組み合わせることにより、ANDゲ
ート回路12−1〜12−1024ヘの制御信号の本数
を半分にしていることにある。尚、本実施の形態におい
ては、ANDゲート回路12−1〜12−1024とN
ANDゲート回路13−1〜13−1024とを組み合
わせて使用しているが、必ずしもこれに限らず、これら
の回路と同様の機能を有する回路を組み合わせて使用す
ることも可能である。例えば、ハーフビット構成走査回
路11−1〜11−256から出力させた反転したパル
スと、反転させた制御信号とをNORゲート回路に入力
しても良い。このような方法は、後述する他の実施の形
態についても同様である。
法を、図2に示す順次走査を行った場合のタイミングチ
ャートにて説明する。尚、上記の順次走査とは、奇数ラ
イン又は偶数ラインに関係なく順番に走査する方式をい
う。
−1〜11−257に、Tを走査線選択期間としてパル
ス幅が(8T)であるスタートパルスSTa、周期が
(8T)であるクロック信号CLK及びその反転クロッ
ク信号/CLKを入力する。これにより、ハーフビット
構成走査回路11−1〜11−257から出力P1〜P
256が発生する。
ト回路12−1〜12−1024に入力される制御信号
として、同図に示すように、第2の制御信号G1〜G4
の4本の信号を使用する。従って、この制御信号の本数
は従来の1/2の本数となっている。
ように、映像信号書込み期間直後のブランキング期間に
おいても第2の制御信号G1〜G4のパルスが発生して
いるが、必ずしもこれに限らず、ブランキング期間にパ
ルスを発生させなくとも良い。
〜12−1024の出力GPP1〜GPP1024に
は、同図に示される2個の出力パルスが現れる。これら
2個の出力パルスがNANDゲート回路13−1〜13
−1024に入力する。その際、奇数段目のハーフビッ
ト構成走査回路11−1・11−3・11−5…の出力
が接続しているNANDゲート回路13−1〜13−4
・13−9〜13−12…には第3の制御信号PP1が
入力される一方、偶数段目のハーフビット構成走査回路
11−2・11−4・11−6…の出力が接続している
NANDゲート回路13−5〜13−8・13−13〜
13−16…には第3の制御信号PP2が入力される。
ーフビット構成走査回路11−1〜11−257に入力
するクロック信号CLKを使用すれば良く、また、第3
の制御信号PP2として反転クロック信号/CLKを使
用すれば良い。このため、新たな制御信号を作成する必
要が無く、また、外部からの信号入力端子を新たに作成
する必要も無い。
13−1024からの出力及び出力バッファ回路14か
らの出力信号としてGP1〜GP1024のパルス幅が
(T)であり、位相が(T)ずつ順次シフトしたパルス
が発生し、これにより走査線を順次走査することができ
る。
GP1・GP2…GP1024と、前記水平駆動回路2
からの各信号線の信号により、アクティブマトリクスア
レイ1における走査線と信号線との交点に配置して設け
られた各薄膜トランジスタにON/OFF信号を供給
し、液晶表示装置の画面が画素毎に表示される。
きるので、液晶表示装置の小型化及び低コスト化を図る
ことができる。
及びその駆動方法では、垂直駆動回路10における25
6段のハーフビット構成走査回路11−1〜11−25
7に、スタートパルスSTaが入力されると、各ハーフ
ビット構成走査回路11−1〜11−257から、周期
が(2×4×T)であるクロック信号CLKの半周期分
ずつ順次シフトされたパルス信号である出力信号P1・
P2・P3…P256がそれぞれ出力される。
ANDゲート回路12−1〜12−1024の各第1の
制御端子に入力される。
路12−1〜12−1024は、4個毎に各第1の制御
端子が共通接続されているので、上記各ハーフビット構
成走査回路11−1〜11−257からのパルス信号
は、それぞれ4個のANDゲート回路12−1〜12−
4・12−5〜12−8…12−1021〜12−10
24に入力される。
−1024には、他の入力として、第2の制御端子か
ら、3個おきに4種類の第2の制御信号G1〜G4がそ
れぞれ入力される。各第2の制御信号G1〜G4は、周
期が(4×T)であってパルス幅(T)のパルスからな
っている。
2−1〜12−1024は、パルス幅が(T)であって
位相が互いに((4−1)×T)離れた2個のパルスを
発生する。
T)かつパルス幅(4×T)の正・逆パルスからなる2
種類の各第3の制御信号PP1・PP2のうちのいずれ
かとをNANDゲート回路13−1〜13−1024に
それぞれ入力すると、各NANDゲート回路13−1〜
13−1024及び出力バッファ回路14…からパルス
幅(T)の信号が出力される。
次走査線に入力することにより、水平駆動回路2の信号
線からの信号とを組み合わせて、アクティブマトリクス
アレイ1の薄膜トランジスタをON/OFFして液晶表
示装置の画面を表示することができる。
105−1〜105−1024(図20参照)には、
(2×4−1=7)個おきに種類の異なる信号が入力さ
れていたので、NANDゲート回路105−1〜105
−1024に入力される制御線が少なくとも(2×4)
個必要となっていた。このため、垂直駆動回路10に入
力される制御線が多くなり入力パッドの面積が大きくな
ると共に、さらには、この制御線の本数分の配線の引き
回しが必要であり、回路のレイアウトに必要な面積が大
きくなるという問題点があった。
10に入力される制御信号は、最初の走査回路ハーフビ
ット構成走査回路11−1に入力されるスタートパルス
STa、クロック信号CLK及び反転クロック信号/C
LKと、256×4=1024個のANDゲート回路1
2−1〜12−1024に入力される4種類の第2の制
御信号G1〜G4と、NANDゲート回路13−1〜1
3−1024に入力される2種類の第3の制御信号PP
1・PP2となる。即ち、ANDゲート回路12−1〜
12−1024における各第2の制御端子は、(4−1
=3)個おきに共通接続されたものとなっている。
となり、従来の半分となる。
〜12−1024とNANDゲート回路13−1〜13
−1024とに分散されるので、制御線が集中するのを
防止することができる。
り、垂直駆動回路10及び入力パッドの面積を小さくす
ることができるので、1枚のガラス基板から複数の液晶
表示装置を取り出すいわゆる多数枚取りの場合に、基板
に対する乗り数が増え、良品パネル数を増加させること
ができる。
面積が小さくなることで、液晶表示装置の表示部周辺の
額縁領域が小さくなり、パーソナルコンピュータ等への
組み込みが行い易くなる。
1〜11−256における1段分の出力をそれぞれ4個
のANDゲート回路12−1〜12−4・12−5〜1
2−8…12−1021〜12−1024に入力すると
いうように、ハーフビット構成走査回路11−1〜11
−256における1段分からのANDゲート回路12−
1〜12−1024への入力数を増加させることによ
り、ハーフビット構成走査回路11−1〜11−256
の段数を、必要な走査線の数1024本よりも低減でき
るので、特に、高精細の液晶表示装置においては、その
小さい画素のピッチで走査回路1024段をレイアウト
するのが困難であるが、本実施の形態においては、レイ
アウトが容易になる。
ANDゲート回路12−1〜12−1024への入力数
を4となるようにしているので、4画素分のピッチでハ
ーフビット構成走査回路11−1〜11−256のレイ
アウトを行うことができ、レイアウトを容易に行うこと
ができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができる。
PP1・PP2は、クロック信号CLK及び反転クロッ
ク信号/CLKを使用している。このため、第3の制御
信号PP1・PP2として新たな制御線を垂直駆動回路
10に入力しなくても良くなる。
0に入力される制御線が多くなり入力パッドの面積が大
きくなると共に、さらには、この制御線の本数分の配線
の引き回しが必要であり、回路のレイアウトに必要な面
積が大きくなるという問題点があったが、既設の制御線
を利用することによって、これを防止することができ
る。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置及びその駆動方法を提供することができる。
について図4及び図5に基づいて説明すれば、以下の通
りである。尚、説明の便宜上、前記の実施の形態1の図
面に示した部材と同一の機能を有する部材については、
同一の符号を付し、その説明を省略する。
路20は、図4に示すように、スタートパルスSTaを
クロック信号CLKに同期して1段につき半パルスずつ
順次シフトするハーフビット構成走査回路11−P・1
1−1〜11−257と、そのハーフビット構成走査回
路11−P、11−1〜11−256の各出力信号Q1
・P1・P2・P3…P256と、隣り合うこれらの出
力信号Q1とP1、P1とP2、…、P255とP25
6を入力信号とする第4の論理ゲート回路としてのAN
Dゲート回路21−1・21−2〜21−256と、こ
れらANDゲート回路21−1・21−2〜21−25
6からの出力信号GPP1・GPP2…GPP256と
第2の制御信号G1・G2・G3・G4とを入力信号と
する第3の論理ゲート回路を構成するNANDゲート回
路15−1〜15−1024と、これらNANDゲート
回路15−1〜15−1024の出力信号を入力信号と
する出力バッファ回路14とから構成されている。
路15−1〜15−1024と出力バッファ回路14…
との組み合わせによって、第3の論理ゲート回路が構成
されている。
1〜11−257の出力パルスのパルス幅を小さくして
出力するパルス幅短縮手段としての機能を、256段の
ハーフビット構成走査回路11−1〜11−257にお
ける隣り合う出力パルスが入力されるANDゲート回路
21−1・21−2〜21−256にて構成することに
より果たしている。
フビット構成走査回路11−P・11−1〜11−25
7とNANDゲート回路15−1〜15−1024との
間に、ANDゲート回路21−1・21−2〜21−2
56を設けることにより、NANDゲート回路15−1
〜15−1024ヘの第2の制御信号G1〜G4の本数
を半分にしていることにある。
11−P・11−1〜11−257からの出力信号をA
NDゲート回路21−1・21−2〜21−256に入
力している。これらANDゲート回路21−1・21−
2〜21−256からの出力信号は256本必要である
ので、ハーフビット構成走査回路11−1の前段にもう
1段の予備の走査回路11−Pを設けている。尚、この
予備の走査回路11−Pは、11−257の後段に設け
ても構わない。
法を、図5に示す順次走査を行った場合のタイミングチ
ャートにて説明する。
−P・11−1〜11−257にTを走査線選択期間と
してパルス幅が(8T)であるスタートパルスSTa、
周期が(8T)であるクロック信号CLK、及びその反
転信号である反転クロック信号/CLKを入力する。
1−P・11−1〜11−257からの出力Q1・P1
〜P256が発生する。その後、隣り合うハーフビット
構成走査回路11−P・11−1〜11−257からの
出力Q1とP1、P1とP2、…、P255とP256
とがANDゲート回路21−1・21−2〜21−25
6に入力し、これらANDゲート回路21−1・21−
2〜21−256から、ハーフビット構成走査回路11
−P・11−1〜11−257からの出力パルスの半分
の出力パルス幅(4T)であるGPP1・GPP2〜G
PP256が出力される。
がNANDゲート回路15−1〜15−1024に入力
するが、これらNANDゲート回路15−1〜15−1
024の制御信号として、同図に示す第2の制御信号G
1〜G4の4本の信号を使用し、制御信号の本数を従来
の1/2の本数とする。
15−1024からの出力及び出力バッファ回路14か
らの出力信号としてGP1〜GP1024のパルス幅が
(T)であり、位相が(T)ずつ順次シフトしたパルス
が発生し、これにより走査線を順次走査する。
きるので、液晶表示装置の小型化及び低コスト化を図る
ことができる。
及びその駆動方法では、垂直駆動回路20における25
6段のハーフビット構成走査回路11−1〜11−25
7に、スタートパルスSTaが入力されると、各ハーフ
ビット構成走査回路11−1〜11−257から、周期
が(2×4×T)であるクロック信号CLKの半周期分
ずつ順次シフトされたパルス信号である出力信号Q1・
P1・P2・P3…P256がそれぞれ出力される。
してのANDゲート回路21−1・21−2〜21−2
56に入力され、このANDゲート回路21−1・21
−2〜21−256にて、出力パルスのパルス幅を小さ
くしてパルス幅(4×T)のパルスをそれぞれ発生す
る。
2〜21−256の出力は、(256×4=1024)
個のNANDゲート回路15−1〜15−1024の各
第1の制御端子に入力される。
NDゲート回路15−1〜15−1024は、4個毎に
各第1の制御端子が共通接続されているので、上記各A
NDゲート回路21−1・21−2〜21−256から
のパルス信号は、それぞれ4個のNANDゲート回路1
5−1〜15−4・15−5〜15−8…15−102
1〜15−1024に入力される。
5−1024には、他の入力として、第2の制御端子か
ら、(4−1=3)個おきに4種類の第2の制御信号G
1〜G4がそれぞれ入力される。各第2の制御信号G1
〜G4は、周期が(4×T)であってパルス幅(T)の
パルスからなっている。
15−1〜15−1024及び出力バッファ回路14…
から、パルス幅(T)の信号が出力される。
次走査線に入力することにより、水平駆動回路2の信号
線からの信号とを組み合わせて、アクティブマトリクス
アレイ1の薄膜トランジスタをON/OFFして液晶表
示装置の画面を表示することができる。
105−1〜105−1024(図20参照)には、
(2×4−1=7)個おきに種類の異なる信号が入力さ
れていたので、NANDゲート回路105−1〜105
−1024に入力される制御線が少なくとも(2×4=
8)個必要となっていた。このため、垂直駆動回路20
に入力される制御線が多くなり入力パッドの面積が大き
くなると共に、さらには、この制御線の本数分の配線の
引き回しが必要であり、回路のレイアウトに必要な面積
が大きくなるという問題点があった。
ト構成走査回路11−1〜11−257の出力パルスの
パルス幅を小さくして出力するパルス幅短縮手段として
のANDゲート回路21−1・21−2〜21−256
を設けたことにより、NANDゲート回路15−1〜1
5−1024における各第2の制御端子を(4−1=
3)個おきに共通接続することが可能となる。従って、
第2の制御端子の種類は、4個となり、従来の半分とな
る。
1・21−2〜21−256とNANDゲート回路15
−1〜15−1024とに分散されるので、制御線が集
中するのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置及びその駆動方法を提供することができる。
では、特に、各ハーフビット構成走査回路11−1〜1
1−257の出力パルスのパルス幅を小さくして出力す
るパルス幅短縮手段として、256段のハーフビット構
成走査回路11−1〜11−257における隣り合う出
力パルスが入力されるANDゲート回路21−1・21
−2〜21−256にて構成している。
せるための駆動信号が少なく、かつ歩留向上を実現し得
る液晶表示装置及びその駆動方法を提供することができ
る。
について図6及び図7に基づいて説明すれば、以下の通
りである。尚、説明の便宜上、前記の実施の形態1及び
実施の形態2の図面に示した部材と同一の機能を有する
部材については、同一の符号を付し、その説明を省略す
る。
路30は、図6に示すように、スタートパルスSTaを
クロック信号CLKに同期して1段につき半パルスずつ
順次シフトするハーフビット構成走査回路11−1〜1
1−257と、そのハーフビット構成走査回路11−1
〜11−257の各出力信号P1・P2・P3…P25
6と第4の制御信号H1・H2を入力信号とするパルス
幅短縮手段及び第5の論理ゲート回路としてのANDゲ
ート回路31−1・31−2〜31−256と、これら
ANDゲート回路31−1・31−2〜31−256か
らの出力信号PP1・PP2…PP256と第2の制御
信号G1・G2・G3・G4とを入力信号とするNAN
Dゲート回路15−1〜15−1024と、それらNA
NDゲート回路15−1〜15−1024の出力信号を
入力信号とする出力バッファ回路14とから構成されて
いる。
ゲート回路31−1・31−2〜31−256を設ける
ことにより、NANDゲート回路15−1〜15−10
24ヘの制御信号の本数を半分にしていることにある。
法を、図7に示す順次走査を行った場合のタイミングチ
ャートにて説明する。
−1〜11−257にTを走査線選択期間としてパルス
幅が(8T)であるスタートパルスSTa、周期が(8
T)であるクロック信号CLK、及びその反転信号であ
る反転クロック信号/CLKを入力する。
1−1〜11−257からの出力P1〜P256が発生
する。その後、ハーフビット構成走査回路11−1〜1
1−257からの出力P1〜P256と第4の制御信号
H1・H2がANDゲート回路31−1・31−2〜3
1−256に入力され、これらANDゲート回路31−
1・31−2〜31−256から、ハーフビット構成走
査回路11−1〜11−257からの出力パルスの半分
の出力パルス幅であるPP1・PP2…PP256が出
力される。
Dゲート回路15−1〜15−1024に入力される
が、これらNANDゲート回路15−1〜15−102
4の制御信号として、同図に示す第2の制御信号G1〜
G4の4本の信号を使用し、制御信号の本数を従来の1
/2の本数とする。
15−1024からの出力及び出力バッファ回路14か
らの出力信号としてGP1〜GP1024のパルス幅が
(T)であり、位相が(T)ずつ順次シフトしたパルス
が発生し、これにより走査線を順次走査する。
きるので、液晶表示装置の小型化及び低コスト化を図る
ことができる。
及びその駆動方法では、垂直駆動回路30における25
6段のハーフビット構成走査回路11−1〜11−25
7に、スタートパルスSTaが入力されると、各ハーフ
ビット構成走査回路11−1〜11−257から、周期
が(2×4×T)であるクロック信号CLKの半周期分
ずつ順次シフトされたパルス信号である出力信号P1・
P2・P3…P256がそれぞれ出力される。
してのANDゲート回路31−1・31−2〜31−2
56に入力され、このパルス幅短縮手段にて、出力パル
スのパルス幅を小さくしてパルス幅(M×T)のパルス
をそれぞれ発生させる。これらANDゲート回路31−
1・31−2〜31−256の出力は、(256×4=
1024)個のNANDゲート回路15−1〜15−1
024の各第1の制御端子に入力される。
NDゲート回路15−1〜15−1024は、4個毎に
各第1の制御端子が共通接続されているので、上記各A
NDゲート回路31−1・31−2〜31−256から
のパルス信号は、それぞれ4個のNANDゲート回路1
5−1〜15−4・15−5〜15−8…15−102
1〜15−1024に入力される。
5−1024には、他の入力として、第2の制御端子か
ら、(4−1=3)個おきに4種類の第2の制御信号G
1〜G4がそれぞれ入力される。各第2の制御信号G1
〜G4は、周期が(4×T)であってパルス幅(T)の
パルスからなっている。
15−1〜15−1024及び出力バッファ回路14…
から、パルス幅(T)の信号が出力される。
次走査線に入力することにより、前記水平駆動回路2の
信号線からの信号とを組み合わせて、アクティブマトリ
クスアレイ1の薄膜トランジスタをON/OFFして液
晶表示装置の画面を表示することができる。
105−1〜105−1024(図20参照)には、
(2×4−1=7)個おきに種類の異なる信号が入力さ
れていたので、NANDゲート回路105−1〜105
−1024に入力される制御線が少なくとも(2×4=
8)個必要となっていた。このため、垂直駆動回路30
に入力される制御線が多くなり入力パッドの面積が大き
くなると共に、さらには、この制御線の本数分の配線の
引き回しが必要であり、回路のレイアウトに必要な面積
が大きくなるという問題点があった。
ト構成走査回路11−1〜11−257の出力パルスの
パルス幅を小さくして出力するパルス幅短縮手段として
のANDゲート回路31−1・31−2〜31−256
を設けたことにより、NANDゲート回路15−1〜1
5−1024における各第2の制御端子を(4−1=
3)個おきに共通接続することが可能となる。従って、
第2の制御端子の種類は、4個となり、従来の半分とな
る。
1・31−2〜31−256とNANDゲート回路15
−1〜15−1024とに分散されるので、制御線が集
中するのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置及びその駆動方法を提供することができる。
の駆動方法では、特に、パルス幅短縮手段は、256段
のハーフビット構成走査回路11−1〜11−257に
おける出力パルスと、周期(2×4×T)かつパルス幅
(4×T)の正・逆パルスからなる2種類の各第4の制
御信号H1・H2のうちのいずれかとが入力されるAN
Dゲート回路31−1・31−2〜31−256から構
成している。
せるための駆動信号が少なく、かつ歩留向上を実現し得
る液晶表示装置及びその駆動方法を提供することができ
る。
の駆動方法では、第4の制御信号H1・H2は、クロッ
ク信号CLK及び反転クロック信号/CLKを使用して
いる。このため、第4の制御信号H1・H2として、新
たな制御線を垂直駆動回路30に入力しなくても良くな
る。また、外部回路における新たな信号作成も不要であ
る。
0に入力される制御線が多くなり入力パッドの面積が大
きくなると共に、さらには、この制御線の本数分の配線
の引き回しが必要であり、回路のレイアウトに必要な面
積が大きくなるという問題点があったが、既設の制御線
を利用することによって、これを防止することができ
る。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置及びその駆動方法を提供することができる。
について図8及び図9に基づいて説明すれば、以下の通
りである。尚、説明の便宜上、前記の実施の形態1ない
し実施の形態3の図面に示した部材と同一の機能を有す
る部材については、同一の符号を付し、その説明を省略
する。
路40は、図8に示すように、スタートパルスSTaを
クロック信号CLKに同期して1段につき半パルスずつ
順次シフトするハーフビット構成走査回路11−1〜1
1−512と、それらハーフビット構成走査回路11−
1〜11−512を1段おきに出力した各出力信号PP
1・PP2・PP3…PP256とこれら出力信号PP
1・PP2…PP256と第2の制御信号G1・G2・
G3・G4とを入力信号とする第6の論理ゲート回路を
構成するNANDゲート回路15−1〜15−1024
と、これらNANDゲート回路15−1〜15−102
4の出力信号を入力信号とする出力バッファ回路14と
から構成されている。
実施の形態3と比較して2倍の段数のハーフビット構成
走査回路11−1〜11−512を設け、1段おきにそ
の出力を取出すことにより隣り合う出力パルスにおける
重なりをなくし、NANDゲート回路15−1〜15−
1024ヘの制御信号の本数を半分にしていることにあ
る。
法を、図9に示す順次走査を行った場合のタイミングチ
ャートにて説明する。
−1〜11−512に、Tを走査線選択期間として、パ
ルス幅が(4T)であるスタートパルスSTa、周期が
(4T)であるクロック信号CLK、及びその反転信号
である反転クロック信号/CLKを入力する。次いで、
これらハーフビット構成走査回路11−1〜11−51
2からの出力を1段おきに取り出すことにより、隣り合
う出力パルスにおいて重なりの無い出力PP1…PP2
56が発生する。
Dゲート回路15−1〜15−1024に入力される。
これらNANDゲート回路15−1〜15−1024へ
の制御信号として、同図に示す第2の制御信号G1〜G
4本の信号を使用し、制御信号の本数を従来の1/2の
本数とする。
15−1024からの出力及び出力バッファ回路14か
らの出力信号として、GP1〜GP1024のパルス幅
が(T)であり、位相が(T)ずつ順次シフトしたパル
スが発生し、これにより走査線を順次走査する。
きるので、液晶表示装置の小型化及び低コスト化を図る
ことができる。
及びその駆動方法では、垂直駆動回路40における2×
256段に、パルス幅が(4×T)のスタートパルスS
Taが入力されると、各ハーフビット構成走査回路11
−1〜11−511から、周期が(4×T)であるクロ
ック信号CLKの半周期分ずつ順次シフトされたパルス
信号がそれぞれ出力される。従って、上記2×256段
のハーフビット構成走査回路11−1〜11−512か
らの1段おきに取り出した出力信号は、それぞれ1周期
分順次シフトしたものとなる。
24)個のNANDゲート回路15−1〜15−102
4の各第1の制御端子に入力される。
NDゲート回路15−1〜15−1024は、4個毎に
各第1の制御端子が共通接続されているので、上記1段
おきのハーフビット構成走査回路11−1〜11−51
1からのパルス信号は、それぞれ4個のNANDゲート
回路15−1〜15−4・15−5〜15−8…15−
1021〜15−1024に入力される。
5−1024には、他の入力として、第2の制御端子か
ら、(4−1=3)個おきに4種類の第2の制御信号G
1〜G4がそれぞれ入力される。各第2の制御信号G1
〜G4は、周期が(4×T)であってパルス幅(T)の
パルスからなっている。
15−1〜15−1024及び出力出力バッファ回路1
4…から、パルス幅(T)の信号が出力される。
次走査線に入力することにより、前記水平駆動回路2の
信号線からの信号とを組み合わせて、アクティブマトリ
クスアレイ1の薄膜トランジスタをON/OFFして液
晶表示装置の画面を表示することができる。
105−1〜105−1024(図20参照)には、
(2×4−1=7)個おきに種類の異なる信号が入力さ
れていたので、NANDゲート回路105−1〜105
−1024に入力される制御線が少なくとも(2×4=
8)個必要となっていた。このため、垂直駆動回路40
に入力される制御線が多くなり入力パッドの面積が大き
くなると共に、さらには、この制御線の本数分の配線の
引き回しが必要であり、回路のレイアウトに必要な面積
が大きくなるという問題点があった。
スSTaを入力することによりパルス信号をクロック信
号CLKの半周期分ずつ順次シフトして出力するハーフ
ビット構成走査回路11−1〜11−512を2×25
6段(Nは正の整数)に設け、かつ、その出力信号の取
り出しを2×256段のハーフビット構成走査回路11
−1〜11−512における1段おきに行うことによっ
て、各出力信号をそれぞれ1周期分順次シフトさせてい
る。
15−1024における各第2の制御端子を(4−1=
3)個おきに共通接続することが可能となる。従って、
第2の制御端子の種類は、4個となり、従来の半分とな
る。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置及びその駆動方法を提供することができる。
について図10及び図11に基づいて説明すれば、以下
の通りである。尚、説明の便宜上、前記の実施の形態1
ないし実施の形態4の図面に示した部材と同一の機能を
有する部材については、同一の符号を付し、その説明を
省略する。
おいては、1段分の出力信号より4本の走査線を駆動す
る例について示したが、本実施の形態においては1段分
の出力信号より2本の走査線を駆動する例について説明
を行う。
路50は、図10に示すように、スタートパルスSTa
をクロック信号CLKに同期して1段につき半パルスず
つ順次シフトするハーフビット構成走査回路11−P・
11−1〜11−513と、それらハーフビット構成走
査回路11−P・11−1〜11−512の各出力信号
Q1・P1・P2・P3…P256と隣り合うこれらの
出力信号Q1とP1、P1とP2、…、P511とP5
12とを入力信号とする第7の論理ゲート回路としての
ANDゲート回路51−1・51−2〜51−512
と、これらANDゲート回路51−1・51−2〜51
−512からの出力信号GPP1・GPP2…GPP5
12と制御信号G1・G2とを入力信号とするNAND
ゲート回路15−1〜15−1024と、これらNAN
Dゲート回路15−1〜15−1024の出力信号を入
力信号とする出力バッファ回路14とから構成されてい
る。
は、前記実施の形態2に示す垂直駆動回路20と類似す
るものであり、前記図4に示す垂直駆動回路20と比べ
ると、1個のANDゲート回路21−1・21−2〜2
1−256からの出力を2本としているものである。
Dゲート回路51−1・51−2〜51−512を設け
ることにより、NANDゲート回路15−1〜15−1
024ヘの制御信号の本数を半分にしていることにあ
る。また、隣り合うハーフビット構成走査回路11−P
・11−1〜11−513からの出力信号をANDゲー
ト回路51−1・51−2〜51−512に入力する一
方、これらANDゲート回路51−1・51−2〜51
−512からの出力信号は256本必要であるので、ハ
ーフビット構成走査回路11−1の前段にもう1段の予
備のハーフビット構成走査回路11−Pを設けているも
のである。尚、この予備のハーフビット構成走査回路1
1−Pは、ハーフビット構成走査回路11−513の後
段に設けても構わない。上記の構成の液晶表示装置にお
ける駆動方法を、図11に示す順次走査を行った場合の
タイミングチャートにて説明する。
−P・11−1〜11−513にTを走査線選択期間と
してパルス幅が(4T)であるスタートパルスSTa、
周期が(4T)であるクロック信号CLK、及びその反
転信号である反転クロック信号/CLKを入力する。
1−P・11−1〜11−512からの出力Q1・P1
…P512が発生する。その後、隣り合うハーフビット
構成走査回路11−P・11−1〜11−513からの
出力Q1とP1、P1とP2、…、P511とP512
がANDゲート回路51−1・51−2〜51−512
に入力され、これらANDゲート回路51−1・51−
2〜51−512から、ハーフビット構成走査回路11
−P・11−1〜11−513からの出力パルスの半分
の出力パルス幅であるGPP1・GPP2…GPP51
2が出力される。
ANDゲート回路15−1〜15−1024に入力され
るが、これらNANDゲート回路15−1〜15−10
24の制御信号として、同図に示すG1・G2の2本の
信号を使用する。
T)の信号であり、制御信号G2には制御信号G1の反
転信号が利用できる。このため、信号入力端子を1本と
して制御信号G2には制御信号G1の信号に基板上に形
成されたインバータを介して入力することにより信号入
力端子数を削減することが可能である。
15−1024からの出力及び出力バッファ回路14か
らの出力信号として、GP1…GP1024のパルス幅
が(T)であり、位相が(T)ずつ順次シフトしたパル
スが発生し、これにより走査線を順次走査する。
きるので、液晶表示装置の小型化及び低コスト化を図る
ことができる。
及びその駆動方法では、前記実施の形態2に示す垂直駆
動回路20(図4参照)におけるハーフビット構成走査
回路11−1〜11−257における隣り合う出力パル
スがANDゲート回路21−1・21−2〜21−25
6に入力される構成と、ハーフビット構成走査回路11
−1〜11−257を2倍にする構成とを組み合わせて
いる。
も、液晶表示装置を動作させるための駆動信号が少な
く、かつ歩留向上を実現し得る液晶表示装置及びその駆
動方法を提供することができる。
順次走査方式のみについて、説明を行ったが、実施の形
態1〜4に示す液晶表示装置では、インターレース走査
方式や2本同時走査方式の場合においても、適用可能で
ある。但し、実施の形態5においては、少ない制御信号
数で順次走査を行うことができるが、インターレース走
査方式や2本同時走査方式を適用することはできない。
即ち、制御信号が4本以上の場合にこれらの走査が可能
となる。
について図12に基づいて説明すれば、以下の通りであ
る。尚、説明の便宜上、前記の実施の形態1ないし実施
の形態5の図面に示した部材と同一の機能を有する部材
については、同一の符号を付し、その説明を省略する。
は、順次走査について説明したが、本実施の形態以降で
は、インターレース走査又は2本同時走査を行う場合に
ついて説明する。
た垂直駆動回路10を用いたインターレース走査につい
て説明する。
走査では、図12に示すように、ハーフビット構成走査
回路11−1〜11−257に、Tを走査線選択期間と
してパルス幅が(4T)であるスタートパルスSTa並
びにパルス周期が(4T)であるクロック信号CLK及
びその反転信号である反転クロック信号/CLKを入力
した。
1−1〜11−257から出力信号P1・P2…P25
6が発生する。第1の論理ゲート回路となるANDゲー
ト回路12−1〜12−1024の制御信号として第2
の制御信号G1・G2・G3・G4の4本の信号を使用
し、これによって、制御信号を従来の1/2としてい
る。
ては、第2の制御信号G1にパルス周期(2T)の制御
信号を入力し、第2の制御信号G3には第2の制御信号
G1と位相が(T)だけずれた制御信号を入力してい
る。また、第2の制御信号G2・G4については、制御
信号の入力は行っていない。
み期間直後のブランキング期間においても第2の制御信
号G1・G3のパルスが発生しているが、必ずしもこれ
に限らず、ブランキング期間にこれら第2の制御信号G
1・G3のパルスを発生させなくてもよい。
Dゲート回路12−1〜12−1024の出力GPP1
・GPP2…GPP1024には、2個の出力パルスが
現れる。これら出力パルスが第2の論理ゲート回路を構
成するNANDゲート回路13−1〜13−1024に
入力される。
査回路11−1・11−3…11−257の出力が接続
しているNANDゲート回路13−1〜13−4・13
−9〜13−12…には第3の制御信号PP1を入力す
る一方、偶数段目のハーフビット構成走査回路11−2
・11−4…11−256の出力が接続しているNAN
Dゲート回路13−5〜13−8・13−13〜13−
16…には第3の制御信号PP2を入力する。
フビット構成走査回路11−1〜11−257に入力さ
れるクロック信号CLKを使用すれば良い一方、第3の
制御信号PP2としては、ハーフビット構成走査回路1
1−1〜11−257に入力される反転クロック信号/
CLKを使用すれば良い。したがって、新たな制御信号
を作成する必要がない。また、外部からの信号入力端子
を新たに作成する必要もない。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより走査線をインターレース走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力されて各出力バ
ッファ回路14…からの出力信号として出力信号GP2
・GP4・GP6…GP1024の偶数本目の走査線
に、パルス幅が(T)であり、位相が(T)ずつ順次シ
フトしたパルスが発生する。
装置の垂直駆動回路10を使用して、インターレース走
査を行うことができる。
について図13に基づいて説明すれば、以下の通りであ
る。尚、説明の便宜上、前記の実施の形態1ないし実施
の形態6の図面に示した部材と同一の機能を有する部材
については、同一の符号を付し、その説明を省略する。
垂直駆動回路10を用いた2本同時走査について説明す
る。
2本同時走査では、図13に示すように、ハーフビット
構成走査回路11−1〜11−257に、Tを走査線選
択期間としてパルス幅が(4T)であるスタートパルス
STa並びにパルス周期が(4T)であるクロック信号
CLK及びその反転信号である反転クロック信号/CL
Kを入力した。
1−1〜11−257から出力信号P1・P2…P25
6が発生する。第1の論理ゲート回路となるANDゲー
ト回路12−1〜12−1024の制御信号として第2
の制御信号G1・G2・G3・G4の4本の信号を使用
し、これによって、制御信号を従来の1/2としてい
る。
ては、第2の制御信号G1・G2にパルス周期(2T)
の制御信号を入力し、第2の制御信号G3・G4には第
2の制御信号G1・G2と位相が(T)だけずれた制御
信号を入力している。
み期間直後のブランキング期間においても第2の制御信
号G1・G2・G3・G4のパルスが発生しているが、
必ずしもこれに限らず、ブランキング期間にこれら第2
の制御信号G1・G2・G3・G4のパルスを発生させ
なくてもよい。
Dゲート回路12−1〜12−1024の出力GPP1
・GPP2…GPP1024には、2個の出力パルスが
現れる。これら出力パルスが第2の論理ゲート回路を構
成するNANDゲート回路13−1〜13−1024に
入力される。
査回路11−1・11−3…11−257の出力が接続
しているNANDゲート回路13−1〜13−4・13
−9〜13−12…には第3の制御信号PP1を入力す
る一方、偶数段目のハーフビット構成走査回路11−2
・11−4…11−256の出力が接続しているNAN
Dゲート回路13−5〜13−8・13−13〜13−
16…には第3の制御信号PP2を入力する。
フビット構成走査回路11−1〜11−257に入力さ
れるクロック信号CLKを使用すれば良い一方、第3の
制御信号PP2としては、ハーフビット構成走査回路1
1−1〜11−257に入力される反転クロック信号/
CLKを使用すれば良い。したがって、新たな制御信号
を作成する必要がない。また、外部からの信号入力端子
を新たに作成する必要もない。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより走査線を2本同時走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力されて各出力バ
ッファ回路14…からの出力信号として出力信号GP2
・GP4・GP6…GP1024の偶数本目の走査線
に、パルス幅が(T)であり、位相が(T)ずつ順次シ
フトしたパルスが発生する。
装置の垂直駆動回路10を使用して、2本同時走査を行
うことができる。
について図14に基づいて説明すれば、以下の通りであ
る。尚、説明の便宜上、前記の実施の形態1ないし実施
の形態7の図面に示した部材と同一の機能を有する部材
については、同一の符号を付し、その説明を省略する。
図4に示した垂直駆動回路20を用いたインターレース
走査について説明する。
インターレース走査では、図14に示すように、ハーフ
ビット構成走査回路11−P・11−1〜11−257
に、Tを走査線選択期間としてパルス幅が(4T)であ
るスタートパルスSTa並びにパルス周期が(4T)で
あるクロック信号CLK及びその反転信号である反転ク
ロック信号/CLKを入力した。
1−P・11−1〜11−257から出力信号Q1・P
1・P2・P3…P256が発生する。その後、隣合う
ハーフビット構成走査回路11−P・11−1〜11−
257からの出力信号Q1とP1、P1とP2、…、P
255とP256が第4の論理ゲート回路としてのAN
Dゲート回路21−1〜21−256に入力され、これ
らANDゲート回路12−1〜12−1024から、各
出力信号Q1・P1・P2・P3…P256の半分の出
力パルス幅である出力信号GPP1・GPP2…GPP
256が出力される。
…GPP256が第3の論理ゲート回路を構成するNA
NDゲート回路15−1〜15−1024に入力される
が、これらNANDゲート回路15−1〜15−102
4の制御信号として第2の制御信号G1・G2・G3・
G4の4本の信号を使用し、これによって、制御信号を
従来の1/2としている。
ては、第2の制御信号G1にパルス周期(2T)の制御
信号を入力し、第2の制御信号G3には第2の制御信号
G1と位相が(T)だけずれた制御信号を入力してい
る。なお、第2の制御信号G2・G4については、制御
信号の入力は行わない。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより走査線をインターレース走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力されて各出力バ
ッファ回路14…からの出力信号として出力信号GP2
・GP4・GP6…GP1024の偶数本目の走査線
に、パルス幅が(T)であり、位相が(T)ずつ順次シ
フトしたパルスが発生する。
装置の垂直駆動回路20を使用して、インターレース走
査を行うことができる。
について図15に基づいて説明すれば、以下の通りであ
る。尚、説明の便宜上、前記の実施の形態1ないし実施
の形態8の図面に示した部材と同一の機能を有する部材
については、同一の符号を付し、その説明を省略する。
図4に示した垂直駆動回路20を用いた2本同時走査に
ついて説明する。
2本同時走査では、図15に示すように、ハーフビット
構成走査回路11−P・11−1〜11−257に、T
を走査線選択期間としてパルス幅が(4T)であるスタ
ートパルスSTa並びにパルス周期が(4T)であるク
ロック信号CLK及びその反転信号である反転クロック
信号/CLKを入力した。
1−P・11−1〜11−257から出力信号Q1・P
1・P2・P3…P256が発生する。その後、隣合う
ハーフビット構成走査回路11−P・11−1〜11−
257からの出力信号Q1とP1、P1とP2、…、P
255とP256が第4の論理ゲート回路としてのAN
Dゲート回路21−1〜21−256に入力され、これ
らANDゲート回路12−1〜12−1024から、各
出力信号Q1・P1・P2・P3…P256の半分の出
力パルス幅である出力信号GPP1・GPP2…GPP
256が出力される。
…GPP256が第3の論理ゲート回路を構成するNA
NDゲート回路15−1〜15−1024に入力される
が、これらNANDゲート回路15−1〜15−102
4の制御信号として第2の制御信号G1・G2・G3・
G4の4本の信号を使用し、これによって、制御信号を
従来の1/2としている。
ては、第2の制御信号G1・G2にパルス周期(2T)
の制御信号を入力し、第2の制御信号G3・G4には第
2の制御信号G1・G2と位相が(T)だけずれた制御
信号を入力している。
出力バッファ回路14…からの出力として出力信号GP
1とGP2・GP3とGP4…GP1023とGP10
24の2本の走査線毎にパルス幅が(T)であり、位相
が(T)ずつ順次シフトしたパルスが発生し、これによ
り走査線を2本同時走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力され、第2の制
御信号G1・G4には、第2の制御信号G3・G4に示
される信号が入力され、奇数フィールドとはペアを組み
換えて出力信号GP1・GP2とGP3・GP4とGP
5…の2本の走査線毎にパルス幅が(T)であり、位相
が(T)ずつ順次シフトしたパルスが発生し、これによ
り走査線を2本同時走査している。
装置の垂直駆動回路20を使用して、2本同時走査を行
うことができる。
態について図16に基づいて説明すれば、以下の通りで
ある。尚、説明の便宜上、前記の実施の形態1ないし実
施の形態9の図面に示した部材と同一の機能を有する部
材については、同一の符号を付し、その説明を省略す
る。
図6で示した垂直駆動回路30を用いたインターレース
走査について説明する。
走査では、図16に示すように、ハーフビット構成走査
回路11−1〜11−257に、Tを走査線選択期間と
してパルス幅が(4T)であるスタートパルスSTa並
びにパルス周期が(4T)であるクロック信号CLK及
びその反転信号である反転クロック信号/CLKを入力
した。
1−1〜11−257から出力信号P1・P2…P25
6が発生する。その後、出力信号P1・P2…P256
が第5の論理ゲート回路を構成するANDゲート回路3
1−1・31−2〜31−256に入力され、かつAN
Dゲート回路31−1・31−2〜31−256に第4
の制御信号H1又は第4の制御信号H2が入力されるこ
とによって、これらANDゲート回路31−1・31−
2〜31−256から出力信号P1・P2…P256の
半分の出力パルス幅である出力信号PP1・PP2…P
P256が出力される。
P256がNANDゲート回路15−1〜15−102
4の制御信号として第2の制御信号G1・G2・G3・
G4の4本の信号を使用し、これによって、制御信号を
従来の1/2としている。
ては、第2の制御信号G1にパルス周期(2T)の制御
信号を入力し、第2の制御信号G3には第2の制御信号
G1と位相が(T)だけずれた制御信号を入力してい
る。また、第2の制御信号G2・G4については、制御
信号の入力は行っていない。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより走査線をインターレース走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力されて各出力バ
ッファ回路14…からの出力信号として出力信号GP2
・GP4・GP6…GP1024の偶数本目の走査線
に、パルス幅が(T)であり、位相が(T)ずつ順次シ
フトしたパルスが発生する。
装置の垂直駆動回路30を使用して、インターレース走
査を行うことができる。
態について図17に基づいて説明すれば、以下の通りで
ある。尚、説明の便宜上、前記の実施の形態1ないし実
施の形態10の図面に示した部材と同一の機能を有する
部材については、同一の符号を付し、その説明を省略す
る。
図6で示した垂直駆動回路30を用いた2本同時走査に
ついて説明する。
は、図17に示すように、ハーフビット構成走査回路1
1−1〜11−257に、Tを走査線選択期間としてパ
ルス幅が(4T)であるスタートパルスSTa並びにパ
ルス周期が(4T)であるクロック信号CLK及びその
反転信号である反転クロック信号/CLKを入力した。
1−1〜11−257から出力信号P1・P2…P25
6が発生する。その後、出力信号P1・P2…P256
が第5の論理ゲート回路を構成するANDゲート回路3
1−1・31−2〜31−256に入力され、かつAN
Dゲート回路31−1・31−2〜31−256に第4
の制御信号H1又は第4の制御信号H2が入力されるこ
とによって、これらANDゲート回路31−1・31−
2〜31−256から出力信号P1・P2…P256の
半分の出力パルス幅である出力信号PP1・PP2…P
P256が出力される。
P256がNANDゲート回路15−1〜15−102
4の制御信号として第2の制御信号G1・G2・G3・
G4の4本の信号を使用し、これによって、制御信号を
従来の1/2としている。
ては、第2の制御信号G1・G2にパルス周期(2T)
の制御信号を入力し、第2の制御信号G3・G4には第
2の制御信号G1・G2と位相が(T)だけずれた制御
信号を入力している。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより2本同時走査している。
ドには、第2の制御信号G2・G3にそれぞれ第2の制
御信号G1・G2に示される信号が入力され、第2の制
御信号G1・G4には、第2の制御信号G3・G4に示
される信号が入力され、奇数フィールドとはペアを組み
換えて出力信号GP1・GP2とGP3・GP4とGP
5…の2本の走査線毎にパルス幅が(T)であり、位相
が(T)ずつ順次シフトしたパルスが発生し、これによ
り走査線を2本同時走査している。
装置の垂直駆動回路30を使用して、2本同時走査を行
うことができる。
態について図18に基づいて説明すれば、以下の通りで
ある。尚、説明の便宜上、前記の実施の形態1ないし実
施の形態11の図面に示した部材と同一の機能を有する
部材については、同一の符号を付し、その説明を省略す
る。
図8で示した垂直駆動回路40を用いたインターレース
走査について説明する。
走査では、図18に示すように、ハーフビット構成走査
回路11−1〜11−512に、Tを走査線選択期間と
してパルス幅が(2T)であるスタートパルスSTa並
びにパルス周期が(2T)であるクロック信号CLK及
びその反転信号である反転クロック信号/CLKを入力
した。
1〜11−512からの出力を1段おきに取り出すこと
により、互いに重なりの無い出力信号PP1・PP2…
PP256が発生する。その後、出力信号PP1・PP
2…PP256が第6の論理ゲート回路を構成するNA
NDゲート回路15−1〜15−1024に入力され、
これらNANDゲート回路15−1〜15−1024の
制御信号として第2の制御信号G1・G2・G3・G4
の4本の信号を使用し、これによって、制御信号を従来
の1/2としている。
ては、第2の制御信号G1にパルス周期(2T)の制御
信号を入力し、第2の制御信号G3には第2の制御信号
G1と位相が(T)だけずれた制御信号を入力してい
る。また、第2の制御信号G2・G4については、制御
信号の入力は行っていない。
出力バッファ回路14…からの出力として出力信号GP
1・GP3・GP5…GP1023のパルス幅が(T)
であり、位相が(T)ずつ順次シフトしたパルスが発生
し、これにより走査線をインターレース走査している。
ドには、第2の制御信号G2・G4にそれぞれ第2の制
御信号G1・G3に示される信号が入力され、各出力バ
ッファ回路14…からの出力として出力信号GP2・G
P4・GP6…GP1024の偶数本目の走査線に、パ
ルス幅が(T)であり、位相が(T)ずつ順次シフトし
たパルスが発生する。
装置の垂直駆動回路40を使用してインターレース走査
を行うことができる。
態について図19に基づいて説明すれば、以下の通りで
ある。尚、説明の便宜上、前記の実施の形態1ないし実
施の形態11の図面に示した部材と同一の機能を有する
部材については、同一の符号を付し、その説明を省略す
る。
図8で示した垂直駆動回路40を用いた2本同時走査に
ついて説明する。
は、図19に示すように、ハーフビット構成走査回路1
1−1〜11−512に、Tを走査線選択期間としてパ
ルス幅が(2T)であるスタートパルスSTa並びにパ
ルス周期が(2T)であるクロック信号CLK及びその
反転信号である反転クロック信号/CLKを入力した。
1〜11−512からの出力を1段おきに取り出すこと
により、互いに重なりの無い出力信号PP1・PP2…
PP256が発生する。その後、出力信号PP1・PP
2…PP256が第6の論理ゲート回路を構成するNA
NDゲート回路15−1〜15−1024に入力され、
これらNANDゲート回路15−1〜15−1024の
制御信号として第2の制御信号G1・G2・G3・G4
の4本の信号を使用し、これによって、制御信号を従来
の1/2としている。
ては、第2の制御信号G1・G2にパルス周期(2T)
の制御信号を入力し、第2の制御信号G3・G4には第
2の制御信号G1・G2と位相が(T)だけずれた制御
信号を入力している。
出力バッファ回路14…からの出力として出力信号GP
1とGP2・GP3とGP4…GP1023とGP10
24の2本の走査線毎にパルス幅が(T)であり、位相
が(T)ずつ順次シフトしたパルスが発生し、これによ
り走査線を2本同時走査している。
ドには、第2の制御信号G2・G3にそれぞれ第2の制
御信号G1・G2に示される信号が入力され、第2の制
御信号G1・G4には、第2の制御信号G3・G4に示
される信号が入力され、奇数フィールドとはペアを組み
換えて出力信号GP1・GP2とGP3・GP4とGP
5…の2本の走査線毎にパルス幅が(T)であり、位相
が(T)ずつ順次シフトしたパルスが発生する。
装置の垂直駆動回路40を使用して、2本同時走査を行
うことができる。
し実施の形態13においては、走査線選択期間をすべて
Tで示しているが、このTは走査線数や走査方法によっ
てそれぞれ異なることはいうまでもない。
においては、論理ゲート回路としてANDゲート回路1
2・21・31及びNANDゲート回路15を使用して
いるが、必ずしもこれに限られるものではなく他の論理
ゲート回路か使用できる。例えばANDゲート回路12
・21・31の代わりにNORゲート回路を使用しても
よく、この場合にはNORゲート回路に入力する信号
は、ANDゲート回路12・21・31に入力していた
信号を反転させた信号を入力すればよい。さらに、他の
論理ゲート回路を用いた場合にも本発明の権利範囲に含
まれる。
以上のように、垂直駆動回路は、スタートパルスを入力
することにより、パルス信号をクロック信号の半周期分
ずつ順次シフトして出力するN段(Nは正の整数)の走
査回路と、M個(Mは2以上の整数)毎に各第1の制御
端子が共通接続されて、これら共通接続された第1の制
御端子毎に上記N段の走査回路からの出力信号がそれぞ
れ入力されると共に、(M−1)個おきにM種類の第2
制御信号を入力するための各第2の制御端子が共通接続
された(N×M)個の第1の論理ゲート回路と、上記第
1の諭理ゲート回路の出力と、第3の制御端子から2種
類の第3の制御信号のうちのいずれかとが入力される第
2の論理ゲート回路とを備えているものである。
各第2の制御端子は、(M−1)個おきに共通接続され
たものとなっている。このため、第2の制御端子の種類
は、M個となり、従来の半分となる。
2の論理ゲート回路とに分散されるので、制御線が集中
するのを防止することができる。
り、駆動回路及び入力パッドの面積を小さくすることが
できるので、1枚のガラス基板から複数の液晶表示装置
を取り出す多数枚取りの場合に、基板に対する乗り数が
増え、良品パネル数を増加させることができる。
さくなることで、液晶表示装置の表示部周辺の額縁領域
が小さくなり、パーソナルコンピュータ等への組み込み
が行い易くなる。
複数の論理ゲート回路へ入力するというように、走査回
路における1段分からの論理ゲート回路への入力数を増
加させることにより、走査回路の段数を低減できるの
で、特に、高精細の液晶表示装置においては、その小さ
い画素のピッチで走査回路1段分をレイアウトするのが
困難であるが、本発明においては、レイアウトが容易に
なる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができるという効果を奏する。
上のように、垂直駆動回路は、スタートパルスを入力す
ることにより、パルス信号をクロック信号の半周期分ず
つ順次シフトして出力するN段(Nは正の整数)の走査
回路と、上記各走査回路の出力パルスのパルス幅を小さ
くして出力するパルス幅短縮手段と、M個(Mは2以上
の整数)毎に各第1の制御端子が共通接続されて、これ
ら共通接続された第1の制御端子毎に上記各パルス幅短
縮手段からの出力信号がそれぞれ入力されると共に、
(M−1)個おきにM種類の信号を入力するための各第
2の制御端子が共通接続された(N×M)個の第3の論
理ゲート回路とを備えているものである。
各第2の制御端子は、(M−1)個おきに共通接続され
たものとなっている。このため、第2の制御端子の種類
は、M個となり、従来の半分となる。
の論理ゲート回路とに分散されるので、制御線が集中す
るのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができるという効果を奏する。
上のように、請求項2記載の液晶表示装置において、上
記パルス幅短縮手段は、上記N段の走査回路における隣
り合う出力パルスが入力される第4の論理ゲート回路か
らなるものである。
て、N段の走査回路における隣り合う出力パルスが入力
される第4の論理ゲート回路にて構成することによっ
て、配線が、第4の論理ゲート回路と第3の論理ゲート
回路とに分散される。
て、確実に、液晶表示装置を動作させるための駆動信号
が少なく、かつ歩留向上を実現し得る液晶表示装置を提
供することができるという効果を奏する。
上のように、請求項3記載の液晶表示装置において、上
記パルス幅短縮手段には、上記N段の走査回路における
前段又は後段に予備の走査回路が設けられているもので
ある。
う出力パルスを確実に取り出すことができるという効果
を奏する。
上のように、請求項2記載の液晶表示装置において、上
記パルス幅短縮手段は、上記N段の走査回路における出
力パルスと、正・逆パルスからなる2種類の各第4の制
御信号のうちのいずれかとが入力される第5の論理ゲー
ト回路からなるものである。
て、N段の走査回路における出力パルスと、正・逆パル
スからなる2種類の各第4の制御信号のうちのいずれか
とが入力される第5の論理ゲート回路にて構成すること
によって、請求項6に示すように、クロック信号及び反
転クロック信号を正・逆パルスからなる2種類の各第4
の制御信号として利用できるので、確実に、液晶表示装
置を動作させるための駆動信号が少なく、かつ歩留向上
を実現し得る液晶表示装置を提供することができるとい
う効果を奏する。
上のように、請求項1又は5記載の液晶表示装置におい
て、上記第3の制御信号又は第4の制御信号は、クロッ
ク信号及び反転クロック信号からなるものである。
信号として、新たな制御線を垂直駆動回路に入力しなく
ても良くなる。
入力される制御線が多くなり入力パッドの面積が大きく
なると共に、さらには、この制御線の本数分の配線の引
き回しが必要であり、回路のレイアウトに必要な面積が
大きくなるという問題点があったが、既設の制御線を利
用することによって、これを防止することができる。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置を提供することができるという効果を奏する。
上のように、請求項1〜6のいずれか1項に記載の液晶
表示装置において、M=4であるものである。
その小さい画素のピッチで走査回路1段分をレイアウト
するのが困難である。
複数の論理ゲート回路へ入力するというように、走査回
路における1段分からの論理ゲート回路への入力数を増
加させることにより、走査回路の段数を低減できる。
論理ゲート回路への入力数を4となるようにしているの
で、4画素分のピッチで走査回路の1段分のレイアウト
を行うことができ、レイアウトを容易に行うことができ
る。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができるという効果を奏する。
上のように、垂直駆動回路は、スタートパルスを入力す
ることにより、パルス信号をクロック信号の半周期分ず
つ順次シフトして出力する2×N段(Nは正の整数)の
走査回路と、M個(Mは2以上の整数)毎に各第1の制
御端子が共通接続されて、これら共通接続された第1の
制御端子毎に上記2×N段の走査回路からの1段おきの
出力信号がそれぞれ入力されると共に、(M−1)個お
きにM種類の第2の制御信号を入力するための各第2の
制御端子が共通接続された(N×M)個の第6の論理ゲ
ート回路とを備えているものでるある。
各第2の制御端子は、(M−1)個おきに共通接続され
たものとなっている。このため、第2の制御端子の種類
は、M個となり、従来の半分となる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置を提供することができるという効果を奏する。
方法は、以上のように、請求項1記載の液晶表示装置の
駆動方法であって、前記垂直駆動回路における走査回路
に、走査線選択期間をTとして、パルス幅が(2×M×
T)であるスタートパルスを入力することにより、周期
が(2×M×T)であるクロック信号を使用して半周期
分順次シフトした信号をそれぞれ発生させ、次に、上記
半周期分順次シフトした各信号と、周期が(M×T)で
あってパルス幅(T)のパルスを出力するM種類の第2
の制御信号とを各第1の論理ゲート回路における第1の
制御端子及び第2の制御端子にそれぞれ入力して、これ
ら各第1の論理ゲート回路から、各パルス幅が(T)で
あって位相が互いに((M−1)×T)離れた2個のパ
ルスを発生させ、次に、上記2個のパルスと、周期(2
×M×T)かつパルス幅(M×T)の正・逆パルスから
なる2種類の各第3の制御信号のうちのいずれかとを第
2の論理ゲート回路にそれぞれ入力してこれら各第2の
論理ゲート回路からパルス幅(T)の信号を出力させ、
上記パルス幅(T)の信号を順次走査線に入力する方法
である。
各第2の制御端子は、(M−1)個おきに共通接続され
たものとなっている。このため、第2の制御端子の種類
は、M個となり、従来の半分となる。
2の論理ゲート回路とに分散されるので、制御線が集中
するのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置の駆動方法を提供することができるという効果を
奏する。
動方法は、以上のように、請求項2記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(2×M
×T)であるスタートパルスを入力することにより、周
期が(2×M×T)であるクロック信号を使用して半周
期分順次シフトした信号をそれぞれ発生させ、次に、上
記半周期分順次シフトした信号をパルス幅短縮手段に入
力してパルス幅(M×T)のパルスをそれぞれ発生さ
せ、上記パルス幅短縮手段からの出力と、周期が(M×
T)であってパルス幅(T)のパルスを出力するM種類
の第2の制御信号とを各第6の論理ゲート回路における
第1の制御端子及び第2の制御端子にそれぞれ入力し、
これら各第3の論理ゲート回路から各パルス幅が(T)
の信号を発生させ、上記パルス幅(T)の信号を順次走
査線に入力する方法である。
ス幅を小さくして出力するパルス幅短縮手段を設けたこ
とにより、第3の論理ゲート回路における各第2の制御
端子を(M−1)個おきに共通接続することが可能とな
る。従って、第2の制御端子の種類は、M個となり、従
来の半分となる。
の論理ゲート回路とに分散されるので、制御線が集中す
るのを防止することができる。
の駆動信号が少なく、かつ歩留向上を実現し得る液晶表
示装置の駆動方法を提供することができるという効果を
奏する。
動方法は、以上のように、請求項8記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力することにより、周期
が(M×T)であるクロック信号を使用して半周期分順
次シフトした信号をそれぞれ発生させ、次に、上記2×
N段の走査回路からの1段おきに取り出した1周期分順
次シフトした各出力信号と、周期が(M×T)であって
パルス幅(T)のパルスを出力するM種類の第2の制御
信号とを各第6の論理ゲート回路における第1の制御端
子及び第2の制御端子にそれぞれ入力し、これら各第6
の論理ゲート回路から各パルス幅が(T)の信号を発生
させ、上記パルス幅(T)の信号を順次走査線に入力す
る方法である。
によりパルス信号をクロック信号の半周期分ずつ順次シ
フトして出力する走査回路を2×N段(Nは正の整数)
に設け、かつ、その出力信号の取り出しを2×N段の走
査回路における1段おきに行うことによって、各出力信
号をそれぞれ1周期分順次シフトさせている。この結
果、第6の論理ゲート回路における各第2の制御端子を
(M−1)個おきに共通接続することが可能となる。従
って、第2の制御端子の種類は、M個となり、従来の半
分となる。
駆動信号が少なく、かつ歩留向上を実現し得る液晶表示
装置の駆動方法を提供することができるという効果を奏
する。
動方法は、以上のように、請求項1記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記半周期分順次シフ
トした信号と、M種類の制御端子のうち(M/2)個の
制御端子に周期が((M/2)×T)の制御信号とを第
1の論理ゲート回路に入力し、パルス幅が(T)で
(((M/2)−1)×T)離れた2個のパルスを第1
の論理ゲート回路から発生させ、上記2個のパルスと周
期が(M×T)である第3の制御信号とを第2の論理ゲ
ート回路に入力し、パルス幅(T)の信号を該第2の論
理ゲート回路から出力させ、上記パルス幅(T)の信号
を走査線1本おきに順次入力する方法である。
となり、従来の半分となる。従って、液晶表示装置を動
作させるための駆動信号が少なく、かつ歩留向上を実現
し得る液晶表示装置の駆動方法を提供することができる
という効果を奏する。
おきに順次入力する。このため、請求項1記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができるという効果を奏する。
動方法は、以上のように、請求項1記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記半周期分順次シフ
トした信号と、M種類の制御端子に周期が((M/2)
×T)であるM/2種類の制御信号とを第1の論理ゲー
ト回路に入力し、パルス幅が(T)で(((M/2)−
1)×T)離れた2個のパルスを第1の論理ゲート回路
から発生させ、上記2個のパルスと周期(M×T)であ
る第3の制御信号とを第2の論理ゲート回路に入力し、
パルス幅(T)の信号を該第2の論理ゲート回路から出
力させ、上記パルス幅(T)の信号を走査線2本ずつ順
次入力する方法である。
となり、従来の半分となる。従って、液晶表示装置を動
作させるための駆動信号が少なく、かつ歩留向上を実現
し得る液晶表示装置の駆動方法を提供することができる
という効果を奏する。
ずつ順次入力する。このため、請求項1記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができるという効果を奏する。
動方法は、以上のように、請求項2記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記半周期分順次シフ
トした信号をパルス幅短縮手段に入力し、パルス幅(M
×T/2)のパルスをそれぞれ発生させ、上記パルス幅
短縮手段からの出力と、M本の制御端子のうち(M/
2)本の制御端子には周期が(M×T/2)である制御
信号とを各第3の論理ゲート回路における第1の制御端
子及び第2の制御端子にそれぞれ入力し、パルス幅
(T)の信号を該第3の論理ゲート回路から出力させ、
上記パルス幅(T)の信号を走査線1本おきに順次入力
する方法である。
なり、従来の半分となる。従って、液晶表示装置を動作
させるための駆動信号が少なく、かつ歩留向上を実現し
得る液晶表示装置の駆動方法を提供することができると
いう効果を奏する。
おきに順次入力する。このため、請求項2記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができるという効果を奏する。
動方法は、以上のように、請求項2記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記半周期分順次シフ
トした信号をパルス幅短縮手段に入力し、パルス幅(M
×T/2)のパルスをそれぞれ発生させ、上記パルス幅
短縮手段からの出力と、M本の制御端子には周期が(M
×T/2)であるM/2種類の制御信号とを各第3の論
理ゲート回路における第1の制御端子及び第2の制御端
子にそれぞれ入力し、パルス幅(T)の信号を該第3の
論理ゲート回路から出力させ、上記パルス幅(T)の信
号を走査線2本ずつ順次入力する方法である。
となり、従来の半分となる。従って、液晶表示装置を動
作させるための駆動信号が少なく、かつ歩留向上を実現
し得る液晶表示装置の駆動方法を提供することができる
という効果を奏する。
ずつ順次入力する。このため、請求項2記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができるという効果を奏する。
動方法は、以上のように、請求項8記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記2×N段の走査回
路からの1段おきに取り出した1周期分順次シフトした
各出力信号と、M本の制御端子のうち(M/2)本の制
御端子には周期が(M×T/2)である制御信号とを各
第6の論理ゲート回路における第1の制御端子及び第2
の制御端子にそれぞれ入力し、パルス幅(T)の信号を
該第6の論理ゲート回路から出力させ、上記パルス幅
(T)の信号を走査線1本おきに順次入力する方法であ
る。
となり、従来の半分となる。従って、液晶表示装置を動
作させるための駆動信号が少なく、かつ歩留向上を実現
し得る液晶表示装置の駆動方法を提供することができる
という効果を奏する。
おきに順次入力する。このため、請求項8記載の液晶表
示装置を用いて、走査線1本おきに順次入力するインタ
ーレース走査を行うことができるという効果を奏する。
動方法は、以上のように、請求項8記載の液晶表示装置
の駆動方法であって、前記垂直駆動回路における走査回
路に、走査線選択期間をTとして、パルス幅が(M×
T)であるスタートパルスを入力し、周期が(M×T)
であるクロック信号を使用して半周期分順次シフトした
信号をそれぞれ発生させ、次に、上記2×N段の走査回
路からの1段おきに取り出した1周期分順次シフトした
各出力信号と、M本の制御端子には周期が(M×T/
2)であるM/2種類の制御信号とを各第6の論理ゲー
ト回路における第1の制御端子及び第2の制御端子にそ
れぞれ入力し、パルス幅(T)の信号を該第6の論理ゲ
ート回路から出力させ、上記パルス幅(T)の信号を走
査線2本ずつ順次入力することを特徴とする方法であ
る。
となり、従来の半分となる。従って、液晶表示装置を動
作させるための駆動信号が少なく、かつ歩留向上を実現
し得る液晶表示装置の駆動方法を提供することができる
という効果を奏する。
ずつ順次入力する。このため、請求項8記載の液晶表示
装置を用いて、走査線2本ずつ順次入力する2本同時走
査を行うことができるという効果を奏する。
示すものであり、垂直駆動回路の構成を示すブロック図
である。
ミングチャートである。
を示すものであり、垂直駆動回路の構成を示すブロック
図である。
ミングチャートである。
の形態を示すものであり、垂直駆動回路の構成を示すブ
ロック図である。
ミングチャートである。
の形態を示すものであり、垂直駆動回路の構成を示すブ
ロック図である。
ミングチャートである。
施の形態を示すものであり、垂直駆動回路の構成を示す
ブロック図である。
イミングチャートである。
らに他の実施の形態を示すものであり、図1に示す垂直
駆動回路を用いて走査線1本おきに順次入力するインタ
ーレース走査を示すタイミングチャートである。
ずつ順次入力する2本同時走査を示すタイミングチャー
トである。
らに他の実施の形態を示すものであり、図4に示す垂直
駆動回路を用いて走査線1本おきに順次入力するインタ
ーレース走査を示すタイミングチャートである。
ずつ順次入力する2本同時走査を示すタイミングチャー
トである。
らに他の実施の形態を示すものであり、図6に示す垂直
駆動回路を用いて走査線1本おきに順次入力するインタ
ーレース走査を示すタイミングチャートである。
ずつ順次入力する2本同時走査を示すタイミングチャー
トである。
らに他の実施の形態を示すものであり、図8に示す垂直
駆動回路を用いて走査線1本おきに順次入力するインタ
ーレース走査を示すタイミングチャートである。
ずつ順次入力する2本同時走査を示すタイミングチャー
トである。
る。
動方法を示すタイミングチャートである。
路) 12 ANDゲート回路(第1の論理ゲート
回路) 13 NANDゲート回路(第2の論理ゲー
ト回路) 14 出力バッファ回路(第2の論理ゲート
回路、第3の論理ゲート回路) 15 NANDゲート回路(第3の論理ゲー
ト回路、第6の論理ゲート回路) 20 垂直駆動回路 21 ANDゲート回路(第4の論理ゲート
回路、パルス幅短縮手段) 30 垂直駆動回路 31 ANDゲート回路(第5の論理ゲート
回路) 40 垂直駆動回路 50 垂直駆動回路 CLK クロック信号(正パルス) /CLK 反転クロック信号(逆パルス) G1〜G4 第2の制御信号 PP1・PP2 第3の制御信号 STa スタートパルス
Claims (17)
- 【請求項1】複数の走査線と複数の信号線との各交点に
スイッチング素子が配置されたアクティブマトリクスア
レイと、上記走査線を駆動する垂直駆動回路と、上記信
号線を駆動する水平駆動回路とからなる液晶表示装置に
おいて、 上記垂直駆動回路は、 スタートパルスを入力することにより、パルス信号をク
ロック信号の半周期分ずつ順次シフトして出力するN段
(Nは正の整数)の走査回路と、 M個(Mは2以上の整数)毎に各第1の制御端子が共通
接続されて、これら共通接続された第1の制御端子毎に
上記N段の走査回路からの出力信号がそれぞれ入力され
ると共に、(M−1)個おきにM種類の第2の制御信号
を入力するための各第2の制御端子が共通接続された
(N×M)個の第1の論理ゲート回路と、 上記第1の諭理ゲート回路の出力と、第3の制御端子か
ら2種類の第3の制御信号のうちのいずれかとが入力さ
れる第2の論理ゲート回路とを備えていることを特徴と
する液晶表示装置。 - 【請求項2】複数の走査線と複数の信号線との各交点に
スイッチング素子が配置されたアクティブマトリクスア
レイと、上記走査線を駆動する垂直駆動回路と、上記信
号線を駆動する水平駆動回路とからなる液晶表示装置に
おいて、 上記垂直駆動回路は、 スタートパルスを入力することにより、パルス信号をク
ロック信号の半周期分ずつ順次シフトして出力するN段
(Nは正の整数)の走査回路と、 上記各走査回路の出力パルスのパルス幅を小さくして出
力するパルス幅短縮手段と、 M個(Mは2以上の整数)毎に各第1の制御端子が共通
接続されて、これら共通接続された第1の制御端子毎に
上記各パルス幅短縮手段からの出力信号がそれぞれ入力
されると共に、(M−1)個おきにM種類の第2の制御
信号を入力するための各第2の制御端子が共通接続され
た(N×M)個の第3の論理ゲート回路とを備えている
ことを特徴とする液晶表示装置。 - 【請求項3】上記パルス幅短縮手段は、上記N段の走査
回路における隣り合う出力パルスが入力される第4の論
理ゲート回路からなることを特徴とする請求項2記載の
液晶表示装置。 - 【請求項4】上記パルス幅短縮手段には、上記N段の走
査回路における前段又は後段に予備の走査回路が設けら
れていることを特徴とする請求項3記載の液晶表示装
置。 - 【請求項5】上記パルス幅短縮手段は、上記N段の走査
回路における出力パルスと、正・逆パルスからなる2種
類の各第4の制御信号のうちのいずれかとが入力される
第5の論理ゲート回路からなることを特徴とする請求項
2記載の液晶表示装置。 - 【請求項6】上記第3の制御信号又は第4の制御信号
は、クロック信号及び反転クロック信号からなることを
特徴とする請求項1又は5記載の液晶表示装置。 - 【請求項7】M=4であることを特徴とする請求項1〜
6のいずれか1項に記載の液晶表示装置。 - 【請求項8】複数の走査線と複数の信号線との各交点に
スイッチング素子が配置されたアクティブマトリクスア
レイと、上記走査線を駆動する垂直駆動回路と、上記信
号線を駆動する水平駆動回路とからなる液晶表示装置に
おいて、 上記垂直駆動回路は、 スタートパルスを入力することにより、パルス信号をク
ロック信号の半周期分ずつ順次シフトして出力する2×
N段(Nは正の整数)の走査回路と、 M個(Mは2以上の整数)毎に各第1の制御端子が共通
接続されて、これら共通接続された第1の制御端子毎に
上記2×N段の走査回路からの1段おきの出力信号がそ
れぞれ入力されると共に、(M−1)個おきにM種類の
第2の制御信号を入力するための各第2の制御端子が共
通接続された(N×M)個の第6の論理ゲート回路とを
備えていることを特徴とする液晶表示装置。 - 【請求項9】請求項1記載の液晶表示装置の駆動方法で
あって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(2×M×T)であるスタート
パルスを入力することにより、周期が(2×M×T)で
あるクロック信号を使用して半周期分順次シフトした信
号をそれぞれ発生させ、 次に、上記半周期分順次シフトした各信号と、周期が
(M×T)であってパルス幅(T)のパルスを出力する
M種類の第2の制御信号とを各第1の論理ゲート回路に
おける第1の制御端子及び第2の制御端子にそれぞれ入
力して、これら各第1の論理ゲート回路から、各パルス
幅が(T)であって位相が互いに((M−1)×T)離
れた2個のパルスを発生させ、 次に、上記2個のパルスと、周期(2×M×T)かつパ
ルス幅(M×T)の正・逆パルスからなる2種類の各第
3の制御信号のうちのいずれかとを第2の論理ゲート回
路にそれぞれ入力してこれら各第2の論理ゲート回路か
らパルス幅(T)の信号を出力させ、上記パルス幅
(T)の信号を順次走査線に入力することを特徴とする
液晶表示装置の駆動方法。 - 【請求項10】請求項2記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(2×M×T)であるスタート
パルスを入力することにより、周期が(2×M×T)で
あるクロック信号を使用して半周期分順次シフトした信
号をそれぞれ発生させ、 次に、上記半周期分順次シフトした信号をパルス幅短縮
手段に入力してパルス幅(M×T)のパルスをそれぞれ
発生させ、 上記パルス幅短縮手段からの出力と、周期が(M×T)
であってパルス幅(T)のパルスを出力するM種類の第
2の制御信号とを各第3の論理ゲート回路における第1
の制御端子及び第2の制御端子にそれぞれ入力し、これ
ら各第3の論理ゲート回路から各パルス幅が(T)の信
号を発生させ、上記パルス幅(T)の信号を順次走査線
に入力することを特徴とする液晶表示装置の駆動方法。 - 【請求項11】請求項8記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力することにより、周期が(M×T)であるクロ
ック信号を使用して半周期分順次シフトした信号をそれ
ぞれ発生させ、 次に、上記2×N段の走査回路からの1段おきに取り出
した1周期分順次シフトした各出力信号と、周期が(M
×T)であってパルス幅(T)のパルスを出力するM種
類の第2の制御信号とを各第6の論理ゲート回路におけ
る第1の制御端子及び第2の制御端子にそれぞれ入力
し、これら各第6の論理ゲート回路から各パルス幅が
(T)の信号を発生させ、上記パルス幅(T)の信号を
順次走査線に入力することを特徴とする液晶表示装置の
駆動方法。 - 【請求項12】請求項1記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、 次に、上記半周期分順次シフトした信号と、M種類の制
御端子のうち(M/2)個の制御端子に周期が((M/
2)×T)の制御信号とを第1の論理ゲート回路に入力
し、パルス幅が(T)で(((M/2)−1)×T)離
れた2個のパルスを第1の論理ゲート回路から発生さ
せ、 上記2個のパルスと周期が(M×T)である第3の制御
信号とを第2の論理ゲート回路に入力し、パルス幅
(T)の信号を該第2の論理ゲート回路から出力させ、
上記パルス幅(T)の信号を走査線1本おきに順次入力
することを特徴とする液晶表示装置の駆動方法。 - 【請求項13】請求項1記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、 次に、上記半周期分順次シフトした信号と、M種類の制
御端子に周期が((M/2)×T)であるM/2種類の
制御信号とを第1の論理ゲート回路に入力し、パルス幅
が(T)で(((M/2)−1)×T)離れた2個のパ
ルスを第1の論理ゲート回路から発生させ、 上記2個のパルスと周期(M×T)である第3の制御信
号とを第2の論理ゲート回路に入力し、パルス幅(T)
の信号を該第2の論理ゲート回路から出力させ、 上記パルス幅(T)の信号を走査線2本ずつ順次入力す
ることを特徴とする液晶表示装置の駆動方法。 - 【請求項14】請求項2記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、 次に、上記半周期分順次シフトした信号をパルス幅短縮
手段に入力し、パルス幅(M×T/2)のパルスをそれ
ぞれ発生させ、 上記パルス幅短縮手段からの出力と、M本の制御端子の
うち(M/2)本の制御端子には周期が(M×T/2)
である制御信号とを各第3の論理ゲート回路における第
1の制御端子及び第2の制御端子にそれぞれ入力し、パ
ルス幅(T)の信号を該第3の論理ゲート回路から出力
させ、 上記パルス幅(T)の信号を走査線1本おきに順次入力
することを特徴とする液晶表示装置の駆動方法。 - 【請求項15】請求項2記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、次に、上記半周期分順次シフトした信号をパルス幅
短縮手段に入力し、パルス 幅(M×T/2)のパルスをそれぞれ発生させ、 上記パルス幅短縮手段からの出力と、M本の制御端子に
は周期が(M×T/2)であるM/2種類の制御信号と
を各第3の論理ゲート回路における第1の制御端子及び
第2の制御端子にそれぞれ入力し、 パルス幅(T)の信号を該第3の論理ゲート回路から出
力させ、 上記パルス幅(T)の信号を走査線2本ずつ順次入力す
ることを特徴とする液晶表示装置の駆動方法。 - 【請求項16】請求項8記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、 次に、上記2×N段の走査回路からの1段おきに取り出
した1周期分順次シフトした各出力信号と、M本の制御
端子のうち(M/2)本の制御端子には周期が(M×T
/2)である制御信号とを各第6の論理ゲート回路にお
ける第1の制御端子及び第2の制御端子にそれぞれ入力
し、パルス幅(T)の信号を該第6の論理ゲート回路か
ら出力させ、 上記パルス幅(T)の信号を走査線1本おきに順次入力
することを特徴とする表示装置の駆動方法。 - 【請求項17】請求項8記載の液晶表示装置の駆動方法
であって、 前記垂直駆動回路における走査回路に、走査線選択期間
をTとして、パルス幅が(M×T)であるスタートパル
スを入力し、周期が(M×T)であるクロック信号を使
用して半周期分順次シフトした信号をそれぞれ発生さ
せ、 次に、上記2×N段の走査回路からの1段おきに取り出
した1周期分順次シフトした各出力信号と、M本の制御
端子には周期が(M×T/2)であるM/2種類の制御
信号とを各第6の論理ゲート回路における第1の制御端
子及び第2の制御端子にそれぞれ入力し、パルス幅
(T)の信号を該第6の論理ゲート回路から出力させ、 上記パルス幅(T)の信号を走査線2本ずつ順次入力す
ることを特徴とする液晶表示装置の駆動方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36161098A JP3488107B2 (ja) | 1998-03-30 | 1998-12-18 | 液晶表示装置及びその駆動方法 |
US09/264,880 US6437766B1 (en) | 1998-03-30 | 1999-03-09 | LCD driving circuitry with reduced number of control signals |
US10/160,173 US6831625B2 (en) | 1998-03-30 | 2002-06-04 | LCD driving circuitry with reduced number of control signals |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8432398 | 1998-03-30 | ||
JP10-84323 | 1998-03-30 | ||
JP36161098A JP3488107B2 (ja) | 1998-03-30 | 1998-12-18 | 液晶表示装置及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11344691A true JPH11344691A (ja) | 1999-12-14 |
JP3488107B2 JP3488107B2 (ja) | 2004-01-19 |
Family
ID=26425373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36161098A Expired - Fee Related JP3488107B2 (ja) | 1998-03-30 | 1998-12-18 | 液晶表示装置及びその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3488107B2 (ja) |
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JP2020177228A (ja) * | 2019-03-28 | 2020-10-29 | 聚積科技股▲ふん▼有限公司 | ディスプレイシステム及び該ディスプレイシステムの共用駆動回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106782369B (zh) * | 2016-12-20 | 2019-04-30 | 上海中航光电子有限公司 | 一种扫描电路、栅极驱动电路及显示装置 |
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JP2020177228A (ja) * | 2019-03-28 | 2020-10-29 | 聚積科技股▲ふん▼有限公司 | ディスプレイシステム及び該ディスプレイシステムの共用駆動回路 |
US11132939B2 (en) | 2019-03-28 | 2021-09-28 | Macroblock, Inc. | Display system and shared driving circuit thereof |
JP2022009635A (ja) * | 2019-03-28 | 2022-01-14 | 聚積科技股▲ふん▼有限公司 | ディスプレイシステム及び該ディスプレイシステムの共用駆動回路 |
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Publication number | Publication date |
---|---|
JP3488107B2 (ja) | 2004-01-19 |
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