CN106782369B - 一种扫描电路、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种扫描电路、栅极驱动电路及显示装置，包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且第一上拉节点、第二上拉节点、第一下拉节点和第二下拉节点不仅控制本级子电路中模块工作，还兼顾控制另一级子电路中模块进行工作，即通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。

Description

一种扫描电路、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，更为具体的说，涉及一种扫描电路、栅极驱动电路及显示装置。

背景技术

随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的多样性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。

发明内容

有鉴于此，本发明提供了一种扫描电路、栅极驱动电路及显示装置，包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。

为实现上述目的，本发明提供的技术方案如下：

一种扫描电路，所述扫描电路包括第一级子电路和第二级子电路，其中，所述第一级子电路包括：第一输入模块、第一上拉节点、第一上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第一输出模块、第一输出端和第一电容；以及，所述第二级子电路包括：第二输入模块、第二上拉节点、第二上拉控制模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、第二输出模块、第二输出端和第二电容；

所述第一输入模块响应于第一控制端的信号的控制而控制第一电压端与所述第一上拉节点之间的接通状态，以及，响应于第二控制端的信号而控制第二电压端与所述第一上拉节点之间的接通状态，其中，所述第一电压端和第二电压端输出的信号的电平相反；所述第二输入模块响应于第三控制端的信号而控制所述第一电压端与所述第二上拉节点之间的接通状态，以及，响应于第四控制端的信号而控制所述第二电压端与所述第二上拉节点之间的接通状态；

所述第一上拉控制模块响应于所述第一上拉节点的信号而控制所述第一下拉节点和第二下拉节点分别与第三电压端之间的接通状态；所述第二上拉控制模块响应于所述第二上拉节点的信号而控制所述第二下拉节点和第一下拉节点分别与所述第三电压端之间的接通状态；

所述第一下拉生成模块响应于第一信号端的信号而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的信号而控制所述第二信号端与所述第一下拉节点的接通状态；所述第二下拉生成模块响应于所述第二信号端的信号而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的信号而控制所述第一信号端与所述第二下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述第一上拉控制模块和/或所述第二上拉控制模块控制所述第三电压端分别与所述第一下拉节点和第二下拉节点接通时，所述第一下拉节点和第二下拉节点的信号为所述第三电压端的输出信号；

所述第一下拉控制模块响应于所述第一下拉节点的信号而控制所述第一上拉节点、第二上拉节点、第一输出端和第二输出端分别与所述第三电压端之间的接通状态；所述第二下拉控制模块响应于所述第二下拉节点的信号而控制所述第二上拉节点、第一上拉节点、第二输出端和第一输出端分别与所述第三电压端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号而控制所述第一时钟信号端与所述第一输出端的接通状态；所述第二输出模块响应于所述第二上拉节点的信号而控制所述第二时钟信号端与所述第二输出端的接通状态；

以及，所述第一电容用于将所述第一输出端的信号耦合至所述第一上拉节点，所述第二电容用于将所述第二输出端的信号耦合至所述第二上拉节点。

相应的，本发明还提供了一种栅极驱动电路，所述栅极驱动电路包括N级扫描电路为第一级扫描电路至第N级扫描电路，其中，每一级扫描电路均为上述的扫描电路，N为不小于2的整数。

相应的，本发明还提供了一种显示装置，所述显示装置包括上述的栅极驱动电路。

相较于现有技术，本发明提供的技术方案至少具有以下优点：

本发明提供了一种扫描电路、栅极驱动电路及显示装置，包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且第一上拉节点、第二上拉节点、第一下拉节点和第二下拉节点不仅控制本级子电路中模块工作，还兼顾控制另一级子电路中模块进行工作，即通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种扫描电路的结构示意图；

图2为本申请实施例提供的另一种扫描电路的结构示意图；

图3为本申请实施例提供的一种沿第一方向扫描的时序图；

图4为本申请实施例提供的一种沿第二方向扫描的时序图；

图5为本申请实施例提供的一种栅极驱动电路的结构示意图；

图6为本申请实施例提供的一种显示装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的多样性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。

基于此，本申请实施例提供了一种扫描电路、栅极驱动电路及显示装置，包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图6所示，对本申请实施例提供的具体方案进行详细描述。

参考图1所示，为本申请实施例提供的一种扫描电路的结构示意图，扫描电路应用于栅极驱动电路，其中，所述扫描电路包括：

包括第一级子电路和第二级子电路，其中，所述第一级子电路包括：第一输入模块101、第一上拉节点P1、第一上拉控制模块201、第一下拉节点Q1、第一下拉控制模块301、第一下拉生成模块401、第一输出模块501、第一输出端Gout1和第一电容C1；以及，所述第二级子电路包括：第二输入模块102、第二上拉节点P2、第二上拉控制模块202、第二下拉节点Q2、第二下拉控制模块302、第二下拉生成模块402、第二输出模块502、第二输出端Gout2和第二电容C2；

所述第一输入模块101响应于第一控制端SET1的信号的控制而控制第一电压端DIR1与所述第一上拉节点P1之间的接通状态，以及，响应于第二控制端RESET1的信号而控制第二电压端DIR2与所述第一上拉节点P1之间的接通状态，其中，所述第一电压端DIR1和第二电压端DIR2输出的信号的电平相反；所述第二输入模块102响应于第三控制端SET2的信号而控制所述第一电压端DIR1与所述第二上拉节点P2之间的接通状态，以及，响应于第四控制端RESET2的信号而控制所述第二电压端DIR2与所述第二上拉节点P2之间的接通状态；

所述第一上拉控制模块201响应于所述第一上拉节点P1的信号而控制所述第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间的接通状态；所述第二上拉控制模块202响应于所述第二上拉节点P2的信号而控制所述第二下拉节点Q2和第一下拉节点Q1分别与所述第三电压端V3之间的接通状态；

所述第一下拉生成模块401响应于第一信号端V1的信号而控制所述第三电压端V3与所述第一下拉节点Q1的接通状态，以及，响应于第二信号端V2的信号而控制所述第二信号端V2与所述第一下拉节点Q1的接通状态；所述第二下拉生成模块402响应于所述第二信号端V2的信号而控制所述第三电压端V3与所述第二下拉节点Q2的接通状态，以及，响应于所述第一信号端V1的信号而控制所述第一信号端V1与所述第二下拉节点Q2的接通状态，其中，所述第一信号端V1和所述第二信号端V2的输出信号为互补时钟信号，可选的，所述第一信号端V1和所述第二信号端V2的输出信号的周期长于所述第一时钟信号端CK1和所述第二时钟信号端CK2输出的信号；可选的，所述第一信号端V1和所述第二信号端V2的输出信号扫描完整个面板后反转一次。且在所述第一上拉控制模块201和/或所述第二上拉控制模块202控制所述第三电压端V3分别与所述第一下拉节点Q1和第二下拉节点Q2接通时，所述第一下拉节点Q1和第二下拉节点Q2的信号为所述第三电压端V3的输出信号；

所述第一下拉控制模块301响应于所述第一下拉节点Q1的信号而控制所述第一上拉节点P1、第二上拉节点P2、第一输出端Gout1和第二输出端Gout2分别与所述第三电压端V3之间的接通状态；所述第二下拉控制模块302响应于所述第二下拉节点Q2的信号而控制所述第二上拉节点P2、第一上拉节点P1、第二输出端Gout2和第一输出端Gout1分别与所述第三电压端V3之间的接通状态；

所述第一输出模块501响应于所述第一上拉节点P1的信号而控制所述第一时钟信号端CK1与所述第一输出端Gout1的接通状态；所述第二输出模块502响应于所述第二上拉节点P2的信号而控制所述第二时钟信号端CK2与所述第二输出端Gout2的接通状态；

以及，所述第一电容C1用于将所述第一输出端Gout1的信号耦合至所述第一上拉节点P1，所述第二电容C2用于将所述第二输出端Gout2的信号耦合至所述第二上拉节点P2。

本申请实施例提供的扫描电路，其包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且第一上拉节点、第二上拉节点、第一下拉节点和第二下拉节点不仅控制本级子电路中模块工作，还兼顾控制另一级子电路中模块进行工作，即通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。

结合图2所示，对本申请实施例提供的一种具体的扫描电路的结构进行详细的描述。其中，图2为本申请实施例提供的另一种扫描电路的结构示意图。

参考图1与图2所示，在本申请一实施例中，所述第一输入模块101包括：第一晶体管M1和第二晶体管M2；

其中，所述第一晶体管M1的栅极电连接至所述第一控制端SET1，所述第一晶体管M1的第一端电连接至所述第一电压端DIR1，所述第一晶体管M1的第二端电连接至所述第一上拉节点P1，所述第二晶体管M2的栅极电连接至所述第二控制端RESET1，所述第二晶体管M2的第一端电连接至所述第二电压端DIR2，所述第二晶体管M2的第二端电连接至所述第一上拉节点P1。

为了制作方便，在本申请一实施例中，第一输入模块101和第二输入模块102的电路结构可以设计为相同的电路结构，即，所述第二输入模块102包括：

第十二晶体管M12和第十三晶体管M13；

其中，所述第十二晶体管M12的栅极电连接至所述第三控制端SET2，所述第十二晶体管M12的第一端电连接至所述第一电压端DIR1，所述第十二晶体管M12的第二端电连接至所述第二上拉节点P2，所述第十三晶体管M13的栅极电连接至所述第四控制端RESET2，所述第十三晶体管M13的第一端电连接至所述第二电压端DIR2，所述第十三晶体管M13的第二端电连接至所述第二上拉节点P2。

此外，在本申请其他实施例中，第一输入模块101和第二输入模块102的电路结构还可以为不同电路结构，对此本申请不做具体限制，需要根据实际应用进行具体设计。

需要说明的是，本申请实施例优选提供的第一晶体管M1和第二晶体管M2的导通类型相同；以及，第十二晶体管M12和第十三晶体管M13的导通类型相同。另外，在本申请一实施例中，由于需要将第一上拉节点P1和第二上拉节点P2的信号明确，因而对于第一输入模块101而言，在第一控制端SET1控制第一上拉节点P1和第一电压端DIR1之间接通时，第二控制端RESET1不能同时控制第一上拉节点P1和第二电压端DIR2之间接通，以及，在第二控制端RESET1控制第一上拉节点P1和第二电压端DIR2之间接通时，第一控制端SET1不能同时控制第一上拉节点P1和第一电压端DIR1之间接通；同样的，对于第二输入模块102而言，在第三控制端SET2控制第二上拉节点P2与第一电压端DIR1之间接通时，第四控制端RESET2不能同时控制第二上拉节点P2和第二电压端DIR2之间接通，以及，在第四控制端RESET2控制第二上拉节点P2和第二电压端DIR1之间接通时，第三控制端SET2不能同时控制第二上拉节点P2和第一电压端DIR1之间接通。也就是说，第一晶体管M1和第二晶体管M2不能同时导通，以及，第十二晶体管M12和第十三晶体管M13同样不能同时导通。

此外，本申请实施例提供的第三电压端V3输出的信号可以为高电平信号，还可以为低电平信号，对此需要根据实际应用进行具体设计，主要满足第三电压端V3输出的电平信号为不能扫描栅极线(即该信号不能对与栅极线连接的像素阵列进行扫描)、且不能控制栅极与第三电压端V3直接或间接连通的晶体管导通即可。

参考图1与图2所示，本申请实施例提供的所述第一上拉控制模块201包括：第三晶体管M3和第四晶体管M4；

其中，所述第三晶体管M3的栅极电连接至所述第一上拉节点P1，所述第三晶体管M3的第一端电连接至所述第三电压端V3，所述第三晶体管M3的第二端电连接至所述第一下拉节点Q1，所述第四晶体管M4的栅极电连接至所述第一上拉节点P1，所述第四晶体管M4的第一端电连接至所述第三电压端V3，所述第四晶体管M4的第二端电连接至所述第二下拉节点Q2。

为了制作方便，在本申请一实施例中，第一上拉控制模块201和第二上拉控制模块202的电路结构可以设计为相同的电路结构，即，所述第二上拉控制模块202包括：第十四晶体管M14和第十五晶体管M15；

其中，所述第十四晶体管M14的栅极电连接至所述第二上拉节点P2，所述第十四晶体管M14的第一端电连接至所述第三电压端V3，所述第十四晶体管M14的第二端电连接至所述第二下拉节点Q2，所述第十五晶体管M15的栅极电连接至所述第二上拉节点P2，所述第十五晶体管M15的第一端电连接至所述第三电压端V3，所述第十五晶体管M15的第二端电连接至所述第一下拉节点Q1。

此外，在本申请其他实施例中，第一上拉控制模块201和第二上拉控制模块202的电路结构还可以为不同电路结构，对此本申请不做具体限制，需要根据实际应用进行具体设计。

需要说明的是，本申请实施例优选提供的第三晶体管M3和第四晶体管M4的导通类型相同；以及，第十四晶体管M14和第十五晶体管M15的导通类型相同。

参考图1与图2所示，本申请实施例提供的所述第一下拉控制模块301包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；

其中，所述第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8的栅极均电连接至所述第一下拉节点Q1，所述第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8的第一端均电连接至所述第三电压端V3，所述第五晶体管M5的第二端电连接至所述第一上拉节点P1，所述第六晶体管M6的第二端电连接至所述第一输出端Gout1，所述第七晶体管M7的第二端电连接至所述第二上拉节点P2，所述第八晶体管M8的第二端电连接至所述第二输出端Gout2。

为了制作方便，在本申请一实施例中，第一下拉控制模块301和第二下拉控制模块302的电路结构可以设计为相同的电路结构，即，所述第二下拉控制模块302包括：第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19；

其中，所述第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19的栅极均电连接至所述第二下拉节点Q2，所述第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19的第一端均电连接至所述第三电压端V3，所述第十六晶体管M16的第二端电连接至所述第二上拉节点P2，所述第十七晶体管M17的第二端电连接至所述第二输出端Gout2，所述第十八晶体管M18的第二端电连接至所述第一上拉节点P1，所述第十九晶体管M19的第二端电连接至所述第一输出端Gout1。

此外，在本申请其他实施例中，第一下拉控制模块301和第二下拉控制模块302的电路结构还可以设计为不同的电路结构，对此本申请不做具体限制，需要根据实际应用进行具体设计。

需要说明的是，在本申请实施例优选提供的第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8的导通类型相同；以及，第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19的导通类型相同。

参考图1与图2所示，本申请实施例提供的所述第一下拉生成模块401包括：第九晶体管M9和第十晶体管M10；

其中，所述第九晶体管M9的栅极电连接至所述第一信号端V1，所述第九晶体管M9的第一端电连接至所述第三电压端V3，所述第九晶体管M9的第二端电连接至所述第一下拉节点Q1，所述第十晶体管M10的栅极电连接至所述第二信号端V2，所述第十晶体管M10的第一端电连接至所述第二信号端V2，所述第十晶体管M10的第二端电连接至所述第一下拉节点Q1。

为了制作方便，在本申请一实施例中，第一下拉生成模块401和第二下拉生成模块402的电路结构可以设计为相同的电路结构，即，所述第二下拉生成模块402包括：第二十晶体管M20和第二十一晶体管M21；

其中，所述第二十晶体管M20的栅极电连接至所述第二信号端V2，所述第二十晶体管M20的第一端电连接至所述第三电压端V3，所述第二十晶体管M20的第二端电连接至所述第二下拉节点Q2，所述第二十一晶体管M21的栅极电连接至所述第一信号端V1，所述第二十一晶体管M21的第一端电连接至所述第一信号端V1，所述第二十一晶体管M21的第二端电连接至所述第二下拉节点Q2。

此外，在本申请其他实施例中，第一下拉生成模块401和第二下拉生成模块402的电路结构可以设计为不相同的电路结构，对此本申请不做具体限制，需要根据实际应用进行具体设计。

需要说明的是，在本申请实施例优选提供的第九晶体管M9和第十晶体管M10的导通类型相同；以及，第二十晶体管M20和第二十一晶体管M21的导通类型相同。以及，为了满足在所述第一上拉控制模块201和/或所述第二上拉控制模块202控制所述第三电压端V3分别与所述第一下拉节点Q1和第二下拉节点Q2接通时，所述第一下拉节点Q1和第二下拉节点Q2的信号为所述第三电压端V3的输出信号，本申请实施例提供的第三晶体管M3和第十五晶体管M15的宽长比均大于第十晶体管M10的宽长比，以及，第四晶体管M4和第十四晶体管M14的宽长比均大于第二十一晶体管M21的宽长比。

参考图1和图2所示，本申请实施例提供的所述第一输出模块501包括：第十一晶体管M11；

其中，所述第十一晶体管M11的栅极电连接至所述第一上拉节点P1，所述第十一晶体管M11的第一端电连接至所述第一时钟信号端CK1，所述第十一晶体管M11的第二端电连接至所述第一输出端Gout1。

为了制作方便，在本申请一实施例中，第一输出模块501和第二输出模块502的电路结构可以设计为相同电路结构，即，所述第二输出模块502包括：第二十二晶体管M22；

其中，所述第二十二晶体管M22的栅极电连接至所述第二上拉节点P2，所述第二十二晶体管M22的第一端电连接至所述第二时钟信号端CK2，所述第二十二晶体管M22的第二端电连接至所述第二输出端Gout2。

此外，在本申请其他实施例中，第一输出模块501和第二输出模块502的电路结构还可以设计为不同电路结构，对此本申请不做具体限制，需要根据实际应用进行具体设计。

为了保证第一电容C1能够将第一输出端Gout1的信号耦合至第一上拉节点P1，和为了保证第二电容C2能够将第二输出端Gout2的信号耦合至第二上拉节点P2，参考图2所示，本申请实施例提供的所述第一电容C1的第一极板电连接至所述第一输出端Gout1，所述第一电容C1的第二极板电连接至所述第一上拉节点P1；

以及，所述第二电容C2的第一极板电连接至所述第二输出端Gout2，所述第二电容C2的第二极板电连接至所述第二上拉节点P2。

本申请实施例提供的扫描电路优选为能够实现双向扫描的扫描电路，以使由该扫描电路组成的栅极驱动电路，能够实现正向扫描和反向扫描。其中，在沿第一方向扫描时，所述第一级子电路先于所述第二级子电路输出扫描信号；以及，在沿第二方向扫描时，所述第二级子电路先于所述第一级子电路输出所述扫描信号。需要说明的是，对于第一方向和第二方向与正向和反向对应关系，本申请实施例不做具体限制。

在本申请一实施例中，由于第一下拉生成模块401和第二下拉生成模块402与第一信号端V1和第二信号端V2的连接关系相反，且第一信号端V1和第二信号端V2的输出信号为互补时钟信号，所以在扫描电路扫描完毕后，第一下拉节点Q1和第二下拉节点Q2的信号交替为第二信号端V2和第一信号端V1输出的有效电平信号，为了达到降低功耗的目的，本申请实施例优选的所述第一信号端V1和第二信号端V2的输出信号均为帧反转信号，即，使得第一下拉节点Q1和第二下拉节点Q2在栅极驱动电路扫描完毕后，其上的有效电平信号为一帧画面交替变换一次。

下面结合驱动方法对本申请实施例提供的扫描电路的各个组成模块和组成模块的每个晶体管的接通和截止情况进行进一步的描述。需要说明的是，下面以高电平信号有效的扫描电路进行描述，即，以第一晶体管M1至第二十二晶体管M22均为N型晶体管为例进行说明，以及，以第三电压端V3的输出信号为低电平，扫描电路的第一输出端Gout1和第二输出端Gout2输出的有效电平信号均为高电平为例进行说明。

结合图1、图2、图3和图4所示，对本申请实施例提供的驱动方法进行详细说明，其中，本申请实施例提供的驱动方法，应用于上述的扫描电路，且驱动方法包括：第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。

参考图3所示，为本申请实施例提供的一种沿第一方向扫描的时序图，即，沿第一级子电路至第二级子电路进行扫描，其中，第一电压端DIR1的输出信号为高电平，第二电压端DIR2的输出信号为低电平，在沿第一级子电路至第二级子电路进行扫描时：

在第一阶段T1，第一输入模块101响应于第一控制端SET1的信号，而控制第一电压端DIR1与第一上拉节点P1之间接通，以使第一上拉节点P1的信号为第一电压端DIR1输出的高电平；其中，第一上拉控制模块201响应于第一上拉节点P1的信号而控制第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通；第一输出模块501响应于第一上拉节点P1的信号而控制第一时钟信号端CK1与第一输出端Gout1之间接通。

具体结合图2和图3所示，在第一阶段T1，第一控制端SET1输出高电平，进而控制第一晶体管M1导通，使得第一上拉节点P1的信号为第一电压端DIR1输出的高电平；第一上拉节点P1控制第三晶体管M3和第四晶体管M4导通，使得第一下拉节点Q1和第二下拉节点Q2的信号均为第三电压端V3输出的低电平；以及，第一上拉节点P1控制第十一晶体管M11导通，第十一晶体管M11将第一时钟信号端CK1输出的低电平，传输至第一输出端Gout1。

在第二阶段T2，第一输出模块501响应于第一上拉节点P1的信号，而控制第一时钟信号端CK1与第一输出端Gout1之间接通，且第一时钟信号端CK1输出信号为扫描信号(即高电平信号)；以及，第二输入模块102响应于第三控制端SET2的信号，而控制第一电压端DIR1与第二上拉节点P2之间接通；其中，第一上拉控制模块201响应于第一上拉节点P1的信号，而控制第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通；第二上拉控制模块202响应于第二上拉节点P2的信号，而控制第二下拉节点Q2和第一下拉节点Q1分别与第三电压端V3之间接通；第二输出模块502响应于第二上拉节点P2的信号，而控制第二时钟信号端CK2与所述第二输出端Gout2之间接通。

具体结合图2和图3所示，在第二阶段T2，此时第十一晶体管M11将第一时钟信号端CK1输出的高电平(即扫描信号)传输至第一输出端Gout1和第一电容C1的一极板，第一输出端Gout1对其相应连接的栅极线进行扫描，且第一电容C1将连接另一极板的第一上拉节点P1的信号再次拉高。由于第一上拉节点P1的信号为更高的高电平，因而与第一上拉节点P1连通的晶体管保持在第一阶段T1的状态不变。另外，在第二阶段T2时，第三控制端SET2同样输出为高电平信号，而控制第十二晶体管M12导通，使得第二上拉节点P2的信号为第一电压端DIR1输出的高电平；第二上拉节点P2控制第十四晶体管M14和第十五晶体管M15导通，使得第三电压端V3输出的低电平分别传输至第二下拉节点Q2和第一下拉节点Q1，使得第一下拉节点Q1和第二下拉节点Q2的信号更加稳定；且第二上拉节点P2还控制第二十二晶体管M22导通，使得第二十二晶体管M22传输第二时钟信号端CK2输出的低电平至第二输出端Gout2。

在第三阶段T3，第二输出模块502响应于第二上拉节点P2的信号，而控制第二时钟信号端CK2与第二输出端Gout2之间接通，且第二时钟信号端CK2输出信号为扫描信号(即高电平信号)；以及，所述第一输入模块101响应于第二控制端RESET1的信号，而控制第二电压端DIR2与第一上拉节点P1之间接通；第二上拉控制模块202响应于第二上拉节点P2的信号，而控制第二下拉节点Q2和第一下拉节点Q1分别与所述第三电压端V3之间接通。

具体结合图2和图3所示，在第三阶段T3，此时第二十二晶体管M22将第二时钟信号端CK2输出的高电平(即扫描信号)传输至第二输出端Gout2和第二电容C2的一极板，第二输出端Gout2对与其相应连接的栅极线进行扫描，且第二电容C2将连接另一极板的第二上拉节点P2的信号再次拉高。由于第二上拉节点P2的信号为更高的高电平，因而与第二上拉节点P2连通的晶体管保持在第二阶段T2的状态不变。另外，在第三阶段T3时，第二控制端RESET1输出高电平，而控制第二晶体管M2导通，使得第一上拉节点P1的信号为第二电压端DIR2输出的低电平，此时，与第一上拉节点P1连通的晶体管均为截止状态。

在第四阶段T4，第二输入模块102响应于第四控制端RESET2的信号，而控制第二电压端DIR2与第二上拉节点P2之间接通。在本申请一实施例中，如图3所示时序图，第一下拉生成模块401响应于第二信号端V2的信号，而控制第二信号端V2与第一下拉节点Q1之间接通，进而，第一下拉控制模块301响应于第一下拉节点Q1的信号，而控制第三电压端V3与第一上拉节点P1、第一输出端Gout1、第二上拉节点P2和第二输出端Gout2之间均接通。

或者，在本申请其他实施例中，在第四阶段T4，第二下拉生成模块402响应于第一信号端V1的信号，而控制第一信号端V1与第二下拉节点Q2之间接通，进而，第二下拉控制模块302响应于第二下拉节点Q2的信号，而控制第三电压端V3与第二上拉节点P2、第二输出端Gout2、第一下拉节点P1和第一输出端Gout1之间均接通。

具体的参考图2和图3所示，在第四阶段T4，第四控制端RESET2输出高电平，而控制第十三晶体管M13导通，使得第二上拉节点P2的信号为第二电压端DIR2输出的低电平信号。由于在第四阶段T4时与第一上拉节点P1和第二上拉节点P2连接的晶体管均为截止状态，因而，由于第二信号端V2输出信号为高电平信号，故第十晶体管M10将第二信号端V2输出的高电平信号传输至第一下拉节点Q1；进而，第一下拉节点Q1控制第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8均导通，使得第一上拉节点P1、第一输出端Gout1、第二上拉节点P2和第二输出端Gout2的信号均为第三电压端V3输出的低电平信号。

或者，在本申请其他实施例中，在第四阶段T4，第一信号端V1可以输出高电平信号，第二十一晶体管M21将第一信号端V1输出的高电平信号传输至第二下拉节点Q2；进而，第二下拉节点Q2控制第第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19均导通，使得第二上拉节点P2、第二输出端Gout2、第一下拉节点P1和第一输出端Gout1的信号均为第三电压端V3输出的低电平信号。

以及，参考图4所示，为本申请实施例提供的一种沿第二方向扫描的时序图，即，沿第二级子电路至第一级子电路进行扫描，此时，第一电压端DIR1和第二电压端DIR2输出的信号反相，即第一电压端DIR1输出低电平信号，而第二电压端DIR2输出高电平信号，其中，在沿所述第二级子电路至第一级子电路扫描时：

在第一阶段T1，第二输入模块102响应于第四控制端RESET2的信号，而控制所述第二电压端DIR2与所述第二上拉节点P2之间接通，以使第二上拉节点P2的信号为第二电压端DIR2输出的高电平；其中，第二上拉控制模块202响应于第二上拉节点P2的信号，而控制第二下拉节点Q2和第一下拉节点Q1分别与第三电压端V3之间接通；第二输出模块502响应于第二上拉节点P2的信号，而控制第二时钟信号端CK2与第二输出端Gout2之间接通。

具体结合图2和图4所示，在第一阶段T1，第四控制端RESET2输出为高电平信号，而控制第十三晶体管M13导通，使得第二上拉节点P2的信号为第二电压端DIR2输出的高电平；第二上拉节点P2控制第十四晶体管M14和第十五晶体管M15导通，使得第三电压端V3输出的低电平分别传输至第二下拉节点Q2和第一下拉节点Q1；且第二上拉节点P2还控制第二十二晶体管M22导通，使得第二十二晶体管M22传输第二时钟信号端CK2输出的低电平至第二输出端Gout2。

在第二阶段T2，第二输出模块502响应于第二上拉节点P2的信号，而控制第二时钟信号端CK2与第二输出端Gout2之间接通，且第二时钟信号端CK2输出信号为扫描信号(即高电平信号)；以及，所述第一输入模块101响应于第二控制端RESET1的信号，而控制第二电压端DIR2与第一上拉节点P1之间接通；第二上拉控制模块202响应于第二上拉节点P2的信号，而控制第二下拉节点Q2和第一下拉节点Q1分别与所述第三电压端V3之间接通；第一上拉控制模块201响应于第一上拉节点P1的信号，而控制第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通；以及，第一输出模块501响应于第一上拉节点P1的信号，而控制第一时钟信号端CK1与第一输出端Gout1之间接通。

具体结合图2和图4所示，在第二阶段T2，此时第二十二晶体管M22将第二时钟信号端CK2输出的高电平(即扫描信号)传输至第二输出端Gout2和第二电容C2的一极板，第二输出端Gout2对与其相应连接的栅极线进行扫描，且第二电容C2将连接另一极板的第二上拉节点P2的信号再次拉高。由于第二上拉节点P2的信号为更高的高电平，因而与第二上拉节点P2连通的晶体管保持在第二阶段T2的状态不变。另外，在第二阶段T2时，第二控制端RESET1输出高电平，而控制第二晶体管M2导通，使得第一上拉节点P1的信号为第二电压端DIR2输出的高电平，此时，第一上拉节点P1控制第三晶体管M3和第四晶体管M4导通，使得第一下拉节点Q1和第二下拉节点Q2的信号均为第三电压端V3输出的低电平，使得第一下拉节点Q1和第二下拉节点Q2的信号更加稳定；以及，第一上拉节点P1控制第十一晶体管M11导通，第十一晶体管M11将第一时钟信号端CK1输出的低电平传输至第一输出端Gout1。

在第三阶段T3，第一输出模块501响应于第一上拉节点P1的信号，而控制第一时钟信号端CK1与所述第一输出端Gout1之间接通，且第一时钟信号端CK1输出信号为扫描信号(即高电平信号)；以及，第二输入模块102响应于第三控制端SET2的信号，而控制第一电压端DIR1与第二上拉节点P2之间接通；第一上拉控制模块201响应于第一上拉节点P1的信号，而控制第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通。

具体结合图2和图4所示，在第三阶段T3，此时第十一晶体管M11将第一时钟信号端CK1输出的高电平(即扫描信号)传输至第一输出端Gout1和第一电容C1的一极板，第一输出端Gout1对其相应连接的栅极线进行扫描，且第一电容C1将连接另一极板的第一上拉节点P1的信号再次拉高。由于第一上拉节点P1的信号为更高的高电平，因而与第一上拉节点P1连通的晶体管保持在第一阶段T1的状态不变。另外，在第三阶段T3时，第三控制端SET2同样输出为高电平信号，而控制第十二晶体管M12导通，使得第二上拉节点P2的信号为第一电压端DIR1输出的低电平，此时，与第二上拉节点P2连通的晶体管均为截止状态。

在第四阶段T4，第一输入模块101响应于第一控制端SET1的信号，而控制第一电压端DIR1与第一上拉节点P1之间接通。在本申请一实施例中，如图4所示的时序图，第二下拉生成模块402响应于第一信号端V1的信号，而控制第一信号端V1与第二下拉节点Q2之间接通，进而，第二下拉控制模块302响应于第二下拉节点Q2的信号，而控制第三电压端V3与第二上拉节点P2、第二输出端Gout2、第一下拉节点P1和第一输出端Gout1之间均接通。

或者，在本申请其他实施例中，在第四阶段T4，第一下拉生成模块401响应于第二信号端V2的信号，而控制第二信号端V2与第一下拉节点Q1之间接通，进而，第一下拉控制模块301响应于第一下拉节点Q1的信号，而控制第三电压端V3与第一上拉节点P1、第一输出端Gout1、第二上拉节点P2和第二输出端Gout2之间均接通。

具体的参考图2和图4所示，在第四阶段T4，第一控制端SET1输出高电平，而控制第一晶体管M1导通，使得第一上拉节点P1的信号为第一电压端DIR1输出的低电平；由于在第四阶段T4时与第一上拉节点P1和第二上拉节点P2连接的晶体管均为截止状态，因而，由于第一信号端V1输出高电平信号，第二十一晶体管M21将第一信号端V1输出的高电平信号传输至第二下拉节点Q2；进而，第二下拉节点Q2控制第第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19均导通，使得第二上拉节点P2、第二输出端Gout2、第一下拉节点P1和第一输出端Gout1的信号均为第三电压端V3输出的低电平信号。

或者，在本申请其他实施例中，在第四阶段T4，第二信号端V2可以输出高电平信号，第十晶体管M10将第二信号端V2输出的高电平信号传输至第一下拉节点Q1；进而，第一下拉节点Q1控制第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8均导通，使得第一上拉节点P1、第一输出端Gout1、第二上拉节点P2和第二输出端Gout2的信号均为第三电压端V3输出的低电平信号。

此外，本申请实施例还提供了一种栅极驱动电路，所述栅极驱动电路包括N级扫描电路为第一级扫描电路至第N级扫描电路，其中，每一级扫描电路均为上述任意一实施例所述的扫描电路，N为不小于2的整数。

其中，参考图5所示，为本申请实施例提供的一种栅极驱动电路的结构示意图，其中，定义相邻两级扫描电路为第i级扫描电路1i和第i+1级扫描电路1(i+1)，i为不大于N的正整数；

其中，所述第i级扫描电路1i的第一输出端Gout1与所述第i+1级扫描电路1(i+1)的第一控制端SET1相连，所述第i+1级扫描电路1(i+1)的第一输出端Gout1与所述第i级扫描电路1i的第二控制端RESET1相连；

所述第i级扫描电路1i的第二输出端Gout2与所述第i+1级扫描电路1(i+1)的第三控制端SET2相连，所述第i+1级扫描电路1(i+1)的第二输出端Gout2与所述第i级扫描电路1i的第四控制端RESET2相连。

进一步的，为了节省连线，参考图5所示，在本申请一实施例中，奇数级扫描电路的第一时钟信号端CK1为同一信号端，第二时钟信号端CK2为同一信号端；以及，偶数级扫描电路的第一时钟信号端CK1为同一信号端，第二时钟信号端CK2为同一信号端。

需要说明的是，在本申请实施例提供的栅极驱动电路中，在正向扫描时，第一级扫描电路的第一控制端SET1和第三控制端SET2均通过外接信号线提供初始的控制信号；以及，在反向扫描时，第N级扫描电路的第二控制端RESET1和第四控制端RESET2均通过外接的信号线提供初始的控制信号。在本申请一实施例中，第一级扫描电路的第一控制端SET1和第N级扫描电路的第四控制端RESET2外接提供初始的控制信号的信号线可以为同一信号线；以及，第一级扫描电路的第二控制端SET2和第N级扫描电路的第三控制端RESET1外接提供初始的控制信号的信号线可以为同一信号线。

最后，本申请实施例还提供了一种显示装置，具体参考图6所示，为本申请实施例提供的一种显示装置的结构示意图，其中，所述显示装置包括具有上述任意一实施例提供的栅极驱动电路的显示面板10；

以及，在显示装置为液晶显示装置时，显示装置还包括为显示面板10提供背光源(如箭头所示)的背光源模组20。

需要说明的是，本申请对于提供的显示装置的类型不做具体限制，如在本申请其他实施例中，显示装置还可以为有机发光显示装置。

本申请实施例提供了一种扫描电路、栅极驱动电路及显示装置，包括有两级子电路为第一级子电路和第二级子电路，两级子电路逐级输出扫描信号，且第一上拉节点、第二上拉节点、第一下拉节点和第二下拉节点不仅控制本级子电路中模块工作，还兼顾控制另一级子电路中模块进行工作，即通过第一级子电路和第二级子电路之间相互作用，而使单个子电路运行更加稳定，并且满足栅极驱动电路的多样性的需求。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (17)

1.一种扫描电路，其特征在于，所述扫描电路包括第一级子电路和第二级子电路，其中，所述第一级子电路包括：第一输入模块、第一上拉节点、第一上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第一输出模块、第一输出端和第一电容；以及，所述第二级子电路包括：第二输入模块、第二上拉节点、第二上拉控制模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、第二输出模块、第二输出端和第二电容；

所述第一输入模块响应于第一控制端的信号的控制而控制第一电压端与所述第一上拉节点之间的接通状态，以及，响应于第二控制端的信号而控制第二电压端与所述第一上拉节点之间的接通状态，其中，所述第一电压端和第二电压端输出的信号的电平相反；所述第二输入模块响应于第三控制端的信号而控制所述第一电压端与所述第二上拉节点之间的接通状态，以及，响应于第四控制端的信号而控制所述第二电压端与所述第二上拉节点之间的接通状态；

所述第一上拉控制模块响应于所述第一上拉节点的信号而控制所述第一下拉节点和第二下拉节点分别与第三电压端之间的接通状态；所述第二上拉控制模块响应于所述第二上拉节点的信号而控制所述第二下拉节点和第一下拉节点分别与所述第三电压端之间的接通状态；

所述第一下拉生成模块响应于第一信号端的信号而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的信号而控制所述第二信号端与所述第一下拉节点的接通状态；所述第二下拉生成模块响应于所述第二信号端的信号而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的信号而控制所述第一信号端与所述第二下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述第一上拉控制模块和/或所述第二上拉控制模块控制所述第三电压端分别与所述第一下拉节点和第二下拉节点接通时，所述第一下拉节点和第二下拉节点的信号为所述第三电压端的输出信号；

所述第一下拉控制模块响应于所述第一下拉节点的信号而控制所述第一上拉节点、第二上拉节点、第一输出端和第二输出端分别与所述第三电压端之间的接通状态；所述第二下拉控制模块响应于所述第二下拉节点的信号而控制所述第二上拉节点、第一上拉节点、第二输出端和第一输出端分别与所述第三电压端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号而控制第一时钟信号端与所述第一输出端的接通状态；所述第二输出模块响应于所述第二上拉节点的信号而控制第二时钟信号端与所述第二输出端的接通状态；

以及，所述第一电容用于将所述第一输出端的信号耦合至所述第一上拉节点，所述第二电容用于将所述第二输出端的信号耦合至所述第二上拉节点。

2.根据权利要求1所述的扫描电路，其特征在于，所述第一输入模块包括：第一晶体管和第二晶体管；

其中，所述第一晶体管的栅极电连接至所述第一控制端，所述第一晶体管的第一端电连接至所述第一电压端，所述第一晶体管的第二端电连接至所述第一上拉节点，所述第二晶体管的栅极电连接至所述第二控制端，所述第二晶体管的第一端电连接至所述第二电压端，所述第二晶体管的第二端电连接至所述第一上拉节点。

3.根据权利要求1所述的扫描电路，其特征在于，所述第二输入模块包括：第十二晶体管和第十三晶体管；

其中，所述第十二晶体管的栅极电连接至所述第三控制端，所述第十二晶体管的第一端电连接至所述第一电压端，所述第十二晶体管的第二端电连接至所述第二上拉节点，所述第十三晶体管的栅极电连接至所述第四控制端，所述第十三晶体管的第一端电连接至所述第二电压端，所述第十三晶体管的第二端电连接至所述第二上拉节点。

4.根据权利要求1所述的扫描电路，其特征在于，所述第一上拉控制模块包括：第三晶体管和第四晶体管；

其中，所述第三晶体管的栅极电连接至所述第一上拉节点，所述第三晶体管的第一端电连接至所述第三电压端，所述第三晶体管的第二端电连接至所述第一下拉节点，所述第四晶体管的栅极电连接至所述第一上拉节点，所述第四晶体管的第一端电连接至所述第三电压端，所述第四晶体管的第二端电连接至所述第二下拉节点。

5.根据权利要求1所述的扫描电路，其特征在于，所述第二上拉控制模块包括：第十四晶体管和第十五晶体管；

其中，所述第十四晶体管的栅极电连接至所述第二上拉节点，所述第十四晶体管的第一端电连接至所述第三电压端，所述第十四晶体管的第二端电连接至所述第二下拉节点，所述第十五晶体管的栅极电连接至所述第二上拉节点，所述第十五晶体管的第一端电连接至所述第三电压端，所述第十五晶体管的第二端电连接至所述第一下拉节点。

6.根据权利要求1所述的扫描电路，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；

其中，所述第五晶体管、第六晶体管、第七晶体管和第八晶体管的栅极均电连接至所述第一下拉节点，所述第五晶体管、第六晶体管、第七晶体管和第八晶体管的第一端均电连接至所述第三电压端，所述第五晶体管的第二端电连接至所述第一上拉节点，所述第六晶体管的第二端电连接至所述第一输出端，所述第七晶体管的第二端电连接至所述第二上拉节点，所述第八晶体管的第二端电连接至所述第二输出端。

7.根据权利要求1所述的扫描电路，其特征在于，所述第二下拉控制模块包括：第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管；

其中，所述第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管的栅极均电连接至所述第二下拉节点，所述第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管的第一端均电连接至所述第三电压端，所述第十六晶体管的第二端电连接至所述第二上拉节点，所述第十七晶体管的第二端电连接至所述第二输出端，所述第十八晶体管的第二端电连接至所述第一上拉节点，所述第十九晶体管的第二端电连接至所述第一输出端。

8.根据权利要求1所述的扫描电路，其特征在于，所述第一下拉生成模块包括：第九晶体管和第十晶体管；

其中，所述第九晶体管的栅极电连接至所述第一信号端，所述第九晶体管的第一端电连接至所述第三电压端，所述第九晶体管的第二端电连接至所述第一下拉节点，所述第十晶体管的栅极电连接至所述第二信号端，所述第十晶体管的第一端电连接至所述第二信号端，所述第十晶体管的第二端电连接至所述第一下拉节点。

9.根据权利要求1所述的扫描电路，其特征在于，所述第二下拉生成模块包括：第二十晶体管和第二十一晶体管；

其中，所述第二十晶体管的栅极电连接至所述第二信号端，所述第二十晶体管的第一端电连接至所述第三电压端，所述第二十晶体管的第二端电连接至所述第二下拉节点，所述第二十一晶体管的栅极电连接至所述第一信号端，所述第二十一晶体管的第一端电连接至所述第一信号端，所述第二十一晶体管的第二端电连接至所述第二下拉节点。

10.根据权利要求1所述的扫描电路，其特征在于，所述第一输出模块包括：第十一晶体管；

其中，所述第十一晶体管的栅极电连接至所述第一上拉节点，所述第十一晶体管的第一端电连接至所述第一时钟信号端，所述第十一晶体管的第二端电连接至所述第一输出端。

11.根据权利要求1所述的扫描电路，其特征在于，所述第二输出模块包括：第二十二晶体管；

其中，所述第二十二晶体管的栅极电连接至所述第二上拉节点，所述第二十二晶体管的第一端电连接至所述第二时钟信号端，所述第二十二晶体管的第二端电连接至所述第二输出端。

12.根据权利要求1所述的扫描电路，其特征在于，所述第一电容的第一极板电连接至所述第一输出端，所述第一电容的第二极板电连接至所述第一上拉节点；

以及，所述第二电容的第一极板电连接至所述第二输出端，所述第二电容的第二极板电连接至所述第二上拉节点。

13.根据权利要求1所述的扫描电路，其特征在于，所述第一信号端和第二信号端的输出信号均为帧反转信号。

14.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N级扫描电路为第一级扫描电路至第N级扫描电路，其中，每一级所述扫描电路均为权利要求1～13任意一项所述的扫描电路，N为不小于2的整数。

15.根据权利要求14所述的栅极驱动电路，其特征在于，定义相邻两级扫描电路为第i级扫描电路和第i+1级扫描电路，i为不大于N的正整数；

其中，所述第i级扫描电路的第一输出端与所述第i+1级扫描电路的第一控制端相连，所述第i+1级扫描电路的第一输出端与所述第i级扫描电路的第二控制端相连；

所述第i级扫描电路的第二输出端与所述第i+1级扫描电路的第三控制端相连，所述第i+1级扫描电路的第二输出端与所述第i级扫描电路的第四控制端相连。

16.根据权利要求15所述的栅极驱动电路，其特征在于，奇数级扫描电路的第一时钟信号端为同一信号端，第二时钟信号端为同一信号端；以及，偶数级扫描电路的第一时钟信号端为同一信号端，第二时钟信号端为同一信号端。

17.一种显示装置，其特征在于，所述显示装置包括权利要求14～16任意一项所述的栅极驱动电路。