JPH11312731A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11312731A JPH11312731A JP10120732A JP12073298A JPH11312731A JP H11312731 A JPH11312731 A JP H11312731A JP 10120732 A JP10120732 A JP 10120732A JP 12073298 A JP12073298 A JP 12073298A JP H11312731 A JPH11312731 A JP H11312731A
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Abstract
(57)【要約】
【課題】本発明は、ＣＭＯＳロジック部とフォトダイオ
ードのセル部とを同一基板上に混載してなるＣＭＯＳセ
ンサにおいて、フォトダイオードの白傷などによる歩留
まりの低下を減少できるようにすることを最も主要な特
徴とする。 【解決手段】たとえば、Ｎ型シリコン基板１１上の、Ｃ
ＭＯＳロジック部１２の素子分離領域には、従来からの
選択酸化によるフィールド酸化膜１６を形成する。ま
た、セル部１３の素子分離領域には、選択酸化に用いる
多結晶シリコン膜のみを酸化させて、ＣＭＯＳロジック
部１２のフィールド酸化膜１６よりも薄い、部分フィー
ルド酸化膜１７を形成する。これにより、セル部１３
の、部分フィールド酸化膜１７のエッジ部分にかかる残
留応力を緩和して、転位欠陥の発生を防ぐ構成となって
いる。
ードのセル部とを同一基板上に混載してなるＣＭＯＳセ
ンサにおいて、フォトダイオードの白傷などによる歩留
まりの低下を減少できるようにすることを最も主要な特
徴とする。 【解決手段】たとえば、Ｎ型シリコン基板１１上の、Ｃ
ＭＯＳロジック部１２の素子分離領域には、従来からの
選択酸化によるフィールド酸化膜１６を形成する。ま
た、セル部１３の素子分離領域には、選択酸化に用いる
多結晶シリコン膜のみを酸化させて、ＣＭＯＳロジック
部１２のフィールド酸化膜１６よりも薄い、部分フィー
ルド酸化膜１７を形成する。これにより、セル部１３
の、部分フィールド酸化膜１７のエッジ部分にかかる残
留応力を緩和して、転位欠陥の発生を防ぐ構成となって
いる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）ロジック部と
フォトダイオードのセル部とを同一基板上に混載してな
るＣＭＯＳセンサに用いられるものである。
びその製造方法に関するもので、特に、ＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）ロジック部と
フォトダイオードのセル部とを同一基板上に混載してな
るＣＭＯＳセンサに用いられるものである。
【０００２】
【従来の技術】従来、半導体装置における素子分離の方
法としては、選択酸化法（ＬＯＣＯＳ（LOCal Oxidatio
n of Silicon））が一般によく知られている。これは、
素子領域を窒化（Ｓｉ3 Ｎ4 ）膜で覆った状態で、多結
晶シリコン膜やシリコン基板を酸化させることにより、
素子分離領域にフィールド酸化膜（選択酸化膜）を形成
するものである。
法としては、選択酸化法（ＬＯＣＯＳ（LOCal Oxidatio
n of Silicon））が一般によく知られている。これは、
素子領域を窒化（Ｓｉ3 Ｎ4 ）膜で覆った状態で、多結
晶シリコン膜やシリコン基板を酸化させることにより、
素子分離領域にフィールド酸化膜（選択酸化膜）を形成
するものである。
【０００３】しかしながら、上記した選択酸化法の場
合、フィールド酸化膜のエッジ部分に窒化膜の応力によ
る転位欠陥などを発生させやすく、特に、残留応力によ
り後のデバイス形成時に結晶欠陥を誘発しやすくなると
いう問題があった。
合、フィールド酸化膜のエッジ部分に窒化膜の応力によ
る転位欠陥などを発生させやすく、特に、残留応力によ
り後のデバイス形成時に結晶欠陥を誘発しやすくなると
いう問題があった。
【０００４】図３は、従来の選択酸化法による素子分離
の一例を、ＣＭＯＳセンサを例に示すものである。たと
えば、Ｎ型シリコン基板１０１の表面部には、ＣＭＯＳ
ロジック部のＰチャンネルＭＯＳトランジスタの形成領
域を除く、ＮチャンネルＭＯＳトランジスタの形成領域
およびフォトダイオードのセル部にそれぞれ対応して、
Ｐ型ウェル領域１０２，１０３が形成されている。
の一例を、ＣＭＯＳセンサを例に示すものである。たと
えば、Ｎ型シリコン基板１０１の表面部には、ＣＭＯＳ
ロジック部のＰチャンネルＭＯＳトランジスタの形成領
域を除く、ＮチャンネルＭＯＳトランジスタの形成領域
およびフォトダイオードのセル部にそれぞれ対応して、
Ｐ型ウェル領域１０２，１０３が形成されている。
【０００５】また、上記Ｐ型ウェル領域１０２，１０３
との界面にそれぞれ対応する、上記Ｎ型シリコン基板１
０１の表面部にはフィールド酸化膜１０４が設けられて
いる。各フィールド酸化膜１０４の直下には、それぞ
れ、チャンネルストッパ層１０５が設けられている。
との界面にそれぞれ対応する、上記Ｎ型シリコン基板１
０１の表面部にはフィールド酸化膜１０４が設けられて
いる。各フィールド酸化膜１０４の直下には、それぞ
れ、チャンネルストッパ層１０５が設けられている。
【０００６】上記ＣＭＯＳロジック部のＮチャンネルＭ
ＯＳトランジスタの形成領域においては、上記Ｐ型ウェ
ル領域１０２の表面上に、ゲート酸化膜１０２ａを介し
て、多結晶シリコンまたはＷＳｉ（タングステンシリサ
イド）からなるゲート電極１０２ｂが設けられている。
そして、このゲート電極１０２ｂをマスクに、上記Ｐ型
ウェル領域１０２の表面部にソース／ドレインとなるＮ
+ 型の不純物拡散層１０２ｃ，１０２ｃがそれぞれ形成
されている。
ＯＳトランジスタの形成領域においては、上記Ｐ型ウェ
ル領域１０２の表面上に、ゲート酸化膜１０２ａを介し
て、多結晶シリコンまたはＷＳｉ（タングステンシリサ
イド）からなるゲート電極１０２ｂが設けられている。
そして、このゲート電極１０２ｂをマスクに、上記Ｐ型
ウェル領域１０２の表面部にソース／ドレインとなるＮ
+ 型の不純物拡散層１０２ｃ，１０２ｃがそれぞれ形成
されている。
【０００７】また、上記ＣＭＯＳロジック部のＰチャン
ネルＭＯＳトランジスタの形成領域においては、上記Ｎ
型シリコン基板１０１の表面上に、ゲート酸化膜１０１
ａを介して、多結晶シリコンまたはＷＳｉからなるゲー
ト電極１０１ｂが設けられている。そして、このゲート
電極１０１ｂをマスクに、上記Ｎ型シリコン基板１０１
の表面部にソース／ドレインとなるＰ+ 型の不純物拡散
層１０１ｃ，１０１ｃがそれぞれ形成されている。
ネルＭＯＳトランジスタの形成領域においては、上記Ｎ
型シリコン基板１０１の表面上に、ゲート酸化膜１０１
ａを介して、多結晶シリコンまたはＷＳｉからなるゲー
ト電極１０１ｂが設けられている。そして、このゲート
電極１０１ｂをマスクに、上記Ｎ型シリコン基板１０１
の表面部にソース／ドレインとなるＰ+ 型の不純物拡散
層１０１ｃ，１０１ｃがそれぞれ形成されている。
【０００８】一方、上記セル部においては、上記Ｐ型ウ
ェル領域１０３の表面上に、ゲート酸化膜１０３ａを介
して、多結晶シリコンまたはＷＳｉからなるゲート電極
１０３ｂが設けられている。そして、このゲート電極１
０３ｂをマスクに、上記Ｐ型ウェル領域１０３の表面部
にドレインとなるＮ+ 型の不純物拡散層１０３ｃおよび
フォトダイオードのＮ層１０３ｄがそれぞれ形成されて
いる。
ェル領域１０３の表面上に、ゲート酸化膜１０３ａを介
して、多結晶シリコンまたはＷＳｉからなるゲート電極
１０３ｂが設けられている。そして、このゲート電極１
０３ｂをマスクに、上記Ｐ型ウェル領域１０３の表面部
にドレインとなるＮ+ 型の不純物拡散層１０３ｃおよび
フォトダイオードのＮ層１０３ｄがそれぞれ形成されて
いる。
【０００９】さて、このような構成のＣＭＯＳセンサで
は、上述したように、フィールド酸化膜１０４のエッジ
部分で、フィールド酸化膜１０４の形成に用いられる窒
化膜の応力による転位欠陥などが発生しやすい。特に、
残留応力によって後のフォトダイオードのセル部の形成
時に結晶欠陥を誘発した場合には、デバイス特性を著し
く損う結果となる。
は、上述したように、フィールド酸化膜１０４のエッジ
部分で、フィールド酸化膜１０４の形成に用いられる窒
化膜の応力による転位欠陥などが発生しやすい。特に、
残留応力によって後のフォトダイオードのセル部の形成
時に結晶欠陥を誘発した場合には、デバイス特性を著し
く損う結果となる。
【００１０】なお、このような問題を解決する方法とし
て、たとえば図４に示すように、ＣＶＤ（Chemical Vap
our Deposition）法により堆積させた酸化膜をドライエ
ッチング法などによりエッチングして、フィールド酸化
膜２０４を形成する、いわゆるフィールドＣＶＤ法があ
る。
て、たとえば図４に示すように、ＣＶＤ（Chemical Vap
our Deposition）法により堆積させた酸化膜をドライエ
ッチング法などによりエッチングして、フィールド酸化
膜２０４を形成する、いわゆるフィールドＣＶＤ法があ
る。
【００１１】しかしながら、このフィールドＣＶＤ法の
場合、工程が複雑で、酸化膜のエッチング時のレートや
エッチング角度の制御が難しく、しかも、エッチング時
のＮ型シリコン基板１０１の表面部へのダメージが大き
な問題となっていた。
場合、工程が複雑で、酸化膜のエッチング時のレートや
エッチング角度の制御が難しく、しかも、エッチング時
のＮ型シリコン基板１０１の表面部へのダメージが大き
な問題となっていた。
【００１２】
【発明が解決しようとする課題】上記したように、従来
においては、選択酸化法の場合、フィールドＣＶＤ法の
場合のような、工程が複雑で、制御が難しく、シリコン
基板へのダメージといった問題はないものの、残留応力
によってフォトダイオードのセル部の形成時に結晶欠陥
を誘発しやすく、デバイス特性を著しく損うという問題
があった。
においては、選択酸化法の場合、フィールドＣＶＤ法の
場合のような、工程が複雑で、制御が難しく、シリコン
基板へのダメージといった問題はないものの、残留応力
によってフォトダイオードのセル部の形成時に結晶欠陥
を誘発しやすく、デバイス特性を著しく損うという問題
があった。
【００１３】そこで、この発明は、選択酸化膜の端部で
の転位欠陥の発生を抑制でき、デバイス特性を向上する
ことが可能な半導体装置およびその製造方法を提供する
ことを目的としている。
の転位欠陥の発生を抑制でき、デバイス特性を向上する
ことが可能な半導体装置およびその製造方法を提供する
ことを目的としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、シリコン基板
と、このシリコン基板の表面部に選択的に設けられた、
第一の膜厚を有する素子分離用の第一の選択酸化膜と、
前記シリコン基板の表面上に選択的に設けられた、前記
第一の選択酸化膜よりも薄い、第二の膜厚を有する素子
分離用の第二の選択酸化膜とから構成されている。
めに、この発明の半導体装置にあっては、シリコン基板
と、このシリコン基板の表面部に選択的に設けられた、
第一の膜厚を有する素子分離用の第一の選択酸化膜と、
前記シリコン基板の表面上に選択的に設けられた、前記
第一の選択酸化膜よりも薄い、第二の膜厚を有する素子
分離用の第二の選択酸化膜とから構成されている。
【００１５】また、この発明の半導体装置にあっては、
シリコン基板上にロジック部とセル部とを混載してなる
ものにおいて、前記ロジック部の素子分離に用いられ、
第一の膜厚を有する素子分離用の第一の選択酸化膜と、
前記セル部の素子分離に用いられ、前記第一の選択酸化
膜よりも薄い、第二の膜厚を有する素子分離用の第二の
選択酸化膜とから構成されている。
シリコン基板上にロジック部とセル部とを混載してなる
ものにおいて、前記ロジック部の素子分離に用いられ、
第一の膜厚を有する素子分離用の第一の選択酸化膜と、
前記セル部の素子分離に用いられ、前記第一の選択酸化
膜よりも薄い、第二の膜厚を有する素子分離用の第二の
選択酸化膜とから構成されている。
【００１６】さらに、この発明の半導体装置の製造方法
にあっては、シリコン基板上に熱酸化膜を形成する工程
と、前記熱酸化膜上に多結晶シリコン膜を形成する工程
と、前記シリコン基板上に形成されるロジック部および
セル部のうち、前記多結晶シリコン膜上の、前記ロジッ
ク部の形成領域にのみ部分的に厚く窒化膜を形成する工
程と、前記ロジック部の素子分離領域に対応する前記窒
化膜を選択的に除去する工程と、前記ロジック部の素子
分離領域に対応する、前記多結晶シリコン膜を露出させ
た状態で選択酸化を行う工程と、前記セル部の素子分離
領域に対応する前記窒化膜を選択的に除去し、前記多結
晶シリコン膜を露出させる工程と、前記セル部の素子分
離領域に対応する、前記多結晶シリコン膜のみを酸化さ
せる条件にて選択酸化を行って、前記ロジック部の素子
分離領域に第一の膜厚を有する第一の選択酸化膜を、ま
た、前記セル部の素子分離領域に、前記第一の選択酸化
膜よりも薄い、第二の膜厚を有する第二の選択酸化膜を
形成する工程とからなっている。
にあっては、シリコン基板上に熱酸化膜を形成する工程
と、前記熱酸化膜上に多結晶シリコン膜を形成する工程
と、前記シリコン基板上に形成されるロジック部および
セル部のうち、前記多結晶シリコン膜上の、前記ロジッ
ク部の形成領域にのみ部分的に厚く窒化膜を形成する工
程と、前記ロジック部の素子分離領域に対応する前記窒
化膜を選択的に除去する工程と、前記ロジック部の素子
分離領域に対応する、前記多結晶シリコン膜を露出させ
た状態で選択酸化を行う工程と、前記セル部の素子分離
領域に対応する前記窒化膜を選択的に除去し、前記多結
晶シリコン膜を露出させる工程と、前記セル部の素子分
離領域に対応する、前記多結晶シリコン膜のみを酸化さ
せる条件にて選択酸化を行って、前記ロジック部の素子
分離領域に第一の膜厚を有する第一の選択酸化膜を、ま
た、前記セル部の素子分離領域に、前記第一の選択酸化
膜よりも薄い、第二の膜厚を有する第二の選択酸化膜を
形成する工程とからなっている。
【００１７】この発明の半導体装置およびその製造方法
によれば、シリコン基板の表面上に第一の選択酸化膜よ
りも薄い、第二の膜厚を有する第二の選択酸化膜を選択
的に形成できるようになる。これにより、第二の選択酸
化膜の端部にかかる残留応力を緩和することが可能とな
るものである。
によれば、シリコン基板の表面上に第一の選択酸化膜よ
りも薄い、第二の膜厚を有する第二の選択酸化膜を選択
的に形成できるようになる。これにより、第二の選択酸
化膜の端部にかかる残留応力を緩和することが可能とな
るものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＣＭＯＳセンサの概略構成を示すもの
である。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＣＭＯＳセンサの概略構成を示すもの
である。
【００１９】たとえば、Ｎ型シリコン基板１１の表面部
には、ＣＭＯＳロジック部１２のＰチャンネルＭＯＳト
ランジスタの形成領域１２ａを除く、ＮチャンネルＭＯ
Ｓトランジスタの形成領域１２ｂ、および、フォトダイ
オードのセル部１３にそれぞれ対応して、Ｐ型ウェル領
域１４，１５が形成されている。
には、ＣＭＯＳロジック部１２のＰチャンネルＭＯＳト
ランジスタの形成領域１２ａを除く、ＮチャンネルＭＯ
Ｓトランジスタの形成領域１２ｂ、および、フォトダイ
オードのセル部１３にそれぞれ対応して、Ｐ型ウェル領
域１４，１５が形成されている。
【００２０】そして、上記Ｐ型ウェル領域１４との界面
に対応する、上記Ｎ型シリコン基板１１の表面部には、
それぞれ、選択酸化法（ＬＯＣＯＳ法）によるＡ−Ｃｏ
ｐｌａｎａｒIII 構造のフィールド酸化膜（第一の選択
酸化膜）１６が設けられている。
に対応する、上記Ｎ型シリコン基板１１の表面部には、
それぞれ、選択酸化法（ＬＯＣＯＳ法）によるＡ−Ｃｏ
ｐｌａｎａｒIII 構造のフィールド酸化膜（第一の選択
酸化膜）１６が設けられている。
【００２１】また、上記Ｐ型ウェル領域１５との界面に
対応する、上記Ｎ型シリコン基板１１の表面上には、そ
れぞれ、上記フィールド酸化膜１６の形成に用いられる
多結晶シリコン膜のみを酸化してなる構造の、部分フィ
ールド酸化膜（第二の選択酸化膜）１７が設けられてい
る。
対応する、上記Ｎ型シリコン基板１１の表面上には、そ
れぞれ、上記フィールド酸化膜１６の形成に用いられる
多結晶シリコン膜のみを酸化してなる構造の、部分フィ
ールド酸化膜（第二の選択酸化膜）１７が設けられてい
る。
【００２２】上記フィールド酸化膜１６および上記部分
フィールド酸化膜１７の直下には、それぞれ、チャンネ
ルストッパ層１８が設けられている。上記ＣＭＯＳロジ
ック部１２の、上記ＰチャンネルＭＯＳトランジスタの
形成領域１２ａにおいては、上記Ｎ型シリコン基板１１
の表面上に、ゲート酸化膜１１ａを介して、多結晶シリ
コンまたはＷＳｉ（タングステンシリサイド）からなる
ゲート電極１１ｂが設けられている。そして、このゲー
ト電極１１ｂをマスクに、上記Ｎ型シリコン基板１１の
表面部にソース／ドレインとなるＰ+ 型の不純物拡散層
１１ｃ，１１ｃがそれぞれ形成されている。
フィールド酸化膜１７の直下には、それぞれ、チャンネ
ルストッパ層１８が設けられている。上記ＣＭＯＳロジ
ック部１２の、上記ＰチャンネルＭＯＳトランジスタの
形成領域１２ａにおいては、上記Ｎ型シリコン基板１１
の表面上に、ゲート酸化膜１１ａを介して、多結晶シリ
コンまたはＷＳｉ（タングステンシリサイド）からなる
ゲート電極１１ｂが設けられている。そして、このゲー
ト電極１１ｂをマスクに、上記Ｎ型シリコン基板１１の
表面部にソース／ドレインとなるＰ+ 型の不純物拡散層
１１ｃ，１１ｃがそれぞれ形成されている。
【００２３】また、上記ＣＭＯＳロジック部１２の、上
記ＮチャンネルＭＯＳトランジスタの形成領域１２ｂに
おいては、上記Ｐ型ウェル領域１４の表面上に、ゲート
酸化膜１４ａを介して、多結晶シリコンまたはＷＳｉか
らなるゲート電極１４ｂが設けられている。そして、こ
のゲート電極１４ｂをマスクに、上記Ｐ型ウェル領域１
４の表面部にソース／ドレインとなるＮ+ 型の不純物拡
散層１４ｃ，１４ｃがそれぞれ形成されている。
記ＮチャンネルＭＯＳトランジスタの形成領域１２ｂに
おいては、上記Ｐ型ウェル領域１４の表面上に、ゲート
酸化膜１４ａを介して、多結晶シリコンまたはＷＳｉか
らなるゲート電極１４ｂが設けられている。そして、こ
のゲート電極１４ｂをマスクに、上記Ｐ型ウェル領域１
４の表面部にソース／ドレインとなるＮ+ 型の不純物拡
散層１４ｃ，１４ｃがそれぞれ形成されている。
【００２４】一方、上記セル部１３においては、上記Ｐ
型ウェル領域１５の表面上に、ゲート酸化膜１５ａを介
して、多結晶シリコンまたはＷＳｉからなるゲート電極
１５ｂが設けられている。そして、このゲート電極１５
ｂをマスクに、上記Ｐ型ウェル領域１５の表面部にドレ
インとなるＮ+ 型の不純物拡散層１５ｃおよびフォトダ
イオードのＮ層１５ｄがそれぞれ形成されている。
型ウェル領域１５の表面上に、ゲート酸化膜１５ａを介
して、多結晶シリコンまたはＷＳｉからなるゲート電極
１５ｂが設けられている。そして、このゲート電極１５
ｂをマスクに、上記Ｐ型ウェル領域１５の表面部にドレ
インとなるＮ+ 型の不純物拡散層１５ｃおよびフォトダ
イオードのＮ層１５ｄがそれぞれ形成されている。
【００２５】このような構成のＣＭＯＳセンサによれ
ば、少なくとも、部分フィールド酸化膜１７のエッジ部
分での転位欠陥の発生を抑制できるようになる。これに
より、フォトダイオードのＮ層１５ｄの形成時に結晶欠
陥の誘発を防いで、白傷などによる歩留まりの低下を減
少できるようになるものである。
ば、少なくとも、部分フィールド酸化膜１７のエッジ部
分での転位欠陥の発生を抑制できるようになる。これに
より、フォトダイオードのＮ層１５ｄの形成時に結晶欠
陥の誘発を防いで、白傷などによる歩留まりの低下を減
少できるようになるものである。
【００２６】次に、上記した構成のＣＭＯＳセンサの製
造プロセスについて簡単に説明する。図２は、上記した
ＣＭＯＳセンサにおける、ＣＭＯＳロジック部１２およ
びフォトダイオードのセル部１３での素子分離の方法を
概略的に示すものである。
造プロセスについて簡単に説明する。図２は、上記した
ＣＭＯＳセンサにおける、ＣＭＯＳロジック部１２およ
びフォトダイオードのセル部１３での素子分離の方法を
概略的に示すものである。
【００２７】まず、たとえば同図（ａ）に示すように、
Ｎ型シリコン基板１１の表面を酸化させて、全面に、熱
酸化膜２１を形成する。そして、この熱酸化膜２１を介
して、上記Ｎ型シリコン基板１１の表面部に選択的に上
記Ｐ型ウェル領域１４，１５となる拡散領域（図示して
いない）を形成した後、上記熱酸化膜２１上に多結晶シ
リコン膜２２を堆積させる。
Ｎ型シリコン基板１１の表面を酸化させて、全面に、熱
酸化膜２１を形成する。そして、この熱酸化膜２１を介
して、上記Ｎ型シリコン基板１１の表面部に選択的に上
記Ｐ型ウェル領域１４，１５となる拡散領域（図示して
いない）を形成した後、上記熱酸化膜２１上に多結晶シ
リコン膜２２を堆積させる。
【００２８】また、上記多結晶シリコン膜２２上にＳｉ
3 Ｎ4 膜２３を堆積した後、そのＳｉ3 Ｎ4 膜２３をＰ
ＥＰ（Photo Engraving Process ）およびＲＩＥ（Reac
tiveIon Etching）法によりパターニングして、上記Ｃ
ＭＯＳロジック部１２にのみ残存させる。
3 Ｎ4 膜２３を堆積した後、そのＳｉ3 Ｎ4 膜２３をＰ
ＥＰ（Photo Engraving Process ）およびＲＩＥ（Reac
tiveIon Etching）法によりパターニングして、上記Ｃ
ＭＯＳロジック部１２にのみ残存させる。
【００２９】さらに、上記Ｓｉ3 Ｎ4 膜２３上を含ん
で、上記多結晶シリコン膜２２上にＳｉ3 Ｎ4 膜２４を
堆積させ、上記ロジック部１２の形成領域にのみ部分的
に厚く（上記セル部１３の形成領域にのみ部分的に薄
く）、Ｓｉ3 Ｎ4 膜２３，２４を形成する。
で、上記多結晶シリコン膜２２上にＳｉ3 Ｎ4 膜２４を
堆積させ、上記ロジック部１２の形成領域にのみ部分的
に厚く（上記セル部１３の形成領域にのみ部分的に薄
く）、Ｓｉ3 Ｎ4 膜２３，２４を形成する。
【００３０】次いで、たとえば同図（ｂ）に示すよう
に、レジスト膜２５をフォトマスクに、ＲＩＥ法によ
り、上記フィールド酸化膜１６の形成部（ロジック部の
素子分離領域）に対応する、上記Ｓｉ3 Ｎ4 膜２３，２
４を選択的に除去する。
に、レジスト膜２５をフォトマスクに、ＲＩＥ法によ
り、上記フィールド酸化膜１６の形成部（ロジック部の
素子分離領域）に対応する、上記Ｓｉ3 Ｎ4 膜２３，２
４を選択的に除去する。
【００３１】そして、上記Ｓｉ3 Ｎ4 膜２３，２４が除
去された、上記Ｎ型シリコン基板１１の表面部にＮ型不
純物をイオン注入することにより、チャンネルストッパ
層１８を形成する。
去された、上記Ｎ型シリコン基板１１の表面部にＮ型不
純物をイオン注入することにより、チャンネルストッパ
層１８を形成する。
【００３２】次いで、たとえば同図（ｃ）に示すよう
に、上記レジスト膜２５を除去した後、所定の条件にて
選択酸化を行って、上記Ｎ型シリコン基板１１および上
記多結晶シリコン膜２２を酸化させることにより、上記
ロジック部１２の素子分離領域に選択酸化膜１６ａを成
長させる。
に、上記レジスト膜２５を除去した後、所定の条件にて
選択酸化を行って、上記Ｎ型シリコン基板１１および上
記多結晶シリコン膜２２を酸化させることにより、上記
ロジック部１２の素子分離領域に選択酸化膜１６ａを成
長させる。
【００３３】次いで、たとえば同図（ｄ）に示すよう
に、レジスト膜２６をフォトマスクに、ＲＩＥ法によ
り、上記部分フィールド酸化膜１７の形成部（セル部の
素子分離領域）に対応する、上記Ｓｉ3 Ｎ4 膜２４を選
択的に除去する。
に、レジスト膜２６をフォトマスクに、ＲＩＥ法によ
り、上記部分フィールド酸化膜１７の形成部（セル部の
素子分離領域）に対応する、上記Ｓｉ3 Ｎ4 膜２４を選
択的に除去する。
【００３４】そして、上記Ｓｉ3 Ｎ4 膜２４が除去され
た、上記Ｎ型シリコン基板１１の表面部にＮ型不純物を
イオン注入することにより、チャンネルストッパ層１８
を形成する。
た、上記Ｎ型シリコン基板１１の表面部にＮ型不純物を
イオン注入することにより、チャンネルストッパ層１８
を形成する。
【００３５】次いで、たとえば同図（ｅ）に示すよう
に、上記レジスト膜２６を除去した後、上記多結晶シリ
コン膜２２のみを酸化させる条件にて選択酸化を行っ
て、上記セル部１３の素子分離領域に上記部分フィール
ド酸化膜１７を形成する。
に、上記レジスト膜２６を除去した後、上記多結晶シリ
コン膜２２のみを酸化させる条件にて選択酸化を行っ
て、上記セル部１３の素子分離領域に上記部分フィール
ド酸化膜１７を形成する。
【００３６】この場合、上記多結晶シリコン膜２２のみ
を酸化させる条件とは、たとえば、酸化雰囲気中でのガ
ス流量、酸化時間、または、酸化温度など、酸化レート
を制御することによって調整される。
を酸化させる条件とは、たとえば、酸化雰囲気中でのガ
ス流量、酸化時間、または、酸化温度など、酸化レート
を制御することによって調整される。
【００３７】また、その際、部分フィールド酸化膜１７
の形成にともなって上記選択酸化膜１６ａも成長し、上
記ロジック部１２の素子分離領域に、上記フィールド酸
化膜１６が形成される。
の形成にともなって上記選択酸化膜１６ａも成長し、上
記ロジック部１２の素子分離領域に、上記フィールド酸
化膜１６が形成される。
【００３８】次いで、たとえば同図（ｆ）に示すよう
に、上記Ｓｉ3 Ｎ4 膜２３，２４と、上記フィールド酸
化膜１６および上記部分フィールド酸化膜１７の形成に
利用されなかった多結晶シリコン膜２２とを、ＣＤＥ
（Chemical Dry Etching）法などにより剥離する。
に、上記Ｓｉ3 Ｎ4 膜２３，２４と、上記フィールド酸
化膜１６および上記部分フィールド酸化膜１７の形成に
利用されなかった多結晶シリコン膜２２とを、ＣＤＥ
（Chemical Dry Etching）法などにより剥離する。
【００３９】そして、上記熱酸化膜２１を除去した後、
上記した、ＰチャンネルＭＯＳトランジスタ、Ｎチャン
ネルＭＯＳシランジスタ、および、フォトダイオードの
形成を行って、図１に示した構成のＣＭＯＳセンサが完
成される。
上記した、ＰチャンネルＭＯＳトランジスタ、Ｎチャン
ネルＭＯＳシランジスタ、および、フォトダイオードの
形成を行って、図１に示した構成のＣＭＯＳセンサが完
成される。
【００４０】上記したように、シリコン基板の表面上
に、フィールド酸化膜よりも薄い、部分フィールド酸化
膜を選択的に形成できるようにしている。すなわち、フ
ォトダイオードのセル部の素子分離に用いられるフィー
ルド酸化膜を、フィールド酸化膜の形成に用いる多結晶
シリコン膜のみを酸化させることにより、ＣＭＯＳロジ
ック部の素子分離に用いられるフィールド酸化膜よりも
薄く形成するようにしている。これにより、セル部の素
子分離に用いられるフィールド酸化膜のエッジ部分にか
かる残留応力を緩和することが可能となり、転位欠陥の
発生を抑制できるようになる。
に、フィールド酸化膜よりも薄い、部分フィールド酸化
膜を選択的に形成できるようにしている。すなわち、フ
ォトダイオードのセル部の素子分離に用いられるフィー
ルド酸化膜を、フィールド酸化膜の形成に用いる多結晶
シリコン膜のみを酸化させることにより、ＣＭＯＳロジ
ック部の素子分離に用いられるフィールド酸化膜よりも
薄く形成するようにしている。これにより、セル部の素
子分離に用いられるフィールド酸化膜のエッジ部分にか
かる残留応力を緩和することが可能となり、転位欠陥の
発生を抑制できるようになる。
【００４１】しかも、セル部の形成領域にのみ部分的に
薄くＳｉ3 Ｎ4 膜を形成するようにしているため、フィ
ールド酸化膜のエッジ部分でのＳｉ3 Ｎ4 膜の応力を低
減できるようになる。
薄くＳｉ3 Ｎ4 膜を形成するようにしているため、フィ
ールド酸化膜のエッジ部分でのＳｉ3 Ｎ4 膜の応力を低
減できるようになる。
【００４２】したがって、フォトダイオードの形成時
に、フィールド酸化膜のエッジ部分での結晶欠陥の誘発
を防いで、白傷などによる歩留まりの低下を減少できる
ようになる結果、デバイス特性を向上することが可能と
なるものである。
に、フィールド酸化膜のエッジ部分での結晶欠陥の誘発
を防いで、白傷などによる歩留まりの低下を減少できる
ようになる結果、デバイス特性を向上することが可能と
なるものである。
【００４３】また、セル部の動作電圧が高い場合には、
多結晶シリコン膜の膜厚を調整することにより容易に耐
圧を稼ぐことが可能であり、プロセス上においても優位
である。
多結晶シリコン膜の膜厚を調整することにより容易に耐
圧を稼ぐことが可能であり、プロセス上においても優位
である。
【００４４】なお、上記した実施の一形態においては、
ＣＭＯＳセンサを例に説明したが、これに限らず、たと
えばＣＣＤ（Charge Coupled Device ）などの固体撮像
素子に適用することも可能である。その他、この発明の
要旨を変えない範囲において、種々変形実施可能なこと
は勿論である。
ＣＭＯＳセンサを例に説明したが、これに限らず、たと
えばＣＣＤ（Charge Coupled Device ）などの固体撮像
素子に適用することも可能である。その他、この発明の
要旨を変えない範囲において、種々変形実施可能なこと
は勿論である。
【００４５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、選択酸化膜の端部での転位欠陥の発生を抑制でき、
デバイス特性を向上することが可能な半導体装置および
その製造方法を提供できる。
ば、選択酸化膜の端部での転位欠陥の発生を抑制でき、
デバイス特性を向上することが可能な半導体装置および
その製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、ＣＭＯＳセ
ンサの構成を概略的に示す断面図。
ンサの構成を概略的に示す断面図。
【図２】同じく、かかるＣＭＯＳセンサにおける、素子
分離の方法を説明するために示す概略断面図。
分離の方法を説明するために示す概略断面図。
【図３】従来技術とその問題点を説明するために示す、
ＣＭＯＳセンサの概略断面図。
ＣＭＯＳセンサの概略断面図。
【図４】同じく、従来のＣＭＯＳセンサの他の構成例を
示す概略断面図。
示す概略断面図。
１１…Ｎ型シリコン基板 １１ａ…ゲート酸化膜 １１ｂ…ゲート電極 １１ｃ…Ｐ+ 型の不純物拡散層 １２…ＣＭＯＳロジック部 １２ａ…ＰチャンネルＭＯＳトランジスタの形成領域 １２ｂ…ＮチャンネルＭＯＳトランジスタの形成領域 １３…フォトダイオードのセル部 １４…Ｐ型ウェル領域 １４ａ…ゲート酸化膜 １４ｂ…ゲート電極 １４ｃ…Ｎ+ 型の不純物拡散層 １５…Ｐ型ウェル領域 １５ａ…ゲート酸化膜 １５ｂ…ゲート電極 １５ｃ…Ｎ+ 型の不純物拡散層 １５ｄ…フォトダイオードのＮ層 １６…フィールド酸化膜 １６ａ…選択酸化膜 １７…部分フィールド酸化膜 １８…チャンネルストッパ層 ２１…熱酸化膜 ２２…多結晶シリコン膜 ２３，２４…Ｓｉ3 Ｎ4 膜 ２５，２６…レジスト膜
Claims (12)
- 【請求項１】 シリコン基板と、 このシリコン基板の表面部に選択的に設けられた、第一
の膜厚を有する素子分離用の第一の選択酸化膜と、 前記シリコン基板の表面上に選択的に設けられた、前記
第一の選択酸化膜よりも薄い、第二の膜厚を有する素子
分離用の第二の選択酸化膜とを具備したことを特徴とす
る半導体装置。 - 【請求項２】 前記第一の選択酸化膜は、前記シリコン
基板と、この基板上に設けられた多結晶シリコン膜とを
酸化して形成されることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記第一の選択酸化膜は、ロジック部の
素子分離に用いられることを特徴とする請求項１に記載
の半導体装置。 - 【請求項４】 前記第二の選択酸化膜は、前記シリコン
基板上に設けられた多結晶シリコン膜のみを酸化して形
成されることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 前記第二の選択酸化膜は、セル部の素子
分離に用いられることを特徴とする請求項１に記載の半
導体装置。 - 【請求項６】 シリコン基板上にロジック部とセル部と
を混載してなる半導体装置において、 前記ロジック部の素子分離に用いられ、第一の膜厚を有
する素子分離用の第一の選択酸化膜と、 前記セル部の素子分離に用いられ、前記第一の選択酸化
膜よりも薄い、第二の膜厚を有する素子分離用の第二の
選択酸化膜とを具備したことを特徴とする半導体装置。 - 【請求項７】 前記第一の選択酸化膜は、前記シリコン
基板と、この基板上に設けられた多結晶シリコン膜とを
酸化して形成されることを特徴とする請求項６に記載の
半導体装置。 - 【請求項８】 前記第二の選択酸化膜は、前記シリコン
基板上に設けられた多結晶シリコン膜のみを酸化して形
成されることを特徴とする請求項６に記載の半導体装
置。 - 【請求項９】 シリコン基板上に熱酸化膜を形成する工
程と、 前記熱酸化膜上に多結晶シリコン膜を形成する工程と、 前記シリコン基板上に形成されるロジック部およびセル
部のうち、前記多結晶シリコン膜上の、前記ロジック部
の形成領域にのみ部分的に厚く窒化膜を形成する工程
と、 前記ロジック部の素子分離領域に対応する前記窒化膜を
選択的に除去する工程と、 前記ロジック部の素子分離領域に対応する、前記多結晶
シリコン膜を露出させた状態で選択酸化を行う工程と、 前記セル部の素子分離領域に対応する前記窒化膜を選択
的に除去し、前記多結晶シリコン膜を露出させる工程
と、 前記セル部の素子分離領域に対応する、前記多結晶シリ
コン膜のみを酸化させる条件にて選択酸化を行って、前
記ロジック部の素子分離領域に第一の膜厚を有する第一
の選択酸化膜を、また、前記セル部の素子分離領域に、
前記第一の選択酸化膜よりも薄い、第二の膜厚を有する
第二の選択酸化膜を形成する工程とからなることを特徴
とする半導体装置の製造方法。 - 【請求項１０】 前記ロジック部の素子分離領域に対応
する前記窒化膜を選択的に除去した後、対応する前記シ
リコン基板の表面部にチャンネルストッパ層を形成する
工程を含むことを特徴とする請求項９に記載の半導体装
置の製造方法。 - 【請求項１１】 前記セル部の素子分離領域に対応する
前記窒化膜を選択的に除去した後、対応する前記シリコ
ン基板の表面部にチャンネルストッパ層を形成する工程
を含むことを特徴とする請求項９に記載の半導体装置の
製造方法。 - 【請求項１２】 前記多結晶シリコン膜のみを酸化させ
る条件は、酸化レートを制御するものであることを特徴
とする請求項９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120732A JPH11312731A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120732A JPH11312731A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312731A true JPH11312731A (ja) | 1999-11-09 |
Family
ID=14793625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120732A Pending JPH11312731A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312731A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183920A (ja) * | 2003-12-16 | 2005-07-07 | Hynix Semiconductor Inc | 暗信号を減少させることのできるイメージセンサ及びそのイメージセンサの素子分離方法 |
| JP2006024786A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 固体撮像素子及びその製造方法 |
| US7411173B2 (en) | 2005-10-01 | 2008-08-12 | Samsung Electronics Co., Ltd. | Image sensor and method of manufacturing the same |
| JP2012094874A (ja) * | 2011-11-11 | 2012-05-17 | Canon Inc | 光電変換装置および半導体装置の製造方法 |
-
1998
- 1998-04-30 JP JP10120732A patent/JPH11312731A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183920A (ja) * | 2003-12-16 | 2005-07-07 | Hynix Semiconductor Inc | 暗信号を減少させることのできるイメージセンサ及びそのイメージセンサの素子分離方法 |
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| US7507614B2 (en) | 2003-12-16 | 2009-03-24 | Hynix Semiconductor, Inc. | Image sensor applied with device isolation technique for reducing dark signals and fabrication method thereof |
| US7939386B2 (en) | 2003-12-16 | 2011-05-10 | Crosstek Capital, LLC | Image sensor applied with device isolation technique for reducing dark signals and fabrication method thereof |
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| JP2006024786A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 固体撮像素子及びその製造方法 |
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| US7411173B2 (en) | 2005-10-01 | 2008-08-12 | Samsung Electronics Co., Ltd. | Image sensor and method of manufacturing the same |
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