JPH11297958A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体容量膜を備え、信頼性の高い，アク
セス時間の短い半導体記憶装置を提供する。 【解決手段】 シリコン基板１上には、ソース領域２と
ドレイン領域３と絶縁ゲート部４とを有するメモリーセ
ルのトランスファーゲートが形成されている。第１の保
護絶縁膜６の上には、下部電極９と、容量膜１０と、上
部電極１１とが順次形成されている。上部電極１１はス
トレージノード７を介してソース領域２に、下部電極９
は信号配線１３にそれぞれ接続されている。容量膜１０
の有効領域Ｒefの一部の上のみ上部電極１１が形成され
ているので、容量膜１０に印加される電界成分は垂直方
向だけでなく斜め方向にも分布している。ｃ軸方向［０
０１］の斜め方向に電界が加えられる割合が多くなり、
容量膜全体の自発分極量が増大するとともに、各グレイ
ンの分極量が均一化されて動作速度も高くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、金属酸化膜特に強
誘電体膜を容量膜として用いた半導体記憶装置に関す
る。

【０００２】

【従来の技術】近年、デジタル技術の進展に伴い、大容
量のデータを処理，保存する傾向が進む中で電子機器が
一段と高性能化し、電子機器内に組み込まれる半導体装
置中の半導体素子，例えば半導体記憶装置中のメモリー
セルなどの微細化が急速に進んできている。例えば、ダ
イナミックＲＡＭの高集積化を実現するために、従来の
珪素酸化物または窒化物の代わりに高誘電体を容量絶縁
膜として用いる技術が広く研究開発されている。さら
に、従来にない低動作電圧かつ高速書き込み読み出し可
能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を
有する強誘電体膜に関する研究開発が盛んに行われてい
る。

【０００３】以下、従来の半導体記憶装置およびその製
造方法について、図面を参照しながら説明する。

【０００４】図５は、従来の半導体記憶装置のメモリー
セル部の構造を示す断面図である。図５に示すように、
シリコン基板３１上に、ソース領域３２と、ドレイン領
域３３と、ワード線の一部でもあるゲート電極及びその
下方の絶縁膜からなる絶縁ゲート部３４とを有するメモ
リーセルのトランスファーゲート（パストランジスタ）
が形成されている。基板の全面は、上面が平坦化された
第１の保護絶縁膜３６と、その上の第２の保護絶縁膜４
０とによって覆われており、この第１，第２のの保護絶
縁膜３６，４０に形成されたコンタクトホールを埋める
プラグを介して、ドレイン領域３３はビット線３７に接
続されている一方、ソース領域３２はストレージノード
３５に接続されている。

【０００５】ここで、上記第１の保護絶縁膜３６の上に
は、下部電極３８と、下部電極３８上に形成された容量
膜３９と、容量膜３９の上に形成された上部電極４１と
が形成されている。そして、上記第２の保護絶縁膜４０
は上部電極３８を覆うように形成されており、この第２
の保護絶縁膜４０に形成されたコンタクトホールを埋め
るプラグを介して、上部電極４１はストレージノード３
５に、下部電極３８は駆動用電源端子につながる信号配
線４２にそれぞれ接続されている。すなわち、上部電極
４１はストレージノード３５を介してトランスファーゲ
ートのソース領域３２に接続されている。また、容量膜
３９のうち端部は結晶性のよくないダメージ領域Ｒdmと
なっており、容量膜３９のうちダメージ領域Ｒdmによっ
て囲まれる領域が有効領域Ｒefとなっている。そして、
上部電極４１のうちダメージ領域Ｒdmを除く有効領域Ｒ
efの上に選択的に上部電極４１が形成されている。

【０００６】

【発明が解決しようとする課題】ここで、上記従来の不
揮発性ＲＡＭとして機能する半導体記憶装置において
は、以下のような問題があった。

【０００７】絶縁性金属酸化物からなる容量膜３９の作
製は、絶縁性金属酸化物としてビスマス層状ペロブスカ
イト構造の例えばＳｒＢｉ₂ Ｔａ₂ Ｏ₉ （通称ＳＢＴ）
の場合、アルキル基溶媒を用いたゾルゲル法でスピン塗
布の後、約８００℃で焼結し作製している。また、下部
電極３８には主として白金が用いられる。この場合、Ｓ
ＢＴは多数のグレインが集合した多結晶体となってお
り、各グレインの結晶軸方位が無秩序なランダム配向の
状態になっている。

【０００８】ところが、ＳＢＴはｃ面と平行に鏡映面を
持つため、ｃ軸方向［００１］に自発分極は発生しな
い。すなわち、ｃ軸方向［００１］に対して自発分極成
分がないため、下部電極３８と上部電極４１間に電圧を
垂直方向に印加したとき、電界方向から傾斜したｃ軸を
有するグレインのみが自発分極を発生する。そのとき、
分極量は電界方向とグレインのｃ軸のなす角度をθとす
ると（１−ｃｏｓθ）に比例する。したがって、グレイ
ン間でｃ軸の配向がランダムなために各グレインごとに
電界によって生じる分極量が異なり、その結果、電圧の
印加に対する容量膜３９の応答速度が遅くなる。つま
り、電界方向に対して自発分極量が不均一に発生するた
め、分極反転が終了するのに時間がかかるためである。
また、分極量が小さいので信頼性もよくない。

【０００９】以上のように、従来のゾルゲル法などで作
製されたビスマス層状ペロブスカイト構造を有する絶縁
性金属酸化物を容量膜として用いた半導体記憶装置にお
いては、電圧印加に対して応答速度が遅くなるととも
に、信頼性もよくないという欠点を有している。

【００１０】一方、このような絶縁性金属酸化物を有機
金属気相成長法（ＭＯＣＶＤ）などで作製した場合、ス
テップカバレージが良くなるだけでなく、下部電極の面
方位を反映した絶縁性金属酸化物を形成することが可能
となる。しかるに、上記従来の半導体記憶装置にこの方
法を適用すると、下部電極３８の有効領域Ｒefと上部電
極４１との間において、容量膜３９中の各グレインのｃ
軸は下部電極３８の上面に垂直な方向に揃うようにな
る。その結果、平均的に見ると各グレインのｃ軸方向と
ほぼ平行に電界が印加される割合が多くなり、自発分極
が発生しなくなるという問題がある。また、ゾルゲル法
やＭＯＤ（Metal Organic Decomposition）法、ＬＳＭ
ＣＤ（Liquid Source Misted Chemical Deposition）法
でも焼結条件などを工夫すればある程度配向性を向上さ
せた膜形成が可能であるが、従来の半導体記憶装置の構
造では、それらの方法を適用しても大きな効果は期待で
きない。

【００１１】本発明は、上記従来の課題を解決するため
になされたものであり、その目的は、自発分極の特定の
方向に対する消失に起因した特性劣化を防止するための
手段を講ずることにより、アクセス時間の短い高集積化
されたメモリーセルを有する高速動作が可能な半導体記
憶装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、以下のような半導体記憶装置に関する
手段を設けている。

【００１３】本発明の第１の半導体記憶装置は、半導体
基板と、上記半導体基板上に形成され、ソース領域・ド
レイン領域およびゲート電極を有するパストランジスタ
と、上記ゲート電極に連続するワード線と、上記ドレイ
ン領域に接続されるビット線と、上記ビット線に接続さ
れる第１の電極と、上記第１の電極に接して形成され、
少なくとも一部に有効領域を有する絶縁性金属酸化物か
らなる容量膜と、上記容量膜を挟んで上記第１の電極に
対向する第２の電極とを備えるとともに、上記第１及び
第２の電極のうち少なくともいずれか一方の電極は、上
記容量膜の上記有効領域よりも小さい面積を有し、かつ
上記一方の電極は上記容量膜の上記有効領域のいずれか
の端部側にオフセットされている。

【００１４】これにより、第１の電極と第２の電極との
間には、容量膜の膜面に垂直な方向の電界だけではな
く、垂直な方向に対して傾いた方向の電界が存在する。
したがって、容量膜の各グレインを半導体基板の主面に
対してｃ軸配向させたときにも、自発分極量が確保さ
れ、信頼性が向上する。

【００１５】本発明の第２の半導体記憶装置は、半導体
基板と、上記半導体基板上に形成され、ソース領域・ド
レイン領域およびゲート電極を有するメモリーセルトラ
ンジスタと、上記ゲート電極に連続するワード線と、上
記ドレイン領域に接続されるビット線と、上記ビット線
に接続される第１の電極と、上記第１の電極に接して形
成され、少なくとも一部に有効領域を有する絶縁性金属
酸化物からなる容量膜と、上記容量膜を挟んで上記第１
の電極に対向する第２の電極とを備えるとともに、上記
第１及び第２の電極のうちいずれか一方の電極は他方の
電極よりも小さく、かつ、上記容量膜の上記有効領域よ
りも小さい。

【００１６】これにより、第１及び第２の電極のうち小
さな一方の電極と、大きな他方の電極との間には、容量
膜の膜面に垂直な方向の電界だけではなく、垂直な方向
に対して傾いた方向の電界が多く存在する。したがっ
て、容量膜の各グレインを半導体基板の主面に対してｃ
軸配向させたときに、自発分極量が確保され、信頼性が
向上する。

【００１７】本発明の第３の半導体記憶装置は、半導体
基板と、上記半導体基板上に形成され、ソース領域・ド
レイン領域およびゲート電極を有するメモリーセルトラ
ンジスタと、上記ゲート電極に連続するワード線と、上
記ドレイン領域に接続されるビット線と、上記ビット線
に接続される第１の電極と、上記第１の電極に接して形
成され、少なくとも一部に有効領域を有する絶縁性金属
酸化物からなる容量膜と、上記容量膜を挟んで上記第１
の電極に対向する第２の電極とを備えるとともに、上記
第１及び第２の電極は、上記容量膜のうちの少なくとも
一部に接する領域において、平面的に見て互いにオーバ
ーラップしていない。

【００１８】これにより、容量膜において、第１の電極
と第２の電極とが互いにオーバーラップしていない部分
に介在する領域では、容量膜の膜面に垂直な方向に対し
て傾いた方向の電界が印加される。したがって、容量膜
の各グレインを半導体基板の主面に対してｃ軸配向させ
たときに、自発分極量が確保され、信頼性が向上する。

【００１９】上記第１〜第３の半導体記憶装置におい
て、上記絶縁性金属酸化物がビスマス層状ペロブスカイ
ト構造であることが好ましい。

【００２０】また、その場合、上記第１及び第２の電極
のうち上記容量絶縁膜の下方に配置される電極は、白金
により構成されており、上記容量膜を構成する金属酸化
物は、ＭＯＣＶＤ法により形成されていることがさらに
好ましい。

【００２１】これにより、基板面に対してｃ軸配向した
グレインを多数有する容量膜となるので、特に大きな自
発分極量と各グレインの自発分極量の均一化とを実現す
ることができ、特に動作速度の向上効果が顕著となる。

【００２２】本発明の第４の半導体記憶装置は、半導体
基板と、上記半導体基板上に形成され、ソース領域・ド
レイン領域およびゲート電極を有するメモリーセルトラ
ンジスタと、上記ゲート電極に連続するワード線と、上
記ドレイン領域に接続されるビット線と、上記ビット線
に接続される第１の電極と、上記第１の電極に接して形
成され、少なくとも一部に有効領域を有するビスマス層
状ペロブスカイト構造の絶縁性金属酸化物からなる容量
膜と、上記容量膜を挟んで上記第１の電極に対向する第
２の電極とを備えるとともに、上記第１及び第２の電極
は、少なくとも一部において上記容量膜のｃ面とは異な
る結晶面に接している。

【００２３】これにより、第１の電極と第２の電極との
間に生じる電界には、必ず容量膜のｃ軸に平行でない成
分が生じるので、自発分極量の増大により信頼性の向上
を図ることができる。

【００２４】上記第４の半導体記憶装置において、上記
半導体基板の上面に凹部を形成し、上記第１及び第２の
電極のうちいずれか一方の電極を上記凹部の壁面上に形
成しておき、上記第１及び第２の電極のうち他方の電極
を上記容量膜を介して上記凹部内に埋め込むことができ
る。

【００２５】これにより、容量膜を半導体基板面に対し
てｃ軸に配向させたときに、容量膜のうち凹部の側面に
接する部分において、各グレインのｃ軸に直交する方向
に電界が印加されるので、容量膜全体の自発分極量が極
めて大きくなり、かつ各グレインの自発分極量も均一に
なる。したがって、半導体記憶装置の信頼性の向上と動
作速度の向上とを図ることができる。

【００２６】上記第４の半導体記憶装置においても、上
記第１及び第２の電極のうち上記容量絶縁膜の下方に配
置される電極は白金により構成され、上記容量膜を構成
する金属酸化物がＭＯＣＶＤ法により形成されているこ
とが好ましい。

【００２７】上記第１〜第４の半導体記憶装置におい
て、上記第１及び第２の電極のうち上記容量絶縁膜の上
側に位置する電極は、少なくとも白金を含むことが好ま
しい。

【００２８】これにより、安定した特性を有する容量部
を半導体記憶装置に設けることができる。

【００２９】その場合、上記第１及び第２の電極のうち
上記容量絶縁膜の上側に位置する電極は、白金と酸化イ
リジウム、または白金と酸化ルビジウムを含むことがさ
らに好ましい。

【００３０】これにより、耐熱性がよく、かつ配線との
密着性のよい電極を得ることができる。

【００３１】

【発明の実施の形態】（第１の実施形態）まず、第１の
実施形態に係る半導体記憶装置について、図１及び図２
を参照しながら説明する。

【００３２】図１は、本発明の第１の実施形態に係る半
導体記憶装置のメモリーセル部におけける構造を示す断
面図である。図１に示すように、シリコン基板１上の素
子分離２０で囲まれた活性領域には、ソース領域２と、
ドレイン領域３と、ワード線の一部でもあるゲート電極
及びその下方の絶縁膜からなる絶縁ゲート部４とを有す
るメモリーセルのトランスファーゲート（パストランジ
スタ）が形成されている。基板の全面は、上面が平坦化
された第１の保護絶縁膜６と、その上の第２の保護絶縁
膜１２とによって覆われており、この第１，第２の保護
絶縁膜６，１２に形成されたコンタクトホールを埋める
プラグを介して、ドレイン領域３はビット線５に接続さ
れている一方、ソース領域２はストレージノード７に接
続されている。

【００３３】ここで、上記第１の保護絶縁膜６の上に
は、下部電極９と、下部電極９上に形成された容量膜１
０と、容量膜１０の上に形成された上部電極１１とが設
けられている。そして、上記第２の保護絶縁膜１２は上
部電極１１を覆うように形成されており、この第２の保
護絶縁膜１２に形成されたコンタクトホールを埋めるプ
ラグを介して、上部電極１１はストレージノード７に接
続されている。すなわち、上部電極１１はストレージノ
ード７を介してトランスファーゲートのソース領域２に
接続されている。また、第２の保護絶縁膜１２に形成さ
れた別のコンタクトホールを埋めるプラグを介して、下
部電極９は駆動用電源端子につながる信号配線１３に接
続されている。なお、容量膜１０のうち端部は結晶性の
よくないダメージ領域Ｒdmとなっており、容量膜１０の
うちダメージ領域Ｒdmによって囲まれる領域が有効領域
Ｒefとなっている。

【００３４】ここで、本実施形態に係る半導体記憶装置
の特徴は、図５に示す従来の半導体記憶装置の容量部に
おいては上部電極１１のうちダメージ領域Ｒdmを除く有
効領域Ｒefの全部分に上部電極１１が形成されているの
に対し、有効領域Ｒefの一部の上のみ、特に本実施形態
では有効領域Ｒefの一方の端部側にオフセットして上部
電極１１が形成されている点である。

【００３５】ただし、ここでいうオフセットした状態で
あるためには、上部電極１１の一方の端部と容量膜１０
の有効領域Ｒefの一方の端部とが同じ位置にある必要は
なく、上部電極１１の一方の端部と有効領域Ｒefの一方
の端部との間の距離と、上部電極１１の他方の端部と有
効領域Ｒefの他方の端部との間の距離とが同じでなけれ
ばよい。

【００３６】ここで、本実施形態に係る半導体記憶装置
の製造工程について、概略的に説明する。

【００３７】まず、シリコン基板１上に素子分離２０が
形成された後、素子分離２０で囲まれる活性領域に、ト
ランスファーゲートのゲート酸化膜及びゲート電極から
なる絶縁ゲート部４を形成し、この絶縁ゲート部４をマ
スクとしたイオン注入によって、シリコン基板１内にソ
ース領域２と、ドレイン領域３とを形成する。

【００３８】次に、基板の全面上に第１の保護絶縁膜６
を堆積し、リフローなどによって第１の保護絶縁膜６の
上面を平坦化した後、第１の保護絶縁膜６の上に、白金
膜を堆積し、続いてＳＢＴ膜をＭＯＣＶＤ法により形成
する。これにより、ＳＢＴ膜内には、ｃ軸方向［００
１］が基板面にほぼ垂直になるような配向をしたグレイ
ンが多数を占めるようになる。そして、この白金膜及び
ＳＢＴ膜を順次パターニングして、各々が各トランスフ
ァーゲート毎に分離されている下部電極９及びその上の
容量膜１０をアレイ状に形成する。この時点で、容量膜
１０は下部電極９とほぼ同じ形状を有しているが、後に
下部電極９へのコンタクトホールが形成される領域は、
コンタクトホールの寸法に対してマージンをプラスした
寸法分だけ除去されている。また、容量膜１０のうちエ
ッチングによるダメージを受けた端部付近の結晶性は悪
く、特性上使用できないダメージ領域Ｒdmとなる。すな
わち、このダメージ領域Ｒdmよりも内側の領域が使用可
能な有効領域Ｒefとなっている。

【００３９】次に、基板上に、白金膜を堆積した後これ
をパターニングして上部電極１１を形成する。このと
き、容量膜１０の有効領域Ｒefのうち一方の端部側にオ
フセットされるように上部電極１１を形成する。

【００４０】次に、基板の全面上に第２の保護絶縁膜１
２を形成する。そして、第１の保護絶縁膜６及び第２の
保護絶縁膜１２に、ソース領域２，ドレイン領域３に到
達するコンタクトホールをそれぞれ形成する。また、第
２の保護絶縁膜１２に、上部電極１１，下部電極９に到
達するコンタクトホールをそれぞれ形成した後、各コン
タクトホールを埋めるプラグを形成する。さらに、第２
の保護絶縁膜１２の上に配線用導体膜を堆積した後、こ
れをパターニングすることにより、トランスファーゲー
トのドレイン領域３に接続されるビット線５と、ソース
領域２及び容量部の上部電極１１に接続されるストレー
ジノード７と、駆動用電源端子及び容量部の下部電極９
に接続される信号配線１３とを形成する。

【００４１】ここで、図５に示す従来の半導体記憶装置
の構成では、上部電極１１が容量膜１０の有効領域Ｒef
のほぼ全域上に形成されているので、上部電極１１と下
部電極９との間に生じる電界のうちほとんどの成分が容
量膜１０の膜面に垂直になる。その結果、本実施形態の
ようなｃ軸方向［００１］が基板面にほぼ垂直になるよ
うに配向されたグレインからなる容量膜を設けても、大
きな自発分極量を得ることができず、アクセス時間の短
縮を図ることが困難であった。

【００４２】それに対し、本実施形態の半導体記憶装置
においては、上部電極１１が容量膜１０の有効領域Ｒef
の全域ではなく、有効領域Ｒefの一部の上にのみ形成さ
れているので、容量膜１０に印加される電界成分は垂直
方向だけでなく斜め方向にも分布している。したがっ
て、ｃ軸方向［００１］が基板面にほぼ垂直になるよう
に配向されたグレインのうち、ｃ軸方向に対して斜め方
向に電界が加えられるものの割合が多くなり、容量膜１
０全体としての自発分極量が増大することになる。ま
た、各グレインの配向が揃っていることで、各グレイン
の自発分極量も均一化される。

【００４３】ここで、容量膜１０の配向について説明す
る。下部電極９を白金などによって構成した場合、電極
材料膜自身が［１１１］方向に配向される。そして、容
量膜１０として例えばＳＢＴ膜を用い、これをＭＯＣＶ
Ｄ法で成長させた場合には、大多数のグレインのｃ軸方
向［００１］が白金膜の上面にほぼ垂直な方向に配向し
ている（いわゆるｃ軸配向の）ＳＢＴ膜が成長する。

【００４４】以上のように、本実施の形態の構造であれ
ば、自発分極量が大きくなることから信頼性が向上する
だけでなく、各グレインの自発分極量が均一に発生する
ので応答速度も速くなり（つまりアクセス時間が短くな
り）、メモリ特性の向上が期待できる。

【００４５】なお、ゾルゲル法等で塗布し焼結した場合
には、ランダム配向を一般に示す。ただし、焼結方法に
よっては、［１１５］方向のグレインが一部形成され
る。これは下部電極９に対して４５度傾いた方向である
ので、上部電極１１と下部電極９との相対的な位置関係
や大きさを適宜設定することにより、［１１５］方向と
垂直な電界分布が有効に印加される。よって、自発分極
量が大きくなり、信頼性の向上が期待できる。一方、従
来の方法では上下の電極間に垂直に電界が印加されるた
め、ほとんどのグレインで自発分極が発生しない事態が
生じる。

【００４６】なお、本実施形態における上部電極１１と
下部電極９との大小関係を逆にしてもよい。また、スト
レージノード７を上部電極１１ではなく下部電極９に接
続する構造としてもよい。

【００４７】さらに、本実施形態では、上部電極１１を
白金膜で構成したが、白金膜の単一膜ではなく白金と酸
化イリジウムとの積層膜，白金と酸化ルビジウムとの積
層膜などにより構成してもよい。

【００４８】なお、容量膜１０を構成する絶縁性金属酸
化物としては、不揮発性の半導体記憶装置を実現する場
合には、本発明ではビスマス層状ペロブスカイト構造の
強誘電体を用いて説明したが、その他の強誘電体，例え
ばチタン酸ジリコン酸鉛やチタン酸バリウムなどにおい
ても、同様に高性能の記憶素子を実現できる。また、揮
発性の半導体記憶装置を実現する場合には、チタン酸ス
トロンチウムバリウムなどが用いられる。この場合に
も、本実施形態と同様に、非常に大きな比誘電率を有す
る容量膜を効果的に機能させることが期待でき、ギガビ
ットクラスのダイナミックＲＡＭを容易に実現できる。

【００４９】（第２の実施形態）次に、第２の実施形態
について、図２を参照しながら説明する。図２は、第２
の実施形態に係る半導体記憶装置のメモリーセル部の断
面図である。

【００５０】図２に示す半導体記憶装置中の各部材につ
いては、上記第１の実施形態における部材と同じものは
同じ符号を付してその説明を省略する。本実施形態に係
る半導体記憶装置の特徴は、第１の実施形態における広
幅の上部電極１１に代えて、容量膜１０の有効領域Ｒef
のうち両端部に配置された１対の狭幅の上部電極１４を
備えている点である。なお、図２には一方のプラグしか
示されていないが、双方の上部電極１４にストレージノ
ード７がプラグを介して接続されている。

【００５１】ただし、上部電極１４を容量膜１０の有効
領域Ｒefの外周部に沿ってぐるりと環状に形成してもよ
い。

【００５２】本実施形態の半導体記憶装置によると、下
部電極９と上部電極１４との間に印加される電界分布
は、基板１の上面に対して４５度傾いた方向の成分が増
加するので、上記第１の実施形態よりもさらに大きな効
果が期待できる。

【００５３】（第３の実施形態）次に、第３の実施形態
に係る半導体記憶装置について、図３（ａ），（ｂ）を
参照しながら説明する。

【００５４】図３（ａ）は、本実施形態に係る半導体記
憶装置の下部電極９の平面図であり、図３（ｂ）は本実
施形態に係る半導体記憶装置の容量部のみを示す断面図
である。本実施形態においても、トランスファーゲート
の構造は上記第１，第２の実施形態と同じであり、図示
及び説明を省略する。

【００５５】本実施形態では、下部電極９が櫛歯状に設
けられており、下部電極９の上面及び側面を覆う容量膜
１０と、容量膜１０を覆う上部電極１１とが設けられて
いる点が特徴である。すなわち、本実施形態の容量部に
おいては、下部電極９よりも上部電極１１の方が大き
い。なお、トランスファーゲートのソース領域は上部電
極１１又は下部電極９のいずれに接続されていてもよい
ものとする。

【００５６】本実施形態の半導体記憶装置においては、
特に容量膜１０の各グレインのｃ軸［００１］がシリコ
ン基板１の主面にほぼ垂直に配向している場合に、ｃ軸
に平行でない電界の成分が非常に多くなるので、上記第
１，第２の実施形態よりもさらに大きな効果が期待でき
る。

【００５７】なお、上部電極１１も櫛歯状にして、上部
電極１１と下部電極９とを互いに食い違った位置に形成
するようにしてもよい。

【００５８】（第４の実施形態）以下、第４の実施形態
に係る半導体記憶装置について、図４を参照しながら説
明する。

【００５９】図４は、第３の実施形態に係る半導体記憶
装置のメモリーセル領域の断面図である。図４に示すよ
うに、本実施形態においても、絶縁ゲート部４，ソース
領域２及びドレイン領域３を有するトランスファーゲー
トが設けられている点は上位第１〜第３の実施形態と同
様である。ここで、本実施形態の特徴は、第１の保護絶
縁膜６に凹部１５が形成されており、この凹部１５の壁
面（側面及び底面）に沿って形成された下部電極１６
と、凹部内を埋めるように下部電極１６の上に形成され
た容量膜１７と、容量膜１７の上に設けられた上部電極
１８とを備えている点である。なお、第１の保護絶縁膜
６の上には、各電極１６，１８及び容量膜１７を覆う第
２の保護絶縁膜１２が設けられていて、第１，第２の保
護絶縁膜６，１２に形成されたコンタクトホールを埋め
るプラグを介して、ビット線５がドレイン領域３に接続
され、ストレージノード７がソース領域２及び上部電極
１８に接続され、信号配線１３が下部電極１６に接続さ
れている点は、上記第１，第２の実施形態などと同様で
ある。

【００６０】まず、シリコン基板１上の素子分離２０で
囲まれる活性領域に、ソース領域２，ドレイン領域３及
び絶縁ゲート部４を有するトランスファゲートを形成す
る。この工程は、上記第１の実施形態で説明したとおり
である。

【００６１】次に、基板上に第１の保護絶縁膜６を堆積
した後、その上面を平坦化する。そして、第１の保護絶
縁膜６のエッチングにより深い凹部１５を形成する。

【００６２】次に、凹部１５の壁面を含む基板上に、白
金膜を堆積した後これをパターニングして、凹部１５の
壁面及びその周囲の第１の保護絶縁膜６の上に、各トラ
ンスファーゲート毎に分離された下部電極１６を形成す
る。その後、基板上にＳＢＴ膜と白金膜とを順次堆積し
た後、これらをパターニングして、凹部１５内にＳＢＴ
膜と白金膜とを埋め込んで、各トランスファーゲート毎
に分離された容量膜１７及び上部電極１８を形成する。
この状態で、トランスファーゲートと、上部電極１８，
容量膜１７及び下部電極１６からなる容量部とがアレイ
状に配置されたメモリーセルアレイ領域が形成される。
ただし、上部電極１８，容量膜１７及び下部電極１６を
構成する材料及び形成条件は上記第１の実施形態で説明
したとおりとする。

【００６３】次に、基板上に第２の保護絶縁膜１２を堆
積した後、第１，第２の保護絶縁膜６，１２にトランス
ファーゲートのドレイン領域３，ソース領域２にそれぞ
れ到達するコンタクトホールを形成する。また、第１の
保護絶縁膜１２には上部電極１８，下部電極１６に到達
するコンタクトホールを形成する。そして、各コンタク
トホールを埋めるプラグを形成した後、第２の保護絶縁
膜１２の上に配線用導体膜を堆積し、これをパターニン
グして、ドレイン領域３に接続されるビット線５と、ソ
ース領域２及び上部電極１８に接続されるストレージノ
ード７と、下部電極１６に接続される信号配線１３とを
形成する。

【００６４】ここで、本実施形態に係る半導体記憶装置
においては、下部電極１６と上部電極１８との間に印加
される電界の大部分は、容量膜１７のうち凹部１５の側
面に形成された部分を横方向に印加される。また、本実
施形態のごとく、下部電極１６を白金膜で構成し、容量
膜１７をＭＯＣＶＤ法で形成した場合、容量膜１７のう
ち凹部１５の側面上の部分においては、ｃ軸方向［００
１］が基板面にほぼ垂直になるように配向されたグレイ
ンが大部分を占めるようになる。したがって、電界分布
は、容量膜１７の各グレインのｃ軸方向［００１］に対
して垂直方向に印加される。これによって、非常に有効
に電界が印可され、その効果が顕著になる。また、自発
分極量が大きくなることから信頼性が向上するだけでな
く、各グレインの自発分極量が均一に発生するので応答
速度も速くなり（つまりアクセス時間が短くなり）、メ
モリ特性の向上が期待できる。

【００６５】また、下部電極１６として白金などを用い
た場合、電極材料自身が[１１１］方向に配向される
が、その上に形成される容量膜１７として例えばＳＢＴ
を用い、ゾルゲル法等で塗布し焼結すると、ランダム配
向を一般に示す。しかし、［１１５］方向のグレインが
一部形成される。これは下部電極１６に対して４５度傾
いた方向であるので、上部電極１８と下部電極１６との
相対的な位置関係や大きさを適宜設定することにより、
［１１５］方向と垂直な電界分布が有効に印加される。
よって、自発分極量が大きくなり、信頼性の向上が期待
できる。

【００６６】なお、ここで容量膜１７を構成する絶縁性
金属酸化物としては、不揮発性の半導体記憶装置を実現
する場合には、本発明ではビスマス層状ペロブスカイト
構造の強誘電体を用いて説明したが、その他の強誘電
体，例えばチタン酸ジリコン酸鉛やチタン酸バリウムな
どにおいても、同様に高性能の記憶素子を実現できる。
また、揮発性の半導体記憶装置を実現する場合には、チ
タン酸ストロンチウムバリウムなどが用いられる。この
場合にも、本実施形態と同様に、非常に大きな比誘電率
を有する容量膜を効果的に機能させることが期待でき、
ギガビットクラスのダイナミックＲＡＭを容易に実現で
きる。

【００６７】また、上記各実施形態では、上部電極に白
金膜を用いたが、白金と酸化イリジウムの積層膜でもよ
い。酸化イリジウムは耐酸化性および耐熱性に優れ、か
つ配線層との密着性も優れている。

【００６８】

【発明の効果】本発明の第１〜第４の半導体記憶装置に
よれば、容量膜を挟む第１，第２の電極の配置関係と容
量膜の結晶方位との関係を工夫することにより、容量膜
の各グレインのｃ軸に対して斜め方向に印加される電界
成分の割合が多くなるようにしたので、自発分極量の方
位依存性を有効に機能させて、容量膜の自発分極量の増
大による信頼性の向上と、各グレイン間の自発分極量の
均一化によるアクセス時間の短縮とを図ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体記憶
装置のメモリーセル部の断面図である。

【図２】本発明の第２の実施の形態における半導体記憶
装置のメモリーセル部の断面図である。

【図３】本発明の第３の実施の形態における半導体記憶
装置の櫛歯状下部電極の平面図及び容量部の断面図であ
る。

【図４】本発明の第４の実施の形態における半導体記憶
装置のメモリーセル部の断面図である。

【図５】従来の半導体記憶装置のメモリーセル部の断面
図である。

【符号の説明】

１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ 絶縁ゲート部 ６ 第１の保護絶縁膜 ９，１６ 下部電極 １０，１７ 容量膜 １１，１４，１８ 上部電極 １２ 第２の保護絶縁膜 １３ 信号配線 １５ 凹部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 竹尾 昌人 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に形成され、ソース領域・ドレイン領
   域およびゲート電極を有するパストランジスタと、 上記ゲート電極に連続するワード線と、 上記ドレイン領域に接続されるビット線と、 上記ビット線に接続される第１の電極と、 上記第１の電極に接して形成され、少なくとも一部に有
   効領域を有する絶縁性金属酸化物からなる容量膜と、 上記容量膜を挟んで上記第１の電極に対向する第２の電
   極とを備えるとともに、 上記第１及び第２の電極のうち少なくともいずれか一方
   の電極は、上記容量膜の上記有効領域よりも小さい面積
   を有し、かつ上記一方の電極は上記容量膜の上記有効領
   域のいずれかの端部側にオフセットされていることを特
   徴とする半導体記憶装置。
2. 【請求項２】 半導体基板と、 上記半導体基板上に形成され、ソース領域・ドレイン領
   域およびゲート電極を有するメモリーセルトランジスタ
   と、 上記ゲート電極に連続するワード線と、 上記ドレイン領域に接続されるビット線と、 上記ビット線に接続される第１の電極と、 上記第１の電極に接して形成され、少なくとも一部に有
   効領域を有する絶縁性金属酸化物からなる容量膜と、 上記容量膜を挟んで上記第１の電極に対向する第２の電
   極とを備えるとともに、 上記第１及び第２の電極のうちいずれか一方の電極は他
   方の電極よりも小さく、かつ、上記容量膜の上記有効領
   域よりも小さいことを特徴とする半導体記憶装置。
3. 【請求項３】 半導体基板と、 上記半導体基板上に形成され、ソース領域・ドレイン領
   域およびゲート電極を有するメモリーセルトランジスタ
   と、 上記ゲート電極に連続するワード線と、 上記ドレイン領域に接続されるビット線と、 上記ビット線に接続される第１の電極と、 上記第１の電極に接して形成され、少なくとも一部に有
   効領域を有する絶縁性金属酸化物からなる容量膜と、 上記容量膜を挟んで上記第１の電極に対向する第２の電
   極とを備えるとともに、 上記第１及び第２の電極は、上記容量膜のうちの少なく
   とも一部に接する領域において、平面的に見て互いにオ
   ーバーラップしていないことを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体記憶装置において、 上記絶縁性金属酸化物がビスマス層状ペロブスカイト構
   造であることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、 上記第１及び第２の電極のうち上記容量絶縁膜の下方に
   配置される電極は、白金により構成されており、 上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法によ
   り形成されていることを特徴とする半導体記憶装置。
6. 【請求項６】 半導体基板と、 上記半導体基板上に形成され、ソース領域・ドレイン領
   域およびゲート電極を有するメモリーセルトランジスタ
   と、 上記ゲート電極に連続するワード線と、 上記ドレイン領域に接続されるビット線と、 上記ビット線に接続される第１の電極と、 上記第１の電極に接して形成され、少なくとも一部に有
   効領域を有するビスマス層状ペロブスカイト構造の絶縁
   性金属酸化物からなる容量膜と、 上記容量膜を挟んで上記第１の電極に対向する第２の電
   極とを備えるとともに、 上記第１及び第２の電極は、少なくとも一部において上
   記容量膜のｃ面とは異なる結晶面に接していることを特
   徴とする半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 上記半導体基板の上面には、凹部が形成されており、 上記第１及び第２の電極のうちいずれか一方の電極は、
   上記凹部の壁面上に形成されており、 上記第１及び第２の電極のうち他方の電極は、上記容量
   膜を介して上記凹部内に埋め込まれていることを特徴と
   する半導体記憶装置。
8. 【請求項８】 請求項６又は７記載の半導体記憶装置に
   おいて、 上記第１及び第２の電極のうち上記容量絶縁膜の下方に
   配置される電極は、白金により構成されており、 上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法によ
   り形成されていることを特徴とする半導体記憶装置。
9. 【請求項９】 請求項１〜８のうちいずれか１つに記載
   の半導体記憶装置において、 上記第１及び第２の電極のうち上記容量絶縁膜の上側に
   位置する電極は、少なくとも白金を含むことを特徴とす
   る半導体記憶装置。
10. 【請求項１０】 請求項９記載の半導体記憶装置におい
    て、 上記第１及び第２の電極のうち上記容量絶縁膜の上側に
    位置する電極は、白金と酸化イリジウム、または白金と
    酸化ルビジウムを含むことを特徴とする半導体記憶装
    置。