JPH11297729A - 半導体パッケ―ジおよびその形成方法 - Google Patents
半導体パッケ―ジおよびその形成方法Info
- Publication number
- JPH11297729A JPH11297729A JP5446999A JP5446999A JPH11297729A JP H11297729 A JPH11297729 A JP H11297729A JP 5446999 A JP5446999 A JP 5446999A JP 5446999 A JP5446999 A JP 5446999A JP H11297729 A JPH11297729 A JP H11297729A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- flag
- frame
- semiconductor die
- support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 処理の高速化を可能にする半導体パッケージ
を提供する。 【解決手段】 支持部（５）およびフラグ部（７）を備
えたフラグ・フレーム（３），ならびに支持部（１７）
およびリード部（１９）を備えたチップ・フレーム（１
５）を、支持部（５）および（１７）において互いに所
定の整合状態となるように共にレーザ溶接し、フラグ部
（７）上に配置された半導体ダイ（３０）を、フラグ部
（７）とリード部（１９）との間に位置付ける。単一の
リフロー・プロセスによって、半導体ダイ（３０）とフ
ラグ部（７）との間、および半導体ダイ（３０）とリー
ド部（１９）との間のはんだペーストに、その部分には
んだ接合部を形成させる利点がある。
を提供する。 【解決手段】 支持部（５）およびフラグ部（７）を備
えたフラグ・フレーム（３），ならびに支持部（１７）
およびリード部（１９）を備えたチップ・フレーム（１
５）を、支持部（５）および（１７）において互いに所
定の整合状態となるように共にレーザ溶接し、フラグ部
（７）上に配置された半導体ダイ（３０）を、フラグ部
（７）とリード部（１９）との間に位置付ける。単一の
リフロー・プロセスによって、半導体ダイ（３０）とフ
ラグ部（７）との間、および半導体ダイ（３０）とリー
ド部（１９）との間のはんだペーストに、その部分には
んだ接合部を形成させる利点がある。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品、特に、
限定する訳ではないが、リードフレーム上に装着される
半導体素子のような部品のパッケージ処理に関するもの
である。
限定する訳ではないが、リードフレーム上に装着される
半導体素子のような部品のパッケージ処理に関するもの
である。
【０００２】
【従来の技術】既知のように、リードフレーム上に装着
された半導体ダイ，リードフレームの部分，およびダイ
をリードフレーム上のリードに接続するワイヤは、成形
材で封止され、半導体パッケージを形成する。
された半導体ダイ，リードフレームの部分，およびダイ
をリードフレーム上のリードに接続するワイヤは、成形
材で封止され、半導体パッケージを形成する。
【０００３】ＤｐａｋまたはＴＯ２２０のような電力素
子用プラスチック半導体パッケージ（例えば、Ｄｐａ
ｋ，ＴＯ２２０）は、ダイとリードフレーム上のリード
との間に、大電流を搬送可能な電気接続部を必要とす
る。従来、各リードとダイとの間には多数のワイヤを接
合するか、あるいはリードおよびダイ上に帯状の金属ま
たはクリップをはんだ付けして、電気接続部を形成して
いた。しかしながら、多数のワイヤを接合するため、ま
たはクリップを配置するための現在入手可能な機器は、
稼働率(run rate)が低い、即ち、ＵＰＨ（時間当たりの
個数：units per hour）が小さい。
子用プラスチック半導体パッケージ（例えば、Ｄｐａ
ｋ，ＴＯ２２０）は、ダイとリードフレーム上のリード
との間に、大電流を搬送可能な電気接続部を必要とす
る。従来、各リードとダイとの間には多数のワイヤを接
合するか、あるいはリードおよびダイ上に帯状の金属ま
たはクリップをはんだ付けして、電気接続部を形成して
いた。しかしながら、多数のワイヤを接合するため、ま
たはクリップを配置するための現在入手可能な機器は、
稼働率(run rate)が低い、即ち、ＵＰＨ（時間当たりの
個数：units per hour）が小さい。
【０００４】
【発明が解決しようとする課題】本発明は、前述の従来
技術の問題を克服するか、あるいは少なくとも低減す
る、半導体パッケージおよびその形成方法を提供しよう
とするものである。
技術の問題を克服するか、あるいは少なくとも低減す
る、半導体パッケージおよびその形成方法を提供しよう
とするものである。
【０００５】
【課題を解決するための手段】したがって、一態様にお
いて、本発明は、半導体ダイをパッケージする方法を提
供し、この方法は、第１支持部およびこれから延出する
少なくとも１つのフラグ部を有する第１リードフレー
ム，第２支持部およびこれから延出する少なくとも１つ
のリード部を有する第２リードフレーム，少なくとも１
つの半導体ダイ，および成形材を用意する段階と、少な
くとも１つの半導体ダイを、少なくとも１つのフラグ部
上に配する段階と、第２リードフレームの第２支持部
を、第１リードフレームの第１支持部に対して固着し、
少なくとも１つの半導体ダイを、少なくとも１つのフラ
グ部と少なくとも１つのリード部との間に配する段階
と、少なくとも１つの半導体ダイと少なくとも１つのリ
ード部との間、および少なくとも１つの半導体ダイと少
なくとも１つのフラグ部との間に電気接続を形成する段
階と、少なくとも１つの半導体ダイ，少なくとも１つの
フラグ部の少なくともいくつか，および第２リードフレ
ームの少なくとも１つのリード部の少なくともいくつか
を、成形材内に封止する段階から成る。
いて、本発明は、半導体ダイをパッケージする方法を提
供し、この方法は、第１支持部およびこれから延出する
少なくとも１つのフラグ部を有する第１リードフレー
ム，第２支持部およびこれから延出する少なくとも１つ
のリード部を有する第２リードフレーム，少なくとも１
つの半導体ダイ，および成形材を用意する段階と、少な
くとも１つの半導体ダイを、少なくとも１つのフラグ部
上に配する段階と、第２リードフレームの第２支持部
を、第１リードフレームの第１支持部に対して固着し、
少なくとも１つの半導体ダイを、少なくとも１つのフラ
グ部と少なくとも１つのリード部との間に配する段階
と、少なくとも１つの半導体ダイと少なくとも１つのリ
ード部との間、および少なくとも１つの半導体ダイと少
なくとも１つのフラグ部との間に電気接続を形成する段
階と、少なくとも１つの半導体ダイ，少なくとも１つの
フラグ部の少なくともいくつか，および第２リードフレ
ームの少なくとも１つのリード部の少なくともいくつか
を、成形材内に封止する段階から成る。
【０００６】別の態様において、本発明は、半導体パッ
ケージを提供する。この半導体パッケージは、半導体ダ
イと、第１リードフレームの少なくとも１つのフラグ部
であって、半導体ダイがその上に装着されている少なく
とも１つのフラグ部と、第２リードフレームの少なくと
も１つのリード部であって、外部電気接続部を備える第
１部分と、半導体に当接する導電体を備える第２部分と
を有する少なくとも１つのリード部と、半導体ダイ，少
なくとも１つのフラグ部の少なくともいくつか，少なく
とも１つのリード部を封止し、リード部の少なくともい
くつかを露出させる成形物とから成る。
ケージを提供する。この半導体パッケージは、半導体ダ
イと、第１リードフレームの少なくとも１つのフラグ部
であって、半導体ダイがその上に装着されている少なく
とも１つのフラグ部と、第２リードフレームの少なくと
も１つのリード部であって、外部電気接続部を備える第
１部分と、半導体に当接する導電体を備える第２部分と
を有する少なくとも１つのリード部と、半導体ダイ，少
なくとも１つのフラグ部の少なくともいくつか，少なく
とも１つのリード部を封止し、リード部の少なくともい
くつかを露出させる成形物とから成る。
【０００７】
【発明の実施の形態】これより、図面を参照しながら、
一例として、本発明の実施例を更に詳しく説明する。
図１において、第１リードフレーム即ちフラグ・フレー
ム３は、フレームを形成する支持部５を有する。フラグ
部７が、フレーム内部の、支持部５から延出する延長部
９の先端に配置されている。フラグ部７は、各半導体パ
ッケージ毎に、半導体ダイを取り付けるための平面を与
え、延長部９は、フラグ部７と支持部５との間の電気接
続部を形成する。加えて、フラグ・フレーム３は、支持
部５上に整合孔即ち案内孔１１も有する。
一例として、本発明の実施例を更に詳しく説明する。
図１において、第１リードフレーム即ちフラグ・フレー
ム３は、フレームを形成する支持部５を有する。フラグ
部７が、フレーム内部の、支持部５から延出する延長部
９の先端に配置されている。フラグ部７は、各半導体パ
ッケージ毎に、半導体ダイを取り付けるための平面を与
え、延長部９は、フラグ部７と支持部５との間の電気接
続部を形成する。加えて、フラグ・フレーム３は、支持
部５上に整合孔即ち案内孔１１も有する。
【０００８】図２において、第２リードフレーム即ちク
リップ・フレーム１５は、支持部１７を有し、ここから
リード部１９が延出している。クリップ・フレーム１５
は、各半導体パッケージ毎に、１対のリード部１９を備
えている。フラグ・フレーム３およびクリップ・フレー
ム１５は、銅の帯状体を打ち抜き、次いで錫でめっきす
ることによって製作することができる。また、クリップ
・フレーム１５も支持部１７上に整合孔即ち案内孔２１
を有し、これがフラグ・フレーム３上の整合孔１１と整
合し、リード部１９の各対を各フラグ部７に対して所定
の位置に位置付ける。半導体ダイ３０の高さに合わせる
ように、クリップ・フレーム１５を折曲げる。
リップ・フレーム１５は、支持部１７を有し、ここから
リード部１９が延出している。クリップ・フレーム１５
は、各半導体パッケージ毎に、１対のリード部１９を備
えている。フラグ・フレーム３およびクリップ・フレー
ム１５は、銅の帯状体を打ち抜き、次いで錫でめっきす
ることによって製作することができる。また、クリップ
・フレーム１５も支持部１７上に整合孔即ち案内孔２１
を有し、これがフラグ・フレーム３上の整合孔１１と整
合し、リード部１９の各対を各フラグ部７に対して所定
の位置に位置付ける。半導体ダイ３０の高さに合わせる
ように、クリップ・フレーム１５を折曲げる。
【０００９】図３および図４は、フラグ部７の各々の上
に装着された半導体ダイ３０，およびスポット溶接３２
によってフラグ・フレーム３に固着されたクリップ・フ
レーム１５を示す。リード部１９の対が、半導体ダイ３
０の上面上に配置されている。半導体ダイ３０は、フラ
グ部７とリード部１９の対との間の圧力によって、フラ
グ部７上に保持即ち支持されている。クリップ・フレー
ム１５の折曲げの結果、クリップ・フレーム１５とフラ
グ・フレーム３との間の半導体ダイ上に圧縮力が発生
し、半導体ダイ３０はフラグ部７上のそれぞれの位置に
保持される。
に装着された半導体ダイ３０，およびスポット溶接３２
によってフラグ・フレーム３に固着されたクリップ・フ
レーム１５を示す。リード部１９の対が、半導体ダイ３
０の上面上に配置されている。半導体ダイ３０は、フラ
グ部７とリード部１９の対との間の圧力によって、フラ
グ部７上に保持即ち支持されている。クリップ・フレー
ム１５の折曲げの結果、クリップ・フレーム１５とフラ
グ・フレーム３との間の半導体ダイ上に圧縮力が発生
し、半導体ダイ３０はフラグ部７上のそれぞれの位置に
保持される。
【００１０】図５は、表面５１から突出する数本のテー
パ状整合ピン５０の１つを示す。フラグ・フレーム３ま
たはクリップ・フレーム１５上の整合孔と同じ数の整合
ピンがある。整合ピン５０は、先端に向かってテーパ状
となっており、フラグ・フレーム３上の整合孔１１に滑
り込み、クリップ・フレーム１５上の整合孔２１を貫通
することによって、クリップ・フレーム１５をフラグ・
フレーム３に整合する。加えて、整合ピン５０の高さ
は、フレーム３，１５双方の合計の厚さを収容するのに
十分となっている。クリップ・フレーム１５およびフラ
グ・フレーム３の厚さは、それぞれ、１２７ないし２５
４マイクロメートル（１Ｘ１０-6メートル）および１２
７ないし３８１マイクロメートルである。この整合によ
って、クリップ・フレーム１５上のリード部１９の対
が、確実に、フラグ・フレーム３上のフラグ部７と整合
する。更に、この整合によって、リード部１９の対が、
確実に、半導体ダイ３０上のパッド位置と整合する。
パ状整合ピン５０の１つを示す。フラグ・フレーム３ま
たはクリップ・フレーム１５上の整合孔と同じ数の整合
ピンがある。整合ピン５０は、先端に向かってテーパ状
となっており、フラグ・フレーム３上の整合孔１１に滑
り込み、クリップ・フレーム１５上の整合孔２１を貫通
することによって、クリップ・フレーム１５をフラグ・
フレーム３に整合する。加えて、整合ピン５０の高さ
は、フレーム３，１５双方の合計の厚さを収容するのに
十分となっている。クリップ・フレーム１５およびフラ
グ・フレーム３の厚さは、それぞれ、１２７ないし２５
４マイクロメートル（１Ｘ１０-6メートル）および１２
７ないし３８１マイクロメートルである。この整合によ
って、クリップ・フレーム１５上のリード部１９の対
が、確実に、フラグ・フレーム３上のフラグ部７と整合
する。更に、この整合によって、リード部１９の対が、
確実に、半導体ダイ３０上のパッド位置と整合する。
【００１１】図６は、封止した半導体パッケージ６０内
において半導体ダイ３０の１つに取り付けられたリード
部１９を示す。延長部９、およびリード部１９の対は、
それぞれ、フラグ・フレーム３上の支持部５およびクリ
ップ・フレーム１５上の支持部１７から分離されてい
る。
において半導体ダイ３０の１つに取り付けられたリード
部１９を示す。延長部９、およびリード部１９の対は、
それぞれ、フラグ・フレーム３上の支持部５およびクリ
ップ・フレーム１５上の支持部１７から分離されてい
る。
【００１２】次に、半導体パッケージを形成するプロセ
スについて、図１ないし図６を参照しながら説明する。
フラグ・フレーム３のフラグ部７上に所定量のはんだペ
ーストを堆積し、次いで所定量の力ではんだペーストの
溜まりの上に半導体ダイ３０を配置する。
スについて、図１ないし図６を参照しながら説明する。
フラグ・フレーム３のフラグ部７上に所定量のはんだペ
ーストを堆積し、次いで所定量の力ではんだペーストの
溜まりの上に半導体ダイ３０を配置する。
【００１３】湿ったはんだペーストは、十分な接着力で
半導体ダイ３０を保持し、半導体ダイ３０が配置された
位置から半導体ダイ３０が移動するのを防止する。
半導体ダイ３０を保持し、半導体ダイ３０が配置された
位置から半導体ダイ３０が移動するのを防止する。
【００１４】次に、半導体ダイ３０上のパッド位置上に
はんだペーストを堆積する。整合ピン５０が整合孔１１
を貫通して突出するように、表面５１上にフラグ・フレ
ーム３を配置し、次いで、整合ピン５０が整合孔２１を
貫通して突出するように、クリップ・フレーム１５をフ
ラグ・フレーム３上に配置する。次に、レーザ・スポッ
ト溶接プロセスによって、フラグ・フレーム３をクリッ
プ・フレーム１５に溶接する。
はんだペーストを堆積する。整合ピン５０が整合孔１１
を貫通して突出するように、表面５１上にフラグ・フレ
ーム３を配置し、次いで、整合ピン５０が整合孔２１を
貫通して突出するように、クリップ・フレーム１５をフ
ラグ・フレーム３上に配置する。次に、レーザ・スポッ
ト溶接プロセスによって、フラグ・フレーム３をクリッ
プ・フレーム１５に溶接する。
【００１５】あるいは、クリップ・フレーム１５をフラ
グ・フレーム３上に配置し、フラグ・フレーム３自体を
表面５１に位置付け、整合ピン５０を可動状として、よ
り低い位置に配置する。自動化したピック／プレース機
械(pick and place machine)を用いて、クリップ・フレ
ーム１５上の整合孔２１がフラグ・フレーム３上の整合
孔１１と少なくとも部分的に整合するように、フラグ・
フレーム上にクリップ・フレーム１５を配置するとよ
い。次に、整合ピン５０を上に向かって移動させ、フラ
グ・フレームおよびクリップ・フレームの整合孔１１，
２１をそれぞれ貫通させ、フラグ・フレーム３およびク
リップ・フレーム１５を整合する。こうして、フラグ・
フレーム３およびクリップ・フレーム１５を適正に整合
する。同様に、支持部５，１７も整合し、レーザ・スポ
ット溶接によって共に溶接する。
グ・フレーム３上に配置し、フラグ・フレーム３自体を
表面５１に位置付け、整合ピン５０を可動状として、よ
り低い位置に配置する。自動化したピック／プレース機
械(pick and place machine)を用いて、クリップ・フレ
ーム１５上の整合孔２１がフラグ・フレーム３上の整合
孔１１と少なくとも部分的に整合するように、フラグ・
フレーム上にクリップ・フレーム１５を配置するとよ
い。次に、整合ピン５０を上に向かって移動させ、フラ
グ・フレームおよびクリップ・フレームの整合孔１１，
２１をそれぞれ貫通させ、フラグ・フレーム３およびク
リップ・フレーム１５を整合する。こうして、フラグ・
フレーム３およびクリップ・フレーム１５を適正に整合
する。同様に、支持部５，１７も整合し、レーザ・スポ
ット溶接によって共に溶接する。
【００１６】整合ピン５０の幅（Ｗ）は、クリップ・フ
レーム３内の整合孔１５の幅，およびフラグ・フレーム
内の整合孔１１の幅に対して、以下の式で表される。
レーム３内の整合孔１５の幅，およびフラグ・フレーム
内の整合孔１１の幅に対して、以下の式で表される。
【００１７】Ｗ＝Ｔ−０．０００５”整合ピンの上部の
テーパ角は、４５ないし９０度の範囲とし、フラグ・フ
レーム３およびクリップ・フレーム１５の効果的な配置
を確保する。
テーパ角は、４５ないし９０度の範囲とし、フラグ・フ
レーム３およびクリップ・フレーム１５の効果的な配置
を確保する。
【００１８】次に、溶接したフラグ・フレーム３および
クリップ・フレーム１５にリフローはんだプロセスを施
し、半導体ダイ３０とフラグ部７との間、およびリード
部１９と半導体ダイ３０の上のパッド位置との間にある
はんだ溜めを溶融する。
クリップ・フレーム１５にリフローはんだプロセスを施
し、半導体ダイ３０とフラグ部７との間、およびリード
部１９と半導体ダイ３０の上のパッド位置との間にある
はんだ溜めを溶融する。
【００１９】リフローの後、トランスファー成形のよう
な封止プロセスによって、半導体ダイ，フラグ部および
１対のリード部１９の部分の各々を成形材内に封止し、
半導体パッケージを形成する。
な封止プロセスによって、半導体ダイ，フラグ部および
１対のリード部１９の部分の各々を成形材内に封止し、
半導体パッケージを形成する。
【００２０】最後に、半導体パッケージの各々を、フラ
グ・フレーム３およびクリップ・フレーム１５から個別
化する。ダム・バーを用いて成形材がリード部１９の対
間から漏出するのを防止する場合、個別化工程の前に、
ダム・バーを除去するためにトリミング工程が必要とな
る。
グ・フレーム３およびクリップ・フレーム１５から個別
化する。ダム・バーを用いて成形材がリード部１９の対
間から漏出するのを防止する場合、個別化工程の前に、
ダム・バーを除去するためにトリミング工程が必要とな
る。
【００２１】上述のように、本発明は、従来技術の方法
よりも高速であるという利点がある。これは、単一のピ
ック／プレース工程によって、リード部の各々を半導体
ダイの各々に同時に配置し、単一のリフロー・プロセス
によって、半導体ダイの各々とリード部の各々との間、
および半導体ダイの各々とフラグ部の各々との間のはん
だ接続を形成するからである。
よりも高速であるという利点がある。これは、単一のピ
ック／プレース工程によって、リード部の各々を半導体
ダイの各々に同時に配置し、単一のリフロー・プロセス
によって、半導体ダイの各々とリード部の各々との間、
および半導体ダイの各々とフラグ部の各々との間のはん
だ接続を形成するからである。
【００２２】これは、リード部の全てが延出し半導体ダ
イ上にまで達するクリップ・フレームを有し、リフロー
・プロセスの前に、スポット溶接プロセスを用いてクリ
ップ・フレームをフラグ・フレームに取り付けることに
よって得られる。
イ上にまで達するクリップ・フレームを有し、リフロー
・プロセスの前に、スポット溶接プロセスを用いてクリ
ップ・フレームをフラグ・フレームに取り付けることに
よって得られる。
【００２３】したがって、本発明は、前述の従来技術の
問題を克服するかあるいは少なくとも低減する、半導体
パッケージおよびその形成方法を提供するものである。
問題を克服するかあるいは少なくとも低減する、半導体
パッケージおよびその形成方法を提供するものである。
【図１】フラグを有するリードフレームの一部を示す
図。
図。
【図２】リードを有する別のリードフレームの一部を示
す図。
す図。
【図３】図１のリードフレームに固着された図２のリー
ドフレームを示す平面図。
ドフレームを示す平面図。
【図４】図３の２つのリードフレームを示す側面図。
【図５】整合されたリードフレームを示す断面図。
【図６】個別化した後の、図３のリードフレーム上に形
成された半導体パッケージを示す断面図。
成された半導体パッケージを示す断面図。
３ 第１リードフレーム（フラグ・フレーム） ５，１７ 支持部 ７ フラグ部 ９ 延長部 １１，２１ 整合孔（案内孔） １５ 第２リードフレーム（クリップ・フレーム） １９ リード部 ３０ 半導体ダイ ３２ スポット溶接 ５０ テーパ状整合ピン ５１ 表面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョン・ホック・タン マレイシア国セレンバン・エヌ・エス、ト ク・ウンギュク、ブキット・ブロッサム・ ジャカン1138
Claims (11)
- 【請求項１】半導体ダイをパッケージする方法であっ
て： ａ）第１支持部およびこれから延出する少なくとも１つ
のフラグ部を有する第１リードフレーム；第２支持部お
よびこれから延出する少なくとも１つのリード部を有す
る第２リードフレーム；少なくとも１つの半導体ダイ；
および成形材；を用意する段階； ｂ）前記少なくとも１つの半導体ダイを、前記少なくと
も１つのフラグ部上に配する段階； ｃ）前記第２リードフレームの前記第２支持部を、前記
第１リードフレームの前記第１支持部に対して固着し、
前記少なくとも１つの半導体ダイを、前記少なくとも１
つのフラグ部と前記少なくとも１つのリード部との間に
配する段階； ｄ）前記少なくとも１つの半導体ダイと前記少なくとも
１つのリード部との間、および前記少なくとも１つの半
導体ダイと前記少なくとも１つのフラグ部との間に電気
接続を形成する段階；ならびに ｅ）前記少なくとも１つの半導体ダイ，前記少なくとも
１つのフラグ部の少なくともいくつか，および前記第２
リードフレームの前記少なくとも１つのリード部の少な
くともいくつかを、前記成形材内に封止する段階；から
成ることを特徴とする方法。 - 【請求項２】段階（ａ）は、はんだペーストを用意する
段階を含み、段階（ｂ）の前の段階が、前記少なくとも
１つのフラグ部上に前記はんだペーストを配する段階を
含むことを特徴とする請求項１記載の方法。 - 【請求項３】段階（ｃ）の前の段階が、前記少なくとも
１つの半導体ダイ上のはんだ位置に、はんだペーストを
配する段階を含むことを特徴とする請求項２記載の方
法。 - 【請求項４】段階（ｃ）は：前記第１および第２支持部
を整合するように、前記第１および第２リードフレーム
を配列する段階；および前記第１支持部を前記第２支持
部に接合する段階；を含むことを特徴とする請求項１記
載の方法。 - 【請求項５】前記第１支持部を前記第２支持部に接合す
る段階は、前記第１支持部を前記第２支持部に溶接する
段階を含むことを特徴とする請求項４記載の方法。 - 【請求項６】前記溶接する段階は、前記第１支持部を前
記第２支持部にレーザ溶接する段階を含むことを特徴と
する請求項５記載の方法。 - 【請求項７】前記第１および第２支持部を整合するよう
に前記第１および第２リードフレームを配列する段階
は、前記少なくとも１つの半導体ダイに当接するように
前記少なくとも１つのリード部を配列する段階を更に含
むことを特徴とする請求項４記載の方法。 - 【請求項８】半導体パッケージであって：半導体ダイ；
第１リードフレームの少なくとも１つのフラグ部であっ
て、前記半導体ダイがその上に装着されている少なくと
も１つのフラグ部；第２リードフレームの少なくとも１
つのリード部であって、外部電気接続部を備える第１部
分と、前記半導体に当接する導電体を備える第２部分と
を有する少なくとも１つのリード部；および前記半導体
ダイ，前記少なくとも１つのフラグ部の少なくともいく
つか，前記少なくとも１つのリード部を封止し、前記リ
ード部の少なくともいくつかを露出させる成形物；から
成ることを特徴とする半導体パッケージ。 - 【請求項９】前記半導体ダイと前記少なくとも１つのフ
ラグとの間に配されたはんだ，および前記半導体ダイと
前記少なくとも１つのリード部との間に配されたはんだ
を更に備えることを特徴とする請求項８記載の半導体パ
ッケージ。 - 【請求項１０】半導体パッケージ用リードフレームであ
って、少なくとも１つの支持部から延出する少なくとも
１つのフラグ部を有し、該少なくとも１つのフラグ部が
半導体ダイ受容面を有し、更にリードフレーム整合構造
を有することを特徴とするリードフレーム。 - 【請求項１１】前記少なくとも１つの支持部は、前記少
なくとも１つのフラグ部を包囲するフレームの一部をな
すように構成されていることを特徴とする請求項１０記
載のリードフレーム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| MYPI9801057 | 1998-03-11 | ||
| MY9801057 | 1998-03-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297729A true JPH11297729A (ja) | 1999-10-29 |
Family
ID=19749795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5446999A Pending JPH11297729A (ja) | 1998-03-11 | 1999-03-02 | 半導体パッケ―ジおよびその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11297729A (ja) |
| DE (1) | DE19903104A1 (ja) |
| TW (1) | TW409379B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340208B2 (en) | 2017-01-12 | 2019-07-02 | Rohm Co., Ltd. | Semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW454314B (en) * | 2000-05-30 | 2001-09-11 | Gen Semiconductor Of Taiwan Lt | Semiconductor device packaging assembly and method for manufacturing the same |
| WO2004034427A2 (en) | 2002-10-08 | 2004-04-22 | Honeywell International Inc. | Semiconductor packages, lead-containing solders and anodes and methods of removing alpha-emitters from materials |
| FR2953066B1 (fr) * | 2009-11-25 | 2011-12-30 | St Microelectronics Tours Sas | Montage en boitier pour composants electroniques assembles par clip |
-
1999
- 1999-01-15 TW TW88100599A patent/TW409379B/zh not_active IP Right Cessation
- 1999-01-27 DE DE1999103104 patent/DE19903104A1/de not_active Ceased
- 1999-03-02 JP JP5446999A patent/JPH11297729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340208B2 (en) | 2017-01-12 | 2019-07-02 | Rohm Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19903104A1 (de) | 1999-09-16 |
| TW409379B (en) | 2000-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104167395B (zh) | 薄轮廓引线半导体封装 | |
| US20100052125A1 (en) | Resin sealing type semiconductor device and method of manufacturing the same, and lead frame | |
| JPH05343445A (ja) | Ｌｏｃ構造を有する半導体装置およびその製造方法並びにこれに使用するリードフレーム | |
| JPS61125062A (ja) | ピン取付け方法およびピン取付け装置 | |
| TWI290760B (en) | Semiconductor device and method of manufacturing the same | |
| KR100258050B1 (ko) | 반도체 장치와 그 제조 방법 및 그에 사용되는 리드 프레임 | |
| US20210265214A1 (en) | Methods and apparatus for an improved integrated circuit package | |
| US8884410B2 (en) | Method for manufacturing a microelectronic package comprising at least one microelectronic device | |
| JP2008140788A (ja) | 半導体装置 | |
| JPH05136317A (ja) | 半導体装置およびその製造方法 | |
| JP4547252B2 (ja) | 集積回路パッケージにおける半田接合信頼性を改善するシステム及び方法 | |
| JPH11297729A (ja) | 半導体パッケ―ジおよびその形成方法 | |
| JPH04338648A (ja) | 半導体装置のバンプ電極形成方法、表示装置及び電子印字装置 | |
| JPH08148623A (ja) | 半導体装置 | |
| JP4031005B2 (ja) | 半導体装置の製造方法 | |
| US20110133319A1 (en) | Auxiliary leadframe member for stabilizing the bond wire process | |
| CN109559997A (zh) | 表面安装半导体器件及其制造方法 | |
| US20230245955A1 (en) | Method of manufacturing semiconductor devices and corresponding semiconductor device | |
| JP2009038126A (ja) | 半導体装置およびその製造方法 | |
| JPH08162580A (ja) | 半導体装置 | |
| JP2003197845A (ja) | リードフレーム及びこれを用いた半導体装置並びにその製造方法 | |
| JPS63185035A (ja) | 半導体装置 | |
| JP2669756B2 (ja) | 表面実装部品及びその半製品 | |
| JP3388056B2 (ja) | 半導体装置 | |
| JPS63142840A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20051214 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081104 |