JPH11285024A - 記録再生装置 - Google Patents
記録再生装置Info
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- JPH11285024A JPH11285024A JP10083225A JP8322598A JPH11285024A JP H11285024 A JPH11285024 A JP H11285024A JP 10083225 A JP10083225 A JP 10083225A JP 8322598 A JP8322598 A JP 8322598A JP H11285024 A JPH11285024 A JP H11285024A
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Abstract
(57)【要約】
【課題】記録再生装置の信号処理回路をデジタル化した
際に、記録モードにおいて低域変換キャリア信号を発生
する一方、記録信号を水平同期信号に同期させる同期処
理回路が必要になる。これを低コストで高性能に実現で
きる具体的回路構成を提示すること。 【解決手段】同期処理回路はデジタル信号処理回路で構
成され、低域変換色信号を生成する際に用いる変換キャ
リアを発生する第一の発振器と、水平走査周波数のＮ倍
（Ｎは整数）の信号を発生する第二の発振器と、第二の
発振器の出力と水平走査周波数との偏差を検知するＡＦ
Ｃ検波回路とを有する。前記第一及び第二の発振器は、
前記ＡＦＣ検波回路の出力で同時に制御する。
際に、記録モードにおいて低域変換キャリア信号を発生
する一方、記録信号を水平同期信号に同期させる同期処
理回路が必要になる。これを低コストで高性能に実現で
きる具体的回路構成を提示すること。 【解決手段】同期処理回路はデジタル信号処理回路で構
成され、低域変換色信号を生成する際に用いる変換キャ
リアを発生する第一の発振器と、水平走査周波数のＮ倍
（Ｎは整数）の信号を発生する第二の発振器と、第二の
発振器の出力と水平走査周波数との偏差を検知するＡＦ
Ｃ検波回路とを有する。前記第一及び第二の発振器は、
前記ＡＦＣ検波回路の出力で同時に制御する。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号を記録また
は再生する記録再生装置に係り、特にその信号処理をデ
ジタル信号処理回路で実現した記録再生装置に関する。
は再生する記録再生装置に係り、特にその信号処理をデ
ジタル信号処理回路で実現した記録再生装置に関する。
【０００２】
【従来の技術】従来の家庭用ビデオテープレコーダ（以
下ＶＴＲと略記）における映像信号処理は、ほとんどが
アナログ信号処理回路で実現されてきた。これに代わり
最近になって、例えば「テレビジョン学会技術報告Vol.
15, No.36 (P1〜P6), June, 1991」に記載されているよ
うに、民生用ＶＴＲへの適用を前提に、映像信号処理の
デジタル信号処理化の検討、さらにはＩＣ（集積回路）
化が進められている。上記文献においては、クロマ信号
処理回路は色差信号（Ｒ−Ｙ，Ｂ−Ｙ）に復調し信号処
理する方式（以後、ベースバンドクロマ信号処理と呼
ぶ）を採用している。
下ＶＴＲと略記）における映像信号処理は、ほとんどが
アナログ信号処理回路で実現されてきた。これに代わり
最近になって、例えば「テレビジョン学会技術報告Vol.
15, No.36 (P1〜P6), June, 1991」に記載されているよ
うに、民生用ＶＴＲへの適用を前提に、映像信号処理の
デジタル信号処理化の検討、さらにはＩＣ（集積回路）
化が進められている。上記文献においては、クロマ信号
処理回路は色差信号（Ｒ−Ｙ，Ｂ−Ｙ）に復調し信号処
理する方式（以後、ベースバンドクロマ信号処理と呼
ぶ）を採用している。
【０００３】また周知の通り、ＶＴＲの記録過程におい
ては、色信号を低域の帯域に変換すると同時にこの低域
変換色信号を水平同期信号に同期させることが必要であ
る。一般にこうした同期処理回路をＡＦＣ(Auto Freque
ncy Control)回路と呼んでおり、ＶＴＲの記録再生にお
いて色の性能に関わる重要な処理である。上記文献にお
いても、記録信号処理回路において、水平同期信号に同
期した変換キャリアを発生するＡＦＣ回路を含んだシス
テムが示されている。
ては、色信号を低域の帯域に変換すると同時にこの低域
変換色信号を水平同期信号に同期させることが必要であ
る。一般にこうした同期処理回路をＡＦＣ(Auto Freque
ncy Control)回路と呼んでおり、ＶＴＲの記録再生にお
いて色の性能に関わる重要な処理である。上記文献にお
いても、記録信号処理回路において、水平同期信号に同
期した変換キャリアを発生するＡＦＣ回路を含んだシス
テムが示されている。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
技術においては、ＡＦＣ回路をシステムの一部として含
んではいるが、ＡＦＣ回路をデジタル信号処理でいかに
実現するか、その具体的構成に関しては記載されていな
い。
技術においては、ＡＦＣ回路をシステムの一部として含
んではいるが、ＡＦＣ回路をデジタル信号処理でいかに
実現するか、その具体的構成に関しては記載されていな
い。
【０００５】本発明の目的は、ＶＴＲ等の記録再生装置
において、映像信号処理をデジタル信号処理化する際の
クロマ信号処理に必要な小規模で高性能なＡＦＣ回路の
具体的構成を提供することにある。さらに、そのような
ＡＦＣ回路を備えてクロマ信号処理を行う記録再生装置
を提供することにある。
において、映像信号処理をデジタル信号処理化する際の
クロマ信号処理に必要な小規模で高性能なＡＦＣ回路の
具体的構成を提供することにある。さらに、そのような
ＡＦＣ回路を備えてクロマ信号処理を行う記録再生装置
を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の記録再生装置では、低域変換色信号を水平
同期信号に周波数ロックさせるための同期処理回路はデ
ジタル信号処理回路で構成され、低域変換色信号を生成
する際に用いる変換キャリアを発生する第一の発振器
と、水平走査周波数のＮ倍（Ｎは整数）の信号を発生す
る第二の発振器と、第二の発振器の出力と水平走査周波
数との偏差を検知するＡＦＣ検波回路とを有し、前記第
一及び第二の発振器は、前記ＡＦＣ検波回路の出力で同
時に制御されることに特徴がある。
に、本発明の記録再生装置では、低域変換色信号を水平
同期信号に周波数ロックさせるための同期処理回路はデ
ジタル信号処理回路で構成され、低域変換色信号を生成
する際に用いる変換キャリアを発生する第一の発振器
と、水平走査周波数のＮ倍（Ｎは整数）の信号を発生す
る第二の発振器と、第二の発振器の出力と水平走査周波
数との偏差を検知するＡＦＣ検波回路とを有し、前記第
一及び第二の発振器は、前記ＡＦＣ検波回路の出力で同
時に制御されることに特徴がある。
【０００７】また、前記第一及び第二の発振器は共通の
回路構成を備えてなり、第二の発振器の前段には、１水
平走査期間毎に発振出力の位相を所定量だけ遅延する位
相遅延手段を備えることに特徴がある。
回路構成を備えてなり、第二の発振器の前段には、１水
平走査期間毎に発振出力の位相を所定量だけ遅延する位
相遅延手段を備えることに特徴がある。
【０００８】また、前記第一及び第二の発振器は、第一
及び第二のＲＯＭ型の正弦波発生回路と、それらのアド
レスを制御する内部信号を発生する共通の積分器を有し
てなり、積分器には、所望の発振周波数に設定するため
の係数器の信号とＡＦＣ検波回路からの出力信号とを加
算した信号を入力し、かつ前記第二の発振器の前段に備
える前記位相遅延手段として、第二のＲＯＭ型の正弦波
発生回路の入力部には、１水平走査期間毎に内部信号に
対し所定のオフセット値を加算する加算手段を設けるこ
とに特徴がある。
及び第二のＲＯＭ型の正弦波発生回路と、それらのアド
レスを制御する内部信号を発生する共通の積分器を有し
てなり、積分器には、所望の発振周波数に設定するため
の係数器の信号とＡＦＣ検波回路からの出力信号とを加
算した信号を入力し、かつ前記第二の発振器の前段に備
える前記位相遅延手段として、第二のＲＯＭ型の正弦波
発生回路の入力部には、１水平走査期間毎に内部信号に
対し所定のオフセット値を加算する加算手段を設けるこ
とに特徴がある。
【０００９】以上の構成とすることにより、比較的小規
模な回路構成で、高性能なクロマ信号処理能力を有する
記録再生装置を提供できる。
模な回路構成で、高性能なクロマ信号処理能力を有する
記録再生装置を提供できる。
【００１０】
【発明の実施の形態】以下本発明の第一の実施例を図１
を用いて説明する。図１は、デジタル信号処理回路を有
したＶＴＲのシステム構成を示すものである。１はキャ
リア発生回路、２はＲＯＭコントローラ、３はＮｆｈキ
ャリア発生ＲＯＭ、４はｆｌｓｃキャリア発生ＲＯＭ、
５はローテーション制御回路、６はローテーション制御
パルス発生回路、７はＡＦＣ検波回路、８は水平同期信
号入力端子、９はｆｓｃキャリア発生回路、１０、１
１、１２、１３、１９はスイッチ回路、１４はＡＤ変換
器、１５はプリアンプ、１６、１７は磁気ヘッド、１８
はシリンダ、２０、２１、２５、２６は乗算器、２３は
Ｒ−Ｙ信号処理回路、２４はＢ−Ｙ信号処理回路、２
７、３０、３４は加算器、２８は帯域通過フィルタ（以
下ＢＦＰ）、２９、３２はＤＡ変換器、３３は低域通過
フィルタ（以下ＬＰＦ）、３１は出力端子、３５は輝度
信号処理回路、３６はＹＣ分離回路、３８は入力端子、
４０はＡＰＣ(Auto Phase Controlの略)検波回路であ
る。
を用いて説明する。図１は、デジタル信号処理回路を有
したＶＴＲのシステム構成を示すものである。１はキャ
リア発生回路、２はＲＯＭコントローラ、３はＮｆｈキ
ャリア発生ＲＯＭ、４はｆｌｓｃキャリア発生ＲＯＭ、
５はローテーション制御回路、６はローテーション制御
パルス発生回路、７はＡＦＣ検波回路、８は水平同期信
号入力端子、９はｆｓｃキャリア発生回路、１０、１
１、１２、１３、１９はスイッチ回路、１４はＡＤ変換
器、１５はプリアンプ、１６、１７は磁気ヘッド、１８
はシリンダ、２０、２１、２５、２６は乗算器、２３は
Ｒ−Ｙ信号処理回路、２４はＢ−Ｙ信号処理回路、２
７、３０、３４は加算器、２８は帯域通過フィルタ（以
下ＢＦＰ）、２９、３２はＤＡ変換器、３３は低域通過
フィルタ（以下ＬＰＦ）、３１は出力端子、３５は輝度
信号処理回路、３６はＹＣ分離回路、３８は入力端子、
４０はＡＰＣ(Auto Phase Controlの略)検波回路であ
る。
【００１１】記録時の信号の流れを説明する。入力端子
３８から入力されたコンポジットビデオ信号は、ＹＣ分
離回路３６で輝度信号と色信号に分離される。輝度信号
は、輝度信号処理回路３５でＦＭ変調された信号に処理
され、ＤＡ変換器３９でアナログ信号に変換されて加算
器３４に送られる。一方色信号は、スイッチ回路１９を
介して乗算器２０、２１へ送られ、色差信号（Ｒ−Ｙ、
Ｂ−Ｙ）に復調される。これらの信号は、Ｒ−Ｙ信号処
理回路２３とＢ−Ｙ信号処理回路２４にてそれぞれベー
スバンド信号処理された後、乗算器２５、２６で低域変
換色信号に変調され、再度加算器２７で加算される。低
域変換色信号は、ＬＰＦ３３を介してＤＡ変換器３２で
アナログ信号に変換され、加算器３４で前述のＦＭ輝度
信号と加算された後、磁気ヘッド１６、１８に記録信号
として供給される。
３８から入力されたコンポジットビデオ信号は、ＹＣ分
離回路３６で輝度信号と色信号に分離される。輝度信号
は、輝度信号処理回路３５でＦＭ変調された信号に処理
され、ＤＡ変換器３９でアナログ信号に変換されて加算
器３４に送られる。一方色信号は、スイッチ回路１９を
介して乗算器２０、２１へ送られ、色差信号（Ｒ−Ｙ、
Ｂ−Ｙ）に復調される。これらの信号は、Ｒ−Ｙ信号処
理回路２３とＢ−Ｙ信号処理回路２４にてそれぞれベー
スバンド信号処理された後、乗算器２５、２６で低域変
換色信号に変調され、再度加算器２７で加算される。低
域変換色信号は、ＬＰＦ３３を介してＤＡ変換器３２で
アナログ信号に変換され、加算器３４で前述のＦＭ輝度
信号と加算された後、磁気ヘッド１６、１８に記録信号
として供給される。
【００１２】次に再生時の信号の流れを説明する。磁気
ヘッド１６、１８で再生された信号は、プリアンプ１５
で十分増幅され、ＡＤ変換器１４でデジタル信号に変換
される。このうち輝度信号は、輝度信号処理回路３５で
再生信号処理され、ＤＡ変換器４０を介して加算器３０
に送られる。一方低域変換色信号は、スイッチ１９を介
して乗算器２０、２１へ送られ、色差信号（Ｒ−Ｙ、Ｂ
−Ｙ）に復調される。Ｒ−Ｙ信号とＢ−Ｙ信号はそれぞ
れベースバンド信号処理された後、乗算器２５、２６で
低域変換色信号に変調され、再度加算器２７で加算され
る。その後、ＢＰＦ２８で帯域制限されＤＡ変換器２９
を介して加算器３０に送られ、前述の再生輝度信号と加
算されて、コンポジットビデオ信号として出力端子３１
から出力される。なおここで、Ｒ−Ｙ信号処理回路２３
とＢ−Ｙ信号処理回路２４からの信号をもとに、ＡＰＣ
検波回路４０で位相検波した位相誤差成分をＲＯＭコン
トローラ２に送り再生のＡＰＣ制御を行う。
ヘッド１６、１８で再生された信号は、プリアンプ１５
で十分増幅され、ＡＤ変換器１４でデジタル信号に変換
される。このうち輝度信号は、輝度信号処理回路３５で
再生信号処理され、ＤＡ変換器４０を介して加算器３０
に送られる。一方低域変換色信号は、スイッチ１９を介
して乗算器２０、２１へ送られ、色差信号（Ｒ−Ｙ、Ｂ
−Ｙ）に復調される。Ｒ−Ｙ信号とＢ−Ｙ信号はそれぞ
れベースバンド信号処理された後、乗算器２５、２６で
低域変換色信号に変調され、再度加算器２７で加算され
る。その後、ＢＰＦ２８で帯域制限されＤＡ変換器２９
を介して加算器３０に送られ、前述の再生輝度信号と加
算されて、コンポジットビデオ信号として出力端子３１
から出力される。なおここで、Ｒ−Ｙ信号処理回路２３
とＢ−Ｙ信号処理回路２４からの信号をもとに、ＡＰＣ
検波回路４０で位相検波した位相誤差成分をＲＯＭコン
トローラ２に送り再生のＡＰＣ制御を行う。
【００１３】上述においてベースバンド信号に変換する
際の乗算器２０、２１に供給する変換キャリア信号は、
記録時は色副搬送波周波数（ｆｓｃ）の変換キャリアで
あり、これにはｆｓｃキャリア発生回路９の出力を用い
る。一方再生時は低域変換色信号をベースバンド信号に
変換するため、低域変換キャリア信号（周波数がｆｌｓ
ｃ）であり、キャリア発生回路１で生成された周波数ｆ
ｌｓｃの正弦波に対しローテーション制御回路５でロー
テーションをかけた信号を供給する。ここでローテーシ
ョン制御とは、周知の如くＶＴＲにおいてトラックピッ
チよりもヘッド幅が広い場合、すなわちガードバンドレ
ス記録を行ったとき、再生時に隣接するトラックから受
ける隣接妨害をなくすため、記録時に１Ｈ（Ｈは水平走
査期間）毎にキャリア位相を変化させることである。こ
うして記録された磁気テープ信号は、くし形フィルタを
用いて再生すると隣接成分をキャンセルすることができ
る。位相ローテーションの方法には、１Ｈ毎に位相を反
転させるＰＩ方式と、１Ｈ毎に位相を９０度シフトする
ＰＳ方式があり、両者とも同様の効果がある。
際の乗算器２０、２１に供給する変換キャリア信号は、
記録時は色副搬送波周波数（ｆｓｃ）の変換キャリアで
あり、これにはｆｓｃキャリア発生回路９の出力を用い
る。一方再生時は低域変換色信号をベースバンド信号に
変換するため、低域変換キャリア信号（周波数がｆｌｓ
ｃ）であり、キャリア発生回路１で生成された周波数ｆ
ｌｓｃの正弦波に対しローテーション制御回路５でロー
テーションをかけた信号を供給する。ここでローテーシ
ョン制御とは、周知の如くＶＴＲにおいてトラックピッ
チよりもヘッド幅が広い場合、すなわちガードバンドレ
ス記録を行ったとき、再生時に隣接するトラックから受
ける隣接妨害をなくすため、記録時に１Ｈ（Ｈは水平走
査期間）毎にキャリア位相を変化させることである。こ
うして記録された磁気テープ信号は、くし形フィルタを
用いて再生すると隣接成分をキャンセルすることができ
る。位相ローテーションの方法には、１Ｈ毎に位相を反
転させるＰＩ方式と、１Ｈ毎に位相を９０度シフトする
ＰＳ方式があり、両者とも同様の効果がある。
【００１４】次に、ベースバンド信号から変調色信号に
変換する際の乗算器２５、２６に供給する変換キャリア
信号は、前記乗算器２０、２１の場合とは逆の関係にな
る。すなわち記録時はローテーション制御回路５の出力
であるｆｌｓｃキャリア信号であり、再生時はｆｓｃキ
ャリア発生回路９の出力であるｆｓｃキャリア信号であ
る。
変換する際の乗算器２５、２６に供給する変換キャリア
信号は、前記乗算器２０、２１の場合とは逆の関係にな
る。すなわち記録時はローテーション制御回路５の出力
であるｆｌｓｃキャリア信号であり、再生時はｆｓｃキ
ャリア発生回路９の出力であるｆｓｃキャリア信号であ
る。
【００１５】上記低域変換キャリア信号ｆｌｓｃを発生
するキャリア発生回路１は、ＲＯＭコントローラ２とＮ
ｆｈキャリア発生ＲＯＭ３とｆｌｓｃキャリア発生ＲＯ
Ｍ４からなる。Ｎｆｈキャリア発生ＲＯＭ３から発生さ
れた周波数Ｎｆｈ（Ｎは整数、ｆｈは水平走査周波数）
の正弦波はＡＦＣ検波器７で検波され、水平同期信号入
力端子８に入力された水平走査周波数ｆｈとの周波数偏
差の信号がＲＯＭコントローラ２へ送られる。ＲＯＭコ
ントローラ２はこの信号に基づきＮｆｈキャリア発生Ｒ
ＯＭ３を制御する。このループ制御により、Ｎｆｈキャ
リア発生ＲＯＭ３の信号を水平同期信号に同期させるこ
とができる。さらにこのループと同時に、前記ＲＯＭコ
ントローラ２は、ｆｌｓｃキャリア発生ＲＯＭ４も制御
する構成とした。その結果、水平同期信号に同期したｆ
ｌｓｃキャリア信号を生成することができる。
するキャリア発生回路１は、ＲＯＭコントローラ２とＮ
ｆｈキャリア発生ＲＯＭ３とｆｌｓｃキャリア発生ＲＯ
Ｍ４からなる。Ｎｆｈキャリア発生ＲＯＭ３から発生さ
れた周波数Ｎｆｈ（Ｎは整数、ｆｈは水平走査周波数）
の正弦波はＡＦＣ検波器７で検波され、水平同期信号入
力端子８に入力された水平走査周波数ｆｈとの周波数偏
差の信号がＲＯＭコントローラ２へ送られる。ＲＯＭコ
ントローラ２はこの信号に基づきＮｆｈキャリア発生Ｒ
ＯＭ３を制御する。このループ制御により、Ｎｆｈキャ
リア発生ＲＯＭ３の信号を水平同期信号に同期させるこ
とができる。さらにこのループと同時に、前記ＲＯＭコ
ントローラ２は、ｆｌｓｃキャリア発生ＲＯＭ４も制御
する構成とした。その結果、水平同期信号に同期したｆ
ｌｓｃキャリア信号を生成することができる。
【００１６】次に図２を用いて、キャリア発生回路１に
関するより具体的な構成を説明する。再生時端子５１へ
はＡＰＣ検波器４０からの位相エラー成分が入力され、
記録時端子５２へはＡＦＣ検波器７からの周波数偏差が
入力される。５３は記録／再生を切り替える制御信号が
入力される。ここでは、記録時のＡＦＣ回路動作を中心
に説明する。２はＲＯＭコントローラ、４はｆｌｓｃキ
ャリア発生回路である。５９、６０、及び３のＲＯＭに
格納されているデータは１周期の正弦波のデータであ
る。係数器５６は、所望のキャリア発振周波数に応じた
固定値Ｋに設定される。一方記録時端子５２に入力され
たＡＦＣ検波器７からの周波数偏差信号は、スイッチ５
４を介し加算器５５にて前記係数器５６の信号に加算さ
れ、積分器６１に送られる。積分器６１は加算器５７と
フリップフロップ５８で構成され、その出力は時間とと
もに変化する。これがＲＯＭに対するアドレスを指定す
る信号となり、ＲＯＭに格納された正弦波を読み出し、
ｆｌｓｃキャリア信号及びＮｆｈキャリア信号を出力す
るものである。
関するより具体的な構成を説明する。再生時端子５１へ
はＡＰＣ検波器４０からの位相エラー成分が入力され、
記録時端子５２へはＡＦＣ検波器７からの周波数偏差が
入力される。５３は記録／再生を切り替える制御信号が
入力される。ここでは、記録時のＡＦＣ回路動作を中心
に説明する。２はＲＯＭコントローラ、４はｆｌｓｃキ
ャリア発生回路である。５９、６０、及び３のＲＯＭに
格納されているデータは１周期の正弦波のデータであ
る。係数器５６は、所望のキャリア発振周波数に応じた
固定値Ｋに設定される。一方記録時端子５２に入力され
たＡＦＣ検波器７からの周波数偏差信号は、スイッチ５
４を介し加算器５５にて前記係数器５６の信号に加算さ
れ、積分器６１に送られる。積分器６１は加算器５７と
フリップフロップ５８で構成され、その出力は時間とと
もに変化する。これがＲＯＭに対するアドレスを指定す
る信号となり、ＲＯＭに格納された正弦波を読み出し、
ｆｌｓｃキャリア信号及びＮｆｈキャリア信号を出力す
るものである。
【００１７】図４によりＲＯＭによる発振器の原理を簡
単に説明する。ＲＯＭの入力を１０ビット、出力を８ビ
ットとし、読み出しクロックの周波数は４ｆｓｃとす
る。ｆｓｃを発振するの場合の模式図である。１０ビッ
トのアドレス即ち１０２４個のアドレスに対し１周期の
正弦波をデータとして格納してあるため、例えば、２５
６個置きに４ｆｓｃクロックでＲＯＭを読み出すと、４
クロックで２５６、５１２、７６８、１０２４のアドレ
スに対応したデータを読み出すことになり、ｆｓｃの周
波数を持った正弦波を発生できることになる。上記の正
弦波発生原理より、ｆｌｓｃの正弦波を発生させる場
合、２５６×ｆｌｓｃ÷ｆｓｃで表される数値置きにア
ドレスを変化させることで実現できる。例えば、８ミリ
規格ＶＴＲのＮＴＳＣ方式においては、ｆｌｓｃが４
７．２５ｆｈであるため約５３．１６９（２５６×４
７．２５ｆｈ÷２２７．５ｆｈ）置きにアドレスを変え
ることで対応できる。
単に説明する。ＲＯＭの入力を１０ビット、出力を８ビ
ットとし、読み出しクロックの周波数は４ｆｓｃとす
る。ｆｓｃを発振するの場合の模式図である。１０ビッ
トのアドレス即ち１０２４個のアドレスに対し１周期の
正弦波をデータとして格納してあるため、例えば、２５
６個置きに４ｆｓｃクロックでＲＯＭを読み出すと、４
クロックで２５６、５１２、７６８、１０２４のアドレ
スに対応したデータを読み出すことになり、ｆｓｃの周
波数を持った正弦波を発生できることになる。上記の正
弦波発生原理より、ｆｌｓｃの正弦波を発生させる場
合、２５６×ｆｌｓｃ÷ｆｓｃで表される数値置きにア
ドレスを変化させることで実現できる。例えば、８ミリ
規格ＶＴＲのＮＴＳＣ方式においては、ｆｌｓｃが４
７．２５ｆｈであるため約５３．１６９（２５６×４
７．２５ｆｈ÷２２７．５ｆｈ）置きにアドレスを変え
ることで対応できる。
【００１８】ｆｌｓｃ発生ＲＯＭ６０は、ｆｌｓｃ発生
ＲＯＭ５９に対し９０度位相が異なる正弦波が格納され
ているものであり、ｆｌｓｃ発生ＲＯＭ５９及びｆｌｓ
ｃ発生ＲＯＭ６０の出力はＲ−Ｙ、Ｂ−Ｙ信号に復調す
るために用いられる。ここで、例えばＮＴＳＣ方式の８
ミリ規格ＶＴＲにおいて、低域変換色信号の搬送波周波
数は４７．２５ｆｈであり、すなわちｆｌｓｃ発生ＲＯ
Ｍ５９、６０の出力周波数は４７．２５ｆｈになり、１
Ｈ毎に位相が９０度ずつずれていくことになる。
ＲＯＭ５９に対し９０度位相が異なる正弦波が格納され
ているものであり、ｆｌｓｃ発生ＲＯＭ５９及びｆｌｓ
ｃ発生ＲＯＭ６０の出力はＲ−Ｙ、Ｂ−Ｙ信号に復調す
るために用いられる。ここで、例えばＮＴＳＣ方式の８
ミリ規格ＶＴＲにおいて、低域変換色信号の搬送波周波
数は４７．２５ｆｈであり、すなわちｆｌｓｃ発生ＲＯ
Ｍ５９、６０の出力周波数は４７．２５ｆｈになり、１
Ｈ毎に位相が９０度ずつずれていくことになる。
【００１９】これに対し、Ｎｆｈキャリア発生回路３の
アドレス制御は、積分器６１の出力に対し、加算器７９
を用い１Ｈに一回９０度ずつ位相を遅らせるようにＲＯ
Ｍ３の読み出しを制御してやることにより、１Ｈ前後の
位相面が一致することになり、見かけ上ｆｈの整数倍の
周波数Ｎｆｈとなり、水平同期信号と位相比較できる信
号になる。端子７４から入力された１Ｈに一回一発のパ
ルスＩＮＣにより４進カウンタのカウント値をアップさ
せ、この出力（００，０１，１０，１１）によりマルチ
プレクサ７７を制御し出力にデータ設定７８の固定値を
出力し、この出力を加算器７９で積分器６１の出力に加
算することで、Ｎｆｈキャリア発生ＲＯＭ３のアドレス
値に１Ｈ毎に一定のオフセットを加算することで１Ｈに
一回９０度ずつ位相を遅らせるようにＲＯＭ３の読み出
しを制御してやることになる。
アドレス制御は、積分器６１の出力に対し、加算器７９
を用い１Ｈに一回９０度ずつ位相を遅らせるようにＲＯ
Ｍ３の読み出しを制御してやることにより、１Ｈ前後の
位相面が一致することになり、見かけ上ｆｈの整数倍の
周波数Ｎｆｈとなり、水平同期信号と位相比較できる信
号になる。端子７４から入力された１Ｈに一回一発のパ
ルスＩＮＣにより４進カウンタのカウント値をアップさ
せ、この出力（００，０１，１０，１１）によりマルチ
プレクサ７７を制御し出力にデータ設定７８の固定値を
出力し、この出力を加算器７９で積分器６１の出力に加
算することで、Ｎｆｈキャリア発生ＲＯＭ３のアドレス
値に１Ｈ毎に一定のオフセットを加算することで１Ｈに
一回９０度ずつ位相を遅らせるようにＲＯＭ３の読み出
しを制御してやることになる。
【００２０】上記動作に関し、図３を用いて詳しく説明
する。横軸は時間軸を示す。（ｂ）はｆｌｓｃ発生ＲＯ
Ｍ５９の出力、（ａ）は９０度位相が遅れたｆｌｓｃ発
生ＲＯＭ６０の出力、（ｃ）はＮｆｈキャリア発生ＲＯ
Ｍ３の出力を示す。カウンタの制御信号ＩＮＣによりカ
ウンタ値が０、１、２、３とアップし、（ｃ）の如く位
相を９０度遅らせるようにＲＯＭ３の読み出しアドレス
を制御することになる。これにより、矢印６５で示す水
平同期信号ＨＳＹＮＣの立ち上がりエッジで、水平同期
信号と（ｃ）に示すＮｆｈキャリアの位相面が一致する
ことになり、ＡＦＣ検波が可能になる。
する。横軸は時間軸を示す。（ｂ）はｆｌｓｃ発生ＲＯ
Ｍ５９の出力、（ａ）は９０度位相が遅れたｆｌｓｃ発
生ＲＯＭ６０の出力、（ｃ）はＮｆｈキャリア発生ＲＯ
Ｍ３の出力を示す。カウンタの制御信号ＩＮＣによりカ
ウンタ値が０、１、２、３とアップし、（ｃ）の如く位
相を９０度遅らせるようにＲＯＭ３の読み出しアドレス
を制御することになる。これにより、矢印６５で示す水
平同期信号ＨＳＹＮＣの立ち上がりエッジで、水平同期
信号と（ｃ）に示すＮｆｈキャリアの位相面が一致する
ことになり、ＡＦＣ検波が可能になる。
【００２１】本実施例のように、信号処理をデジタル信
号処理化したことにより高精度なデジタル発振器を構成
することが可能になり、例えばＮＴＳＣ方式の８ミリビ
デオ規格で４７．２５ｆｈの低域変換キャリア信号の発
振器と４７ｆｈのＡＦＣ検波に必要な信号を比較的簡単
な構成でありながら非常に精度よく生成できることにな
る。
号処理化したことにより高精度なデジタル発振器を構成
することが可能になり、例えばＮＴＳＣ方式の８ミリビ
デオ規格で４７．２５ｆｈの低域変換キャリア信号の発
振器と４７ｆｈのＡＦＣ検波に必要な信号を比較的簡単
な構成でありながら非常に精度よく生成できることにな
る。
【００２２】次に、他の実施例を図５を用いて説明す
る。図５はＰＡＬ方式の８ミリ規格ＶＴＲでのキャリア
発生回路に関する具体的な構成である。８進カウンタ９
０、データ設定９１、マルチプレクサ９２以外は基本的
に図２と同一構成である。ＰＡＬ方式では低域変換色副
搬送波周波数は４６．８７５ｆｈであるから、Ｎｆｈキ
ャリア発生回路３のアドレス制御は、積分器６１の出力
に対し、加算器７９を用い１Ｈに一回４５度ずつ位相を
進めるようにＲＯＭ３の読み出しを制御してやることに
より、１Ｈ前後の位相面が一致することになり、見かけ
上ｆｈの整数倍の周波数Ｎｆｈとなり、水平同期信号と
位相比較できる信号になる。端子７４から入力された１
Ｈに一回一発のパルスＩＮＣにより８進カウンタのカウ
ント値をアップさせ、この出力（０００，００１，０１
０，０１１，１００，１０１，１１０，１１１）により
マルチプレクサ９２を制御し出力にデータ設定９１の固
定値を出力し、この出力を加算器７９で積分器６１の出
力に加算することで、Ｎｆｈキャリア発生ＲＯＭ３のア
ドレス値に１Ｈ毎に一定のオフセットを加算することで
１Ｈに一回９０度ずつ位相を遅らせるようにＲＯＭ３の
読み出しを制御してやることになる。以上が、ＰＡＬ方
式の説明であり、他は全てＮＴＳＣ同様であり省略す
る。
る。図５はＰＡＬ方式の８ミリ規格ＶＴＲでのキャリア
発生回路に関する具体的な構成である。８進カウンタ９
０、データ設定９１、マルチプレクサ９２以外は基本的
に図２と同一構成である。ＰＡＬ方式では低域変換色副
搬送波周波数は４６．８７５ｆｈであるから、Ｎｆｈキ
ャリア発生回路３のアドレス制御は、積分器６１の出力
に対し、加算器７９を用い１Ｈに一回４５度ずつ位相を
進めるようにＲＯＭ３の読み出しを制御してやることに
より、１Ｈ前後の位相面が一致することになり、見かけ
上ｆｈの整数倍の周波数Ｎｆｈとなり、水平同期信号と
位相比較できる信号になる。端子７４から入力された１
Ｈに一回一発のパルスＩＮＣにより８進カウンタのカウ
ント値をアップさせ、この出力（０００，００１，０１
０，０１１，１００，１０１，１１０，１１１）により
マルチプレクサ９２を制御し出力にデータ設定９１の固
定値を出力し、この出力を加算器７９で積分器６１の出
力に加算することで、Ｎｆｈキャリア発生ＲＯＭ３のア
ドレス値に１Ｈ毎に一定のオフセットを加算することで
１Ｈに一回９０度ずつ位相を遅らせるようにＲＯＭ３の
読み出しを制御してやることになる。以上が、ＰＡＬ方
式の説明であり、他は全てＮＴＳＣ同様であり省略す
る。
【００２３】以上説明した実施例においては、ＶＴＲの
映像信号処理回路をデジタル化した際に、クロマ信号処
理に必要な周波数変換キャリア信号を発生する手段につ
いて説明してきたが、本発明はＶＴＲの例に留まらず、
ＡＦＣ回路を有した記録再生装置に関しデジタル信号処
理化した場合に共通する技術であり、これらもまた本発
明の範疇である。
映像信号処理回路をデジタル化した際に、クロマ信号処
理に必要な周波数変換キャリア信号を発生する手段につ
いて説明してきたが、本発明はＶＴＲの例に留まらず、
ＡＦＣ回路を有した記録再生装置に関しデジタル信号処
理化した場合に共通する技術であり、これらもまた本発
明の範疇である。
【００２４】
【発明の効果】本発明によれば、低域変換色信号を水平
同期信号に周波数ロックさせるための同期処理回路はデ
ジタル信号処理回路で構成され、低域変換色信号を生成
する際に用いる変換キャリアを発生する第一の発振器
と、水平走査周波数のＮ倍（Ｎは整数）の信号を発生す
る第二の発振器と、第二の発振器の出力と水平走査周波
数との偏差を検知するＡＦＣ検波回路とを有し、前記第
一及び第二の発振器は、前記ＡＦＣ検波回路の出力で同
時に制御することで、極めて高性能な同期処理回路を実
現できる。
同期信号に周波数ロックさせるための同期処理回路はデ
ジタル信号処理回路で構成され、低域変換色信号を生成
する際に用いる変換キャリアを発生する第一の発振器
と、水平走査周波数のＮ倍（Ｎは整数）の信号を発生す
る第二の発振器と、第二の発振器の出力と水平走査周波
数との偏差を検知するＡＦＣ検波回路とを有し、前記第
一及び第二の発振器は、前記ＡＦＣ検波回路の出力で同
時に制御することで、極めて高性能な同期処理回路を実
現できる。
【００２５】また、前記第一及び第二の発振器は共通の
回路構成を備えてなり、第二の発振器の前段には、１水
平走査期間毎に発振出力の位相を所定量だけ遅延する位
相遅延手段を備えるため、比較的小規模の回路規模で高
性能な同期処理回路を実現でき、低価格な記録再生装置
を実現できる。
回路構成を備えてなり、第二の発振器の前段には、１水
平走査期間毎に発振出力の位相を所定量だけ遅延する位
相遅延手段を備えるため、比較的小規模の回路規模で高
性能な同期処理回路を実現でき、低価格な記録再生装置
を実現できる。
【００２６】またデータの設定値を変えることで、ＮＴ
ＳＣ／ＰＡＬ方式の違い、８ミリビデオ／ＶＨＳ規格の
違いなど様々な方式に容易に対応が可能である。
ＳＣ／ＰＡＬ方式の違い、８ミリビデオ／ＶＨＳ規格の
違いなど様々な方式に容易に対応が可能である。
【図１】本発明の一実施例を示すＶＴＲのシステム構成
図である。
図である。
【図２】本発明の一実施例におけるキャリア信号発生回
路のブロック図である。
路のブロック図である。
【図３】本発明における信号発生動作を説明する模式図
である。
である。
【図４】本発明におけるＲＯＭによる発振器の原理を説
明する図である。
明する図である。
【図５】本発明の他の実施例におけるキャリア信号発生
回路のブロック図である。
回路のブロック図である。
１・・・キャリア発生回路 ２・・・ＲＯＭコントローラ ３，４，５９，６０・・・キャリア発生ＲＯＭ ７・・・ＡＦＣ検波回路 ２３・・・Ｒ−Ｙ信号処理回路 ２４・・・Ｂ−Ｙ信号処理回路 ６１・・・積分器 ７６、９０・・・カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂呂 栄治 茨城県ひたちなか市稲田1410番地株式会社 日立製作所ＡＶ事業部内 (72)発明者 田畑 彰文 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内 (72)発明者 菓子谷 英男 茨城県ひたちなか市稲田1410番地株式会社 日立製作所ＡＶ事業部内
Claims (3)
- 【請求項１】輝度信号と色信号とをＦＭ変調輝度信号と
低域変換色信号とに変換し記録媒体に記録または再生す
るための信号処理回路と、前記低域変換色信号を水平同
期信号に周波数ロックさせるための同期処理回路とを備
えた記録再生装置において、前記同期処理回路はデジタ
ル信号処理回路で構成され、前記低域変換色信号を生成
する際に用いる変換キャリアを発生する第一の発振器
と、水平走査周波数のＮ倍（Ｎは整数）の信号を発生す
る第二の発振器と、該第二の発振器の出力と前記水平走
査周波数との偏差を検知するＡＦＣ検波回路とを有し、
前記第一及び第二の発振器は、前記ＡＦＣ検波回路の出
力で同時に制御されることを特徴とした記録再生装置。 - 【請求項２】前記第一及び第二の発振器は共通の回路構
成を備えてなり、該第二の発振器の前段には、１水平走
査期間毎に発振出力の位相を所定量だけ遅延する位相遅
延手段を備えることを特徴とした請求項１記載の記録再
生装置。 - 【請求項３】前記第一及び第二の発振器は、第一及び第
二のＲＯＭ型の正弦波発生回路と、それらのアドレスを
制御する内部信号を発生する共通の積分器を有してな
り、前記積分器には、所望の発振周波数に設定するため
の係数器の信号と前記ＡＦＣ検波回路からの出力信号と
を加算した信号を入力し、かつ前記第二の発振器の前段
に備える前記位相遅延手段として、前記第二のＲＯＭ型
の正弦波発生回路の入力部には、１水平走査期間毎に前
記内部信号に対し所定のオフセット値を加算する加算手
段を設けることを特徴とした請求項２記載の記録再生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083225A JPH11285024A (ja) | 1998-03-30 | 1998-03-30 | 記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083225A JPH11285024A (ja) | 1998-03-30 | 1998-03-30 | 記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11285024A true JPH11285024A (ja) | 1999-10-15 |
Family
ID=13796386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083225A Pending JPH11285024A (ja) | 1998-03-30 | 1998-03-30 | 記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11285024A (ja) |
-
1998
- 1998-03-30 JP JP10083225A patent/JPH11285024A/ja active Pending
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