JPH11284062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11284062A JPH11284062A JP8657798A JP8657798A JPH11284062A JP H11284062 A JPH11284062 A JP H11284062A JP 8657798 A JP8657798 A JP 8657798A JP 8657798 A JP8657798 A JP 8657798A JP H11284062 A JPH11284062 A JP H11284062A
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Abstract
(57)【要約】
【課題】 溝内部に空洞を形成する素子分離領域の形成
において、結晶欠陥を発生させずに素子間容量を減少さ
せ、高集積化および高速動作化を図る。 【解決手段】 溝の内壁に酸化防止膜としてシリコンシ
リコン窒化膜３を形成し、その上に多結晶シリコン膜４
を形成する。この多結晶シリコン膜４を酸化して肥大化
させた後、リフロー性のないＣＶＤ酸化膜７を形成し、
溝の開口部を完全に塞いで溝内部に空洞を形成する。
において、結晶欠陥を発生させずに素子間容量を減少さ
せ、高集積化および高速動作化を図る。 【解決手段】 溝の内壁に酸化防止膜としてシリコンシ
リコン窒化膜３を形成し、その上に多結晶シリコン膜４
を形成する。この多結晶シリコン膜４を酸化して肥大化
させた後、リフロー性のないＣＶＤ酸化膜７を形成し、
溝の開口部を完全に塞いで溝内部に空洞を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に素子分離領域の製造方法に関する。
し、特に素子分離領域の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速動作化を実
現するためには、素子領域自体を小さくし、素子と基板
との容量を減らすことと、素子分離領域を小さくするこ
とが必要である。この問題を解決する方法として、図３
に示すような、半導体基板に深い溝を形成し、溝内を絶
縁体で埋め込む構造の素子分離方法がある。しかし、図
３の構造では、素子および素子分離領域を小さくできる
が、隣接した素子を溝で素子分離した場合、素子間容量
が大きくなる。
現するためには、素子領域自体を小さくし、素子と基板
との容量を減らすことと、素子分離領域を小さくするこ
とが必要である。この問題を解決する方法として、図３
に示すような、半導体基板に深い溝を形成し、溝内を絶
縁体で埋め込む構造の素子分離方法がある。しかし、図
３の構造では、素子および素子分離領域を小さくできる
が、隣接した素子を溝で素子分離した場合、素子間容量
が大きくなる。
【０００３】この問題点を解決する方法として、特開平
２−１１９２３８号公報には、溝内に空洞を有する素子
分離構造が開示されている。これについて図４を用いて
説明する。図４（ａ）に示すように、ｐ型半導体基板１
の表面上に２００ｎｍ程度のシリコン窒化膜５を形成し
た後、フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト１２を形成する。次に、図４（ｂ）に示す
ように、レジスト１２をマスクとしてシリコン窒化膜５
をエッチングし、さらに半導体基板１を深さ３μｍ程度
エッチングして深い溝１０を形成する。次に、図４
（ｃ）に示すように、深い溝３に１００ｎｍ程度のシリ
コン酸化膜１６（熱酸化膜）を形成し、その後レジスト
１３を平坦化コートする。次に、図４（ｄ）に示すよう
に、レジスト１３をエッチバックし、深い溝１０の深さ
方向にシリコン酸化膜１６を２００ｎｍ露出させる。次
に、図４（ｅ）に示すように、ウェットエッチで露出し
たシリコン酸化膜１６を除去し、さらにレジスト１３を
除去すると深い溝３の上側面を除いた溝側面にシリコン
酸化膜１６を残した形になる。次に、図４（ｆ）に示す
ように、半導体基板１が露出した箇所に選択エピタキシ
ャル成長により、深い溝１０が塞がらない程度に単結晶
シリコン１４を成長させる。次に図４（ｇ）に示すよう
に、単結晶シリコン１４を熱酸化してシリコン酸化膜１
７に変え、半導体基板１全面にＣＶＤ酸化膜９を堆積
し、９００℃で３０分の熱処理を行い、さらにレジスト
１５を平坦化コートすると深い溝１０の内部に空洞１１
が形成される。次に、図４（ｈ）に示すように、レジス
ト１５とＣＶＤ酸化膜９をシリコン窒化膜５が露出する
まで等速でエッチバックする。次に、図４（ｉ）に示す
ように、シリコン窒化膜５を除去すると、溝内に空洞１
１を設けた素子分離構造ができる。本構造を用いること
により溝内にＣＶＤ酸化膜を充填した場合に比べ素子間
容量の低減を図ることができる。
２−１１９２３８号公報には、溝内に空洞を有する素子
分離構造が開示されている。これについて図４を用いて
説明する。図４（ａ）に示すように、ｐ型半導体基板１
の表面上に２００ｎｍ程度のシリコン窒化膜５を形成し
た後、フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト１２を形成する。次に、図４（ｂ）に示す
ように、レジスト１２をマスクとしてシリコン窒化膜５
をエッチングし、さらに半導体基板１を深さ３μｍ程度
エッチングして深い溝１０を形成する。次に、図４
（ｃ）に示すように、深い溝３に１００ｎｍ程度のシリ
コン酸化膜１６（熱酸化膜）を形成し、その後レジスト
１３を平坦化コートする。次に、図４（ｄ）に示すよう
に、レジスト１３をエッチバックし、深い溝１０の深さ
方向にシリコン酸化膜１６を２００ｎｍ露出させる。次
に、図４（ｅ）に示すように、ウェットエッチで露出し
たシリコン酸化膜１６を除去し、さらにレジスト１３を
除去すると深い溝３の上側面を除いた溝側面にシリコン
酸化膜１６を残した形になる。次に、図４（ｆ）に示す
ように、半導体基板１が露出した箇所に選択エピタキシ
ャル成長により、深い溝１０が塞がらない程度に単結晶
シリコン１４を成長させる。次に図４（ｇ）に示すよう
に、単結晶シリコン１４を熱酸化してシリコン酸化膜１
７に変え、半導体基板１全面にＣＶＤ酸化膜９を堆積
し、９００℃で３０分の熱処理を行い、さらにレジスト
１５を平坦化コートすると深い溝１０の内部に空洞１１
が形成される。次に、図４（ｈ）に示すように、レジス
ト１５とＣＶＤ酸化膜９をシリコン窒化膜５が露出する
まで等速でエッチバックする。次に、図４（ｉ）に示す
ように、シリコン窒化膜５を除去すると、溝内に空洞１
１を設けた素子分離構造ができる。本構造を用いること
により溝内にＣＶＤ酸化膜を充填した場合に比べ素子間
容量の低減を図ることができる。
【０００４】
【発明が解決しようとする課題】ところが上記公報記載
の技術を用いた場合、単結晶シリコン１４を熱酸化によ
りシリコン酸化膜１７にする際、シリコン窒化膜５の開
口部からシリコン窒化膜５の下部の半導体基板にも酸化
が進行して半導体基板内に応力が発生し、結晶欠陥を引
き起こすことがあり、改善の余地を有していた。
の技術を用いた場合、単結晶シリコン１４を熱酸化によ
りシリコン酸化膜１７にする際、シリコン窒化膜５の開
口部からシリコン窒化膜５の下部の半導体基板にも酸化
が進行して半導体基板内に応力が発生し、結晶欠陥を引
き起こすことがあり、改善の余地を有していた。
【０００５】本発明の目的は、素子領域に結晶欠陥を引
き起こすことなく溝内に空洞を有する素子分離構造を形
成し、素子および素子分離領域を小さくすると共に素子
間容量の低減を図り、素子の高速化、高集積化を実現す
ることにある。
き起こすことなく溝内に空洞を有する素子分離構造を形
成し、素子および素子分離領域を小さくすると共に素子
間容量の低減を図り、素子の高速化、高集積化を実現す
ることにある。
【０００６】
【課題を解決するための手段】上記課題を解決する本発
明によれば、（Ａ）半導体基板に溝を形成する工程と、
（Ｂ）該溝の内壁を覆うように、シリコン酸化膜、酸化
防止膜、多結晶シリコン膜をこの順で形成する工程と、
（Ｃ）該多結晶シリコン膜を、少なくとも前記溝の内壁
部分に残すようにエッチバックする工程と、（Ｄ）該多
結晶シリコン膜の上にシリコン窒化膜を形成する工程
と、（Ｅ）該シリコン窒化膜をエッチバックし、前記溝
の上部にて前記多結晶シリコン膜の一部を露出させる工
程と、（Ｆ）露出した前記多結晶シリコン膜を、前記溝
が塞がらない程度に熱酸化する工程と、（Ｇ）前記酸化
防止膜の少なくとも一部と、前記多結晶シリコン膜の少
なくとも一部とをエッチングにより除去する工程と、
（Ｈ）ＣＶＤ法により全面にシリコン酸化膜を形成し、
前記溝を塞ぐ工程と、を有することを特徴とする半導体
装置の製造方法、が提供される。
明によれば、（Ａ）半導体基板に溝を形成する工程と、
（Ｂ）該溝の内壁を覆うように、シリコン酸化膜、酸化
防止膜、多結晶シリコン膜をこの順で形成する工程と、
（Ｃ）該多結晶シリコン膜を、少なくとも前記溝の内壁
部分に残すようにエッチバックする工程と、（Ｄ）該多
結晶シリコン膜の上にシリコン窒化膜を形成する工程
と、（Ｅ）該シリコン窒化膜をエッチバックし、前記溝
の上部にて前記多結晶シリコン膜の一部を露出させる工
程と、（Ｆ）露出した前記多結晶シリコン膜を、前記溝
が塞がらない程度に熱酸化する工程と、（Ｇ）前記酸化
防止膜の少なくとも一部と、前記多結晶シリコン膜の少
なくとも一部とをエッチングにより除去する工程と、
（Ｈ）ＣＶＤ法により全面にシリコン酸化膜を形成し、
前記溝を塞ぐ工程と、を有することを特徴とする半導体
装置の製造方法、が提供される。
【０００７】本発明の半導体装置の製造方法の第一の特
徴は、（Ｂ）の工程で溝内部に酸化防止膜を形成するこ
とである。すなわち、溝内部に酸化防止膜、多結晶シリ
コン膜をこの順で形成した後、（Ｆ）の工程によりこの
多結晶シリコン膜の露出部分から蓋部分にあたるシリコ
ン酸化膜を形成する。酸化される多結晶シリコン膜と基
板とは、酸化防止膜により遮断されるので（Ｆ）の工程
において酸化が基板に進行することを防止できる。特開
平２−１１９２３８号公報では、基板の露出部分からポ
リシリコンをエピタキシャル成長させ、その後、酸化に
より上記蓋部分の酸化膜を形成しており、この酸化工程
で基板にまで酸化が進行して基板内に応力が発生するこ
とがあった。本発明の方法はこの点が異なっている。
徴は、（Ｂ）の工程で溝内部に酸化防止膜を形成するこ
とである。すなわち、溝内部に酸化防止膜、多結晶シリ
コン膜をこの順で形成した後、（Ｆ）の工程によりこの
多結晶シリコン膜の露出部分から蓋部分にあたるシリコ
ン酸化膜を形成する。酸化される多結晶シリコン膜と基
板とは、酸化防止膜により遮断されるので（Ｆ）の工程
において酸化が基板に進行することを防止できる。特開
平２−１１９２３８号公報では、基板の露出部分からポ
リシリコンをエピタキシャル成長させ、その後、酸化に
より上記蓋部分の酸化膜を形成しており、この酸化工程
で基板にまで酸化が進行して基板内に応力が発生するこ
とがあった。本発明の方法はこの点が異なっている。
【０００８】本発明の方法の第二の特徴は、（Ｆ）の工
程で、露出した前記多結晶シリコン膜を、前記溝が塞が
らない程度に酸化し、その後（Ｇ）の工程で、ＣＶＤ酸
化膜を形成して溝を塞ぐことである。多結晶シリコン膜
を酸化すると体積が膨張する。「溝が塞がらない程度
に」とは、膨張後の形態が溝を塞がないような形態とな
る程度まで酸化を行うことをいう。熱酸化により溝を塞
いだ場合、熱酸化膜形成時の温度から室温まで冷却する
過程で発生する熱応力が酸化膜およびその近傍に残留
し、前述のように結晶欠陥の問題を引き起こす。本発明
においては、溝が塞がらない程度に酸化した後、ＣＶＤ
酸化膜を形成することによって溝を塞いでいるが、ＣＶ
Ｄ酸化膜では残留応力の発生はわずかであるため、上記
の問題を回避することができる。
程で、露出した前記多結晶シリコン膜を、前記溝が塞が
らない程度に酸化し、その後（Ｇ）の工程で、ＣＶＤ酸
化膜を形成して溝を塞ぐことである。多結晶シリコン膜
を酸化すると体積が膨張する。「溝が塞がらない程度
に」とは、膨張後の形態が溝を塞がないような形態とな
る程度まで酸化を行うことをいう。熱酸化により溝を塞
いだ場合、熱酸化膜形成時の温度から室温まで冷却する
過程で発生する熱応力が酸化膜およびその近傍に残留
し、前述のように結晶欠陥の問題を引き起こす。本発明
においては、溝が塞がらない程度に酸化した後、ＣＶＤ
酸化膜を形成することによって溝を塞いでいるが、ＣＶ
Ｄ酸化膜では残留応力の発生はわずかであるため、上記
の問題を回避することができる。
【０００９】また本発明によれば、上記の（Ｇ）の工程
で、前記溝の内壁に形成された前記酸化防止膜を、エッ
チングにより実質的に完全に除去する半導体装置の製造
方法が提供される。「実質的に完全に除去する」とは、
溝を塞ぐ蓋部近傍（溝の上部）を除き、溝内部の側面お
よび底面の全面にわたって除去することをいう。
で、前記溝の内壁に形成された前記酸化防止膜を、エッ
チングにより実質的に完全に除去する半導体装置の製造
方法が提供される。「実質的に完全に除去する」とは、
溝を塞ぐ蓋部近傍（溝の上部）を除き、溝内部の側面お
よび底面の全面にわたって除去することをいう。
【００１０】本発明によれば、不要な窒化膜を除去し溝
内部の寄生容量を小さくすることができ、さらに素子間
容量を減少させることができる。
内部の寄生容量を小さくすることができ、さらに素子間
容量を減少させることができる。
【００１１】
【発明の実施の形態】本発明の第一の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１２】図１は本発明の実施の形態を工程順に示す
断面図である。まず半導体基板１上に全面にシリコン酸
化膜としてＣＶＤ酸化膜２を形成した後、溝を形成する
（図１（ａ））。溝の形成はドライエッチング法による
のが好ましく、例えば以下のようにして行われる。まず
フォトリソグラフィおよび異方性エッチングにより溝形
成部のＣＶＤ酸化膜２を除去し、レジストを除去する。
次いでＣＶＤ酸化膜２をマスクとして、半導体基板１を
異方性エッチングし、溝を形成する。
断面図である。まず半導体基板１上に全面にシリコン酸
化膜としてＣＶＤ酸化膜２を形成した後、溝を形成する
（図１（ａ））。溝の形成はドライエッチング法による
のが好ましく、例えば以下のようにして行われる。まず
フォトリソグラフィおよび異方性エッチングにより溝形
成部のＣＶＤ酸化膜２を除去し、レジストを除去する。
次いでＣＶＤ酸化膜２をマスクとして、半導体基板１を
異方性エッチングし、溝を形成する。
【００１３】次に、ＣＶＤ酸化膜２ａ、酸化防止膜とし
てのシリコン窒化膜３を全面に順次形成し、多結晶シリ
コン膜４を全面に形成する。酸化防止膜は、後の多結晶
シリコンを酸化する工程で酸化を受けない材料が用いら
れる。例えばシリコン窒化膜が好ましく用いられる。次
いで多結晶シリコン膜４をエッチバックし溝の側面にの
み多結晶シリコン膜４を残す。シリコン窒化膜５を全面
に形成した後、溝の内壁にシリコン窒化膜５を残すよう
にエッチバックする。このとき溝の上部にて前記多結晶
シリコン膜の一部を露出させるようにする（図１
（ｂ））。これにより多結晶シリコン膜の酸化による溝
の蓋部（溝上部を塞ぐ部分）の形成を円滑に行うことが
できる。
てのシリコン窒化膜３を全面に順次形成し、多結晶シリ
コン膜４を全面に形成する。酸化防止膜は、後の多結晶
シリコンを酸化する工程で酸化を受けない材料が用いら
れる。例えばシリコン窒化膜が好ましく用いられる。次
いで多結晶シリコン膜４をエッチバックし溝の側面にの
み多結晶シリコン膜４を残す。シリコン窒化膜５を全面
に形成した後、溝の内壁にシリコン窒化膜５を残すよう
にエッチバックする。このとき溝の上部にて前記多結晶
シリコン膜の一部を露出させるようにする（図１
（ｂ））。これにより多結晶シリコン膜の酸化による溝
の蓋部（溝上部を塞ぐ部分）の形成を円滑に行うことが
できる。
【００１４】次に熱多結晶シリコン膜４の露出部分を熱
酸化し、酸化膜６を形成する。このとき酸化膜６は多結
晶シリコン膜４の膜厚の約２倍に膨張し、溝の開口部を
狭める（図１（ｃ））。膨張率が約２倍であることか
ら、多結晶シリコン膜の厚みは、溝の径の１／２０以上
１／４未満とすることが好ましく、１／１０以上１／５
未満とすることがさらに好ましい。１／４未満とするこ
とにより厚みが約２倍に膨張しても溝の上部が塞がれる
ことを回避できる。また１／１０以上とすることによ
り、熱酸化された多結晶シリコンにより溝開口部をある
程度狭めることができ、溝の蓋部を好適に形成すること
ができる。
酸化し、酸化膜６を形成する。このとき酸化膜６は多結
晶シリコン膜４の膜厚の約２倍に膨張し、溝の開口部を
狭める（図１（ｃ））。膨張率が約２倍であることか
ら、多結晶シリコン膜の厚みは、溝の径の１／２０以上
１／４未満とすることが好ましく、１／１０以上１／５
未満とすることがさらに好ましい。１／４未満とするこ
とにより厚みが約２倍に膨張しても溝の上部が塞がれる
ことを回避できる。また１／１０以上とすることによ
り、熱酸化された多結晶シリコンにより溝開口部をある
程度狭めることができ、溝の蓋部を好適に形成すること
ができる。
【００１５】この熱酸化の際、シリコン窒化膜３が酸化
防止膜として働くため半導体基板１は酸化されない。ま
た、熱酸化により酸化膜６が開口部を完全に塞がないよ
うにすることにより、溝の開口部に応力が発生しないよ
うにしている。
防止膜として働くため半導体基板１は酸化されない。ま
た、熱酸化により酸化膜６が開口部を完全に塞がないよ
うにすることにより、溝の開口部に応力が発生しないよ
うにしている。
【００１６】次に、溝底部のシリコン窒化膜３および多
結晶シリコン膜４側壁のシリコン窒化膜５をウエットエ
ッチにより除去し、さらに側壁の多結晶シリコン膜４を
ウエットエッチにより除去する（図１（ｄ））。
結晶シリコン膜４側壁のシリコン窒化膜５をウエットエ
ッチにより除去し、さらに側壁の多結晶シリコン膜４を
ウエットエッチにより除去する（図１（ｄ））。
【００１７】次に、リフロー性が無いＣＶＤ酸化膜７を
全面に形成し、溝の開口部を完全に塞ぎ、空洞を形成す
る。このＣＶＤ酸化膜７は、本発明における（Ｈ）の工
程におけるシリコン酸化膜に相当する。このシリコン酸
化膜は、リフロー性のないＣＶＤ酸化膜とすることが好
ましい。「リフロー性のない」とは、熱処理を受けた際
に溝の上部に形成された蓋部（図１（ｅ）の溝を塞ぐ部
分）の形態が変形しないことをいう。このようなＣＶＤ
酸化膜は、たとえばモノシランを原料としたＣＶＤ法に
より形成される。蓋部を形成した後、リフロー性が有る
ＣＶＤ酸化膜８を形成する。リフロー性が有るＣＶＤ酸
化膜は、たとえばＴＥＯＳ（テトラエトキシシラン）を
原料としたＣＶＤ法により形成される。この後、熱処理
を行って溝部分の上部表面を平坦化する（図１
（ｅ））。最後に、ＣＶＤ酸化膜２ａが露出するまで、
ＣＶＤ酸化膜７およびＣＶＤ酸化膜８を等速でエッチバ
ックを行う（図１（ｆ））。
全面に形成し、溝の開口部を完全に塞ぎ、空洞を形成す
る。このＣＶＤ酸化膜７は、本発明における（Ｈ）の工
程におけるシリコン酸化膜に相当する。このシリコン酸
化膜は、リフロー性のないＣＶＤ酸化膜とすることが好
ましい。「リフロー性のない」とは、熱処理を受けた際
に溝の上部に形成された蓋部（図１（ｅ）の溝を塞ぐ部
分）の形態が変形しないことをいう。このようなＣＶＤ
酸化膜は、たとえばモノシランを原料としたＣＶＤ法に
より形成される。蓋部を形成した後、リフロー性が有る
ＣＶＤ酸化膜８を形成する。リフロー性が有るＣＶＤ酸
化膜は、たとえばＴＥＯＳ（テトラエトキシシラン）を
原料としたＣＶＤ法により形成される。この後、熱処理
を行って溝部分の上部表面を平坦化する（図１
（ｅ））。最後に、ＣＶＤ酸化膜２ａが露出するまで、
ＣＶＤ酸化膜７およびＣＶＤ酸化膜８を等速でエッチバ
ックを行う（図１（ｆ））。
【００１８】以上により、溝内に空洞を有する素子分離
領域を形成することができる。
領域を形成することができる。
【００１９】なお、ＣＶＤ酸化膜２ａ、シリコン窒化膜
３、シリコン窒化膜５、多結晶シリコン膜４の膜厚は、
多結晶シリコン６の酸化時に開口部が塞がらないような
膜厚とする。
３、シリコン窒化膜５、多結晶シリコン膜４の膜厚は、
多結晶シリコン６の酸化時に開口部が塞がらないような
膜厚とする。
【００２０】次に本発明の第二の実施の形態を図２に示
す。本実施形態は第一の実施形態よりさらに高周波で動
作させるのに好適な構造を有するものである。本発明の
（Ｇ）の工程で、溝の内壁に形成された酸化防止膜を、
エッチングにより実質的に完全に除去したものである。
すなわち前述の第一の実施形態の図１（ｄ）の終了後、
さらにシリコン窒化膜３をウエットエッチにて除去す
る。溝内部は５０ｎｍの酸化膜２ａのみとなり空洞部の
断面積をさらに大きくすることができる。これにより素
子間容量をさらに減少することができ、高周波で動作さ
せるのに好適な構造となる。
す。本実施形態は第一の実施形態よりさらに高周波で動
作させるのに好適な構造を有するものである。本発明の
（Ｇ）の工程で、溝の内壁に形成された酸化防止膜を、
エッチングにより実質的に完全に除去したものである。
すなわち前述の第一の実施形態の図１（ｄ）の終了後、
さらにシリコン窒化膜３をウエットエッチにて除去す
る。溝内部は５０ｎｍの酸化膜２ａのみとなり空洞部の
断面積をさらに大きくすることができる。これにより素
子間容量をさらに減少することができ、高周波で動作さ
せるのに好適な構造となる。
【００２１】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。
に説明する。
【００２２】図１（ａ）に示すように、半導体基板１上
に全面に膜厚５００ｎｍのＣＶＤ酸化膜２を形成し、フ
ォトリソグラフィおよび異方性エッチングにより、溝形
成部のＣＶＤ酸化膜２を除去し、レジストを除去した
後、ＣＶＤ酸化膜２をマスクとして、半導体基板１を異
方性エッチングし、幅１μｍ、深さ５μｍの溝を形成す
る。
に全面に膜厚５００ｎｍのＣＶＤ酸化膜２を形成し、フ
ォトリソグラフィおよび異方性エッチングにより、溝形
成部のＣＶＤ酸化膜２を除去し、レジストを除去した
後、ＣＶＤ酸化膜２をマスクとして、半導体基板１を異
方性エッチングし、幅１μｍ、深さ５μｍの溝を形成す
る。
【００２３】次に、ＣＶＤ酸化膜２ａを膜厚５０ｎｍで
全面に形成し、膜厚５０ｎｍのシリコン窒化膜３を全面
に成長し、膜厚１７０ｎｍの多結晶シリコン膜４を全面
に成長した後、多結晶シリコン膜４をエッチバックし溝
の側面に多結晶シリコン膜４を残し、ＣＶＤにより膜厚
５０ｎｍのシリコン窒化膜５を全面に成長した後、シリ
コン窒化膜５をエッチバックし、溝の側面に窒化膜４を
残す（図１（ｂ））。
全面に形成し、膜厚５０ｎｍのシリコン窒化膜３を全面
に成長し、膜厚１７０ｎｍの多結晶シリコン膜４を全面
に成長した後、多結晶シリコン膜４をエッチバックし溝
の側面に多結晶シリコン膜４を残し、ＣＶＤにより膜厚
５０ｎｍのシリコン窒化膜５を全面に成長した後、シリ
コン窒化膜５をエッチバックし、溝の側面に窒化膜４を
残す（図１（ｂ））。
【００２４】次に、酸化雰囲気中で９５０℃、３０分の
熱酸化を行い露出している多結晶シリコン膜４を酸化
し、酸化膜６を形成する。このとき、酸化膜６は多結晶
シリコン膜４の膜厚の約２倍に膨張して溝の開口部を狭
め、開口部の幅は１００ｎｍになる（図１（ｃ））。こ
の熱酸化の際、シリコン窒化膜３が酸化防止膜として働
くため半導体基板１は、酸化されない。また、熱酸化に
より酸化膜６が開口部を完全に塞がないようにすること
により、溝の開口部に応力が発生しないようにしてい
る。
熱酸化を行い露出している多結晶シリコン膜４を酸化
し、酸化膜６を形成する。このとき、酸化膜６は多結晶
シリコン膜４の膜厚の約２倍に膨張して溝の開口部を狭
め、開口部の幅は１００ｎｍになる（図１（ｃ））。こ
の熱酸化の際、シリコン窒化膜３が酸化防止膜として働
くため半導体基板１は、酸化されない。また、熱酸化に
より酸化膜６が開口部を完全に塞がないようにすること
により、溝の開口部に応力が発生しないようにしてい
る。
【００２５】次に、シリコン窒化膜５およびシリコン窒
化膜３の一部をウェットエッチにより除去する。さら
に、多結晶シリコン膜４の一部をウェットエッチにて除
去する（図１（ｄ））。
化膜３の一部をウェットエッチにより除去する。さら
に、多結晶シリコン膜４の一部をウェットエッチにて除
去する（図１（ｄ））。
【００２６】次に、膜厚２００ｎｍのモノシラン（Ｓｉ
Ｈ4）を原料ガスとして用いたＣＶＤ法により、リフロ
ー性が無いＣＶＤ酸化膜７を全面に形成し、溝の開口部
を完全に塞いで空洞を形成する。つづいてＴＥＯＳ（テ
トラエトキシシラン）を原料ガスとして用いたＣＶＤ法
により、膜厚８００ｎｍのリフロー性が有るＣＶＤ酸化
膜８を形成した後、窒素雰囲気中で９００℃、６０分の
熱処理を行い溝部分の平坦化を行う（図１（ｅ））。
Ｈ4）を原料ガスとして用いたＣＶＤ法により、リフロ
ー性が無いＣＶＤ酸化膜７を全面に形成し、溝の開口部
を完全に塞いで空洞を形成する。つづいてＴＥＯＳ（テ
トラエトキシシラン）を原料ガスとして用いたＣＶＤ法
により、膜厚８００ｎｍのリフロー性が有るＣＶＤ酸化
膜８を形成した後、窒素雰囲気中で９００℃、６０分の
熱処理を行い溝部分の平坦化を行う（図１（ｅ））。
【００２７】次に、酸化膜２ａが露出するまで、ＣＶＤ
酸化膜７およびＣＶＤ酸化膜８を等速でエッチバックす
る（図１（ｆ））。
酸化膜７およびＣＶＤ酸化膜８を等速でエッチバックす
る（図１（ｆ））。
【００２８】以上により、溝内に空洞を有する素子分離
領域を形成される。本実施例で作製された空洞部の寄生
容量は、溝内を酸化膜で充填した場合に比べ約１／４と
なる。
領域を形成される。本実施例で作製された空洞部の寄生
容量は、溝内を酸化膜で充填した場合に比べ約１／４と
なる。
【００２９】また上記実施例の図１（ｄ）の工程の後、
シリコン窒化膜を溝上部を除く内壁全面にわたって実質
的に完全に除去することにより、空洞部の寄生容量は、
溝内を酸化膜で充填した場合に比べ約１／５まで低減す
ることができる。
シリコン窒化膜を溝上部を除く内壁全面にわたって実質
的に完全に除去することにより、空洞部の寄生容量は、
溝内を酸化膜で充填した場合に比べ約１／５まで低減す
ることができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、基
板と多結晶シリコン膜の間に酸化防止膜が介在している
ため、多結晶シリコンを酸化する際に酸化が基板に進行
することを防止できる。これにより基板内に応力が発生
することを防止し、結晶欠陥の発生を防ぐことができ
る。
板と多結晶シリコン膜の間に酸化防止膜が介在している
ため、多結晶シリコンを酸化する際に酸化が基板に進行
することを防止できる。これにより基板内に応力が発生
することを防止し、結晶欠陥の発生を防ぐことができ
る。
【００３１】また本発明によれば、多結晶シリコン膜を
溝が塞がらない程度に酸化するため、基板内に応力が発
生することを防止し、結晶欠陥の発生を防ぐことができ
る。また多結晶シリコン膜の厚みを溝の径の１／１０以
上１／４未満とすれば、多結晶シリコン膜を溝が塞がら
ない程度に酸化することができる。
溝が塞がらない程度に酸化するため、基板内に応力が発
生することを防止し、結晶欠陥の発生を防ぐことができ
る。また多結晶シリコン膜の厚みを溝の径の１／１０以
上１／４未満とすれば、多結晶シリコン膜を溝が塞がら
ない程度に酸化することができる。
【００３２】また本発明において、溝内部の酸化防止膜
を実質的に完全に除去することにより、さらに素子間容
量を減少することができる。
を実質的に完全に除去することにより、さらに素子間容
量を減少することができる。
【図１】本発明による第一の実施形態を示す半導体装置
の製造方法の工程断面図である。
の製造方法の工程断面図である。
【図２】本発明による第二の実施形態を示す半導体装置
の製造方法の工程断面図である。
の製造方法の工程断面図である。
【図３】従来の半導体装置の断面図である。
【図４】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ 半導体基板 ２ ＣＶＤ酸化膜 ２ａ ＣＶＤ酸化膜 ３ 窒化膜 ４ 多結晶シリコン膜 ５ シリコン窒化膜 ６ 酸化膜 ７ ＣＶＤ酸化膜 ８ ＣＶＤ酸化膜 ９ ＣＶＤ酸化膜 １０ 溝 １１ 空洞 １２ レジスト １３ レジスト １４ 単結晶シリコン １５ レジスト １６ シリコン酸化膜 １７ シリコン酸化膜
Claims (6)
- 【請求項１】 （Ａ）半導体基板に溝を形成する工程
と、（Ｂ）該溝の内壁を覆うように、シリコン酸化膜、
酸化防止膜、多結晶シリコン膜をこの順で形成する工程
と、（Ｃ）該多結晶シリコン膜を、少なくとも前記溝の
内壁部分に残すようにエッチバックする工程と、（Ｄ）
該多結晶シリコン膜の上にシリコン窒化膜を形成する工
程と、（Ｅ）該シリコン窒化膜をエッチバックし、前記
溝の上部にて前記多結晶シリコン膜の一部を露出させる
工程と、（Ｆ）露出した前記多結晶シリコン膜を、前記
溝が塞がらない程度に熱酸化する工程と、（Ｇ）前記酸
化防止膜の少なくとも一部と、前記多結晶シリコン膜の
少なくとも一部とをエッチングにより除去する工程と、
（Ｈ）ＣＶＤ法により全面にシリコン酸化膜を形成し、
前記溝を塞ぐ工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 （Ｂ）の工程で形成する前記多結晶シリ
コン膜の厚みは、前記溝の径の１／１０以上１／４未満
である請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記酸化防止膜はシリコン窒化膜である
請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 （Ｈ）の工程におけるＣＶＤ法は、モノ
シランを原料ガスとする請求項１乃至３いずれかに記載
の半導体装置の製造方法。 - 【請求項５】 （Ｇ）の工程で、前記溝の内壁に形成さ
れた前記酸化防止膜を、エッチングにより実質的に完全
に除去する請求項１乃至４いずれかに記載の半導体装置
の製造方法。 - 【請求項６】 請求項１乃至５いずれかに記載の半導体
装置の製造方法により製造された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10086577A JP3090202B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10086577A JP3090202B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284062A true JPH11284062A (ja) | 1999-10-15 |
| JP3090202B2 JP3090202B2 (ja) | 2000-09-18 |
Family
ID=13890873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10086577A Expired - Fee Related JP3090202B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090202B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326625B2 (en) | 2004-02-09 | 2008-02-05 | Samsung Electronics Co., Ltd. | Trench structure having a void and inductor including the trench structure |
| CN100442457C (zh) * | 2005-08-05 | 2008-12-10 | 上海华虹Nec电子有限公司 | 一种侧墙制作方法 |
-
1998
- 1998-03-31 JP JP10086577A patent/JP3090202B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326625B2 (en) | 2004-02-09 | 2008-02-05 | Samsung Electronics Co., Ltd. | Trench structure having a void and inductor including the trench structure |
| CN100442457C (zh) * | 2005-08-05 | 2008-12-10 | 上海华虹Nec电子有限公司 | 一种侧墙制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3090202B2 (ja) | 2000-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |