JPH11283945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11283945A JPH11283945A JP8686798A JP8686798A JPH11283945A JP H11283945 A JPH11283945 A JP H11283945A JP 8686798 A JP8686798 A JP 8686798A JP 8686798 A JP8686798 A JP 8686798A JP H11283945 A JPH11283945 A JP H11283945A
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- Japan
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- substrate
- grinding
- metal material
- film
- semiconductor substrate
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Abstract
(57)【要約】
【課題】 半導体基板の研削工程における焼き付きの発
生を防止することができる半導体装置の製造方法を提供
する。 【解決手段】 ＳＯＩ基板１に金属膜５及び窒化シリコ
ン膜６をデポジションした後に、ＳＯＩ基板１の側面な
どに付着している不要な金属材料５ａをドライエッチン
グ処理により選択的に除去してからＳＯＩ基板の裏面を
研削することで、従来とは異なり、研削屑に金属材料５
ａが混入せず、研削に使用する砥石の目詰まりを防止で
きる。従って、研削工程時に焼き付きが発生せず良好に
研削を行うことができ、歩留まりを向上させることが可
能となる。
生を防止することができる半導体装置の製造方法を提供
する。 【解決手段】 ＳＯＩ基板１に金属膜５及び窒化シリコ
ン膜６をデポジションした後に、ＳＯＩ基板１の側面な
どに付着している不要な金属材料５ａをドライエッチン
グ処理により選択的に除去してからＳＯＩ基板の裏面を
研削することで、従来とは異なり、研削屑に金属材料５
ａが混入せず、研削に使用する砥石の目詰まりを防止で
きる。従って、研削工程時に焼き付きが発生せず良好に
研削を行うことができ、歩留まりを向上させることが可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の回路
形成面側に金属膜を形成した後に、半導体基板の回路形
成面と反対側の面を研削する工程を行う半導体装置の製
造方法に関する。
形成面側に金属膜を形成した後に、半導体基板の回路形
成面と反対側の面を研削する工程を行う半導体装置の製
造方法に関する。
【０００２】
【発明が解決しようとする課題】例えば、ベース基板上
に絶縁膜を介して素子形成用の半導体層を形成してなる
ＳＯＩ(Silicon On Insulator)基板は、一般に、半導体
層に素子を形成してから配線用の金属膜をデポジション
して形成し、その上にパッシベーション膜を形成する、
という工程を経る。斯様なＳＯＩ基板については、裏面
電極を接続するために、最終工程としてＳＯＩ基板の裏
面（即ち、ベース基板側）を研削することがある。
に絶縁膜を介して素子形成用の半導体層を形成してなる
ＳＯＩ(Silicon On Insulator)基板は、一般に、半導体
層に素子を形成してから配線用の金属膜をデポジション
して形成し、その上にパッシベーション膜を形成する、
という工程を経る。斯様なＳＯＩ基板については、裏面
電極を接続するために、最終工程としてＳＯＩ基板の裏
面（即ち、ベース基板側）を研削することがある。
【０００３】また、ＳＯＩ基板の完成後に行われる各製
造工程における取り扱いを容易にするために、ＳＯＩ基
板全体の厚さを統一したいという要請が生じることもあ
り、そのような場合にも、ＳＯＩ基板の厚さ寸法を所定
の値にするために裏面を研削することがある。
造工程における取り扱いを容易にするために、ＳＯＩ基
板全体の厚さを統一したいという要請が生じることもあ
り、そのような場合にも、ＳＯＩ基板の厚さ寸法を所定
の値にするために裏面を研削することがある。
【０００４】しかしながら、半導体層の表面に配線用の
金属膜を形成する際には、装置の構造によっては、ＳＯ
Ｉ基板の表面以外の部分である側面や裏面にまで金属材
料が回り込んで付着することがある。この状態で裏面の
研削工程を実施すると、ＳＯＩ基板の側面部や裏面部な
どに付着した金属材料が研削屑に混入してダイアモンド
砥石の目詰まりが生じ、基板裏面において焼き付きが発
生する場合があり、歩留まりを低下させるという問題が
あった。
金属膜を形成する際には、装置の構造によっては、ＳＯ
Ｉ基板の表面以外の部分である側面や裏面にまで金属材
料が回り込んで付着することがある。この状態で裏面の
研削工程を実施すると、ＳＯＩ基板の側面部や裏面部な
どに付着した金属材料が研削屑に混入してダイアモンド
砥石の目詰まりが生じ、基板裏面において焼き付きが発
生する場合があり、歩留まりを低下させるという問題が
あった。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、半導体基板の研削工程における焼き
付きの発生を防止することができる半導体装置の製造方
法を提供することにある。
あり、その目的は、半導体基板の研削工程における焼き
付きの発生を防止することができる半導体装置の製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法によれば、回路形成面側に金属膜を形成す
る金属膜形成工程と、回路形成面と反対側の面を研削す
る研削工程との間に、半導体基板（１）の少なくとも回
路形成面以外の部位に付着している不要な金属材料（５
ａ）を除去する金属材料除去工程を配置する。
置の製造方法によれば、回路形成面側に金属膜を形成す
る金属膜形成工程と、回路形成面と反対側の面を研削す
る研削工程との間に、半導体基板（１）の少なくとも回
路形成面以外の部位に付着している不要な金属材料（５
ａ）を除去する金属材料除去工程を配置する。
【０００７】即ち、金属材料除去工程によって、半導体
基板（１）の回路形成面以外の部位である側面や裏面な
どに付着している不要な金属材料（５ａ）を除去してか
ら半導体基板の裏面を研削するので、従来とは異なり、
研削屑に金属材料（５ａ）が混入することによって研削
に使用する砥石の目詰まりが生じることがない。従っ
て、研削工程時に焼き付きが発生せず良好に研削を行う
ことができ、歩留まりを向上させることが可能となる。
基板（１）の回路形成面以外の部位である側面や裏面な
どに付着している不要な金属材料（５ａ）を除去してか
ら半導体基板の裏面を研削するので、従来とは異なり、
研削屑に金属材料（５ａ）が混入することによって研削
に使用する砥石の目詰まりが生じることがない。従っ
て、研削工程時に焼き付きが発生せず良好に研削を行う
ことができ、歩留まりを向上させることが可能となる。
【０００８】請求項２記載の半導体装置の製造方法によ
れば、金属材料除去工程を制御性が良好であるドライエ
ッチング処理により行うことで、不要な金属材料（５
ａ）を確実に除去することができる。
れば、金属材料除去工程を制御性が良好であるドライエ
ッチング処理により行うことで、不要な金属材料（５
ａ）を確実に除去することができる。
【０００９】請求項３または４記載の半導体装置の製造
方法によれば、半導体基板（１）を、ベース基板（４）
上に絶縁状態で形成されて回路形成面を有する半導体層
（２）を備えたもの（請求項３）として、具体的には、
ＳＯＩ基板（１）（請求項４）について適用すること
で、ベース基板（４）と半導体層（２）とを貼り合わせ
などで形成した後に、例えば、基板全体の厚さ寸法を所
定の値とするために半導体基板（１）の裏面を研削する
工程が配置されるものに有効に適用することができる。
方法によれば、半導体基板（１）を、ベース基板（４）
上に絶縁状態で形成されて回路形成面を有する半導体層
（２）を備えたもの（請求項３）として、具体的には、
ＳＯＩ基板（１）（請求項４）について適用すること
で、ベース基板（４）と半導体層（２）とを貼り合わせ
などで形成した後に、例えば、基板全体の厚さ寸法を所
定の値とするために半導体基板（１）の裏面を研削する
工程が配置されるものに有効に適用することができる。
【００１０】
【発明の実施の形態】以下、本発明をＳＯＩ基板に適用
した場合の一実施例について図面を参照して説明する。
図１及び図２は、各工程における基板の状態を模式的な
断面によって示すものである。図１（ａ）において、Ｓ
ＯＩ基板（半導体基板）１には、単結晶シリコン基板２
の一方の面に熱酸化により形成した例えば０．１〜１μ
ｍ程度の膜厚の酸化膜３を設け、これをベース基板とし
てのベースシリコン基板４に貼り合わせた状態で単結晶
シリコン基板２を所定厚さまで研削することで、半導体
層としての単結晶シリコン薄膜２が形成されている。
した場合の一実施例について図面を参照して説明する。
図１及び図２は、各工程における基板の状態を模式的な
断面によって示すものである。図１（ａ）において、Ｓ
ＯＩ基板（半導体基板）１には、単結晶シリコン基板２
の一方の面に熱酸化により形成した例えば０．１〜１μ
ｍ程度の膜厚の酸化膜３を設け、これをベース基板とし
てのベースシリコン基板４に貼り合わせた状態で単結晶
シリコン基板２を所定厚さまで研削することで、半導体
層としての単結晶シリコン薄膜２が形成されている。
【００１１】このＳＯＩ基板１に対して、単結晶シリコ
ン薄膜２の表面に、配線を形成するための金属膜５を、
例えばスパッタ装置などを用いてデポジションすること
で形成する（図１（ｂ）参照）。
ン薄膜２の表面に、配線を形成するための金属膜５を、
例えばスパッタ装置などを用いてデポジションすること
で形成する（図１（ｂ）参照）。
【００１２】具体的には図示しないが、金属膜５は、単
結晶シリコン薄膜２のシリコン（Ｓｉ）と金属膜５のア
ルミニュウム（Ａｌ）との反応を防止するためのバリア
膜と、また、フォトレジストを用いた場合の露光特性を
良好にするための反射防止膜としての機能も与えるため
にＴｉ／Ａｌ（Ａｌ−Ｓｉ−Ｃｕ）／ＴｉＮの三層構造
をなしており、例えば、夫々２０ｎｍ，９００ｎｍ，３
０ｎｍ程度の厚さを有するようにデポジションする（金
属膜形成工程）。
結晶シリコン薄膜２のシリコン（Ｓｉ）と金属膜５のア
ルミニュウム（Ａｌ）との反応を防止するためのバリア
膜と、また、フォトレジストを用いた場合の露光特性を
良好にするための反射防止膜としての機能も与えるため
にＴｉ／Ａｌ（Ａｌ−Ｓｉ−Ｃｕ）／ＴｉＮの三層構造
をなしており、例えば、夫々２０ｎｍ，９００ｎｍ，３
０ｎｍ程度の厚さを有するようにデポジションする（金
属膜形成工程）。
【００１３】この時、スパッタ装置の構造上、金属材料
５ａは、ＳＯＩ基板１の単結晶シリコン薄膜２の表面の
みならず側面部などにも付着する場合がある。尚、図１
（ｂ）において、金属材料５ａは、ＳＯＩ基板１の側面
部に金属膜５と同様にして一様な膜状に形成されている
ように図示されているが、実際には、部分的にまたは不
均一に付着している部分もある。また、金属材料５ａと
して図示していない部分についても同様に、部分的に付
着していることがある。
５ａは、ＳＯＩ基板１の単結晶シリコン薄膜２の表面の
みならず側面部などにも付着する場合がある。尚、図１
（ｂ）において、金属材料５ａは、ＳＯＩ基板１の側面
部に金属膜５と同様にして一様な膜状に形成されている
ように図示されているが、実際には、部分的にまたは不
均一に付着している部分もある。また、金属材料５ａと
して図示していない部分についても同様に、部分的に付
着していることがある。
【００１４】そして、単結晶シリコン薄膜２の表面に形
成された金属膜５については、フォトリソグラフィによ
り、回路配線として必要な部分にフォトレジストを配置
してパターニングを行う。
成された金属膜５については、フォトリソグラフィによ
り、回路配線として必要な部分にフォトレジストを配置
してパターニングを行う。
【００１５】続いて、単結晶シリコン薄膜２の表面に形
成された金属膜５の上に、パッシベーション用の窒化シ
リコン膜（Ｓｉ３Ｎ４）６を例えば厚さ１．６μｍ程度
デポジションして形成する（図１（ｃ）参照，保護膜形
成工程）。そして、金属膜５と同様に、必要に応じてパ
ターニングを行う。
成された金属膜５の上に、パッシベーション用の窒化シ
リコン膜（Ｓｉ３Ｎ４）６を例えば厚さ１．６μｍ程度
デポジションして形成する（図１（ｃ）参照，保護膜形
成工程）。そして、金属膜５と同様に、必要に応じてパ
ターニングを行う。
【００１６】次に、窒化シリコン膜６上の全面にレジス
ト７を厚さ２．６μｍ程度均一に塗布してから（図１
（ｄ）参照）、単結晶シリコン薄膜２の周縁部及びＳＯ
Ｉ基板１の側面部に付着している金属材料５ａを除去す
るため、単結晶シリコン薄膜２の周縁部に存在するレジ
スト７をフォトリソグラフィ処理によって除去する（図
２（ａ）参照）。
ト７を厚さ２．６μｍ程度均一に塗布してから（図１
（ｄ）参照）、単結晶シリコン薄膜２の周縁部及びＳＯ
Ｉ基板１の側面部に付着している金属材料５ａを除去す
るため、単結晶シリコン薄膜２の周縁部に存在するレジ
スト７をフォトリソグラフィ処理によって除去する（図
２（ａ）参照）。
【００１７】そして、先ず、レジスト７をマスクとし
て、窒化シリコン膜６を、例えばプラズマエッチングや
イオンエッチングなどのドライエッチング処理によって
選択的に除去し、続いて、レジスト７及び窒化シリコン
膜６をマスクとして、ドライエッチング処理により不要
な金属材料５ａを選択的に除去する（図２（ｂ）参照，
金属材料除去工程）。
て、窒化シリコン膜６を、例えばプラズマエッチングや
イオンエッチングなどのドライエッチング処理によって
選択的に除去し、続いて、レジスト７及び窒化シリコン
膜６をマスクとして、ドライエッチング処理により不要
な金属材料５ａを選択的に除去する（図２（ｂ）参照，
金属材料除去工程）。
【００１８】ドライエッチング処理の終了後に、残留し
ているレジスト７を除去してから（図２（ｃ）参照）、
ＳＯＩ基板１の裏面、即ち、ベースシリコン基板４を図
示しないダイヤモンド砥石などによって研削し、ＳＯＩ
基板１全体の厚さ寸法を、仕様で決められている所定の
値にする（図２（ｄ）参照，研削工程）。例えば、６０
０μｍ程度の厚さのＳＯＩ基板１を、裏面研削によって
４００μｍ程度にする。
ているレジスト７を除去してから（図２（ｃ）参照）、
ＳＯＩ基板１の裏面、即ち、ベースシリコン基板４を図
示しないダイヤモンド砥石などによって研削し、ＳＯＩ
基板１全体の厚さ寸法を、仕様で決められている所定の
値にする（図２（ｄ）参照，研削工程）。例えば、６０
０μｍ程度の厚さのＳＯＩ基板１を、裏面研削によって
４００μｍ程度にする。
【００１９】以上のように本実施例によれば、ＳＯＩ基
板１に金属膜５をデポジションした後に、ＳＯＩ基板１
の側面などに付着している不要な金属材料５ａをドライ
エッチング処理により除去してからＳＯＩ基板の裏面を
研削するので、従来とは異なり、研削屑に金属材料５ａ
が混入することによって研削に使用する砥石の目詰まり
が生じることがない。従って、研削工程時に焼き付きが
発生せず良好に研削を行うことができ、歩留まりを向上
させることが可能となる。また、制御性の良好なドライ
エッチング処理によって、不要な金属材料５ａを確実に
除去することができる。
板１に金属膜５をデポジションした後に、ＳＯＩ基板１
の側面などに付着している不要な金属材料５ａをドライ
エッチング処理により除去してからＳＯＩ基板の裏面を
研削するので、従来とは異なり、研削屑に金属材料５ａ
が混入することによって研削に使用する砥石の目詰まり
が生じることがない。従って、研削工程時に焼き付きが
発生せず良好に研削を行うことができ、歩留まりを向上
させることが可能となる。また、制御性の良好なドライ
エッチング処理によって、不要な金属材料５ａを確実に
除去することができる。
【００２０】例えば、本発明の発明者らが実際に行った
製造例として、従来の方法では、研削工程において１ロ
ット（基板２５枚）につき２枚程度の基板に焼き付きが
発生していたが、本発明の方法を導入することによって
焼き付きの発生を防止することができた。
製造例として、従来の方法では、研削工程において１ロ
ット（基板２５枚）につき２枚程度の基板に焼き付きが
発生していたが、本発明の方法を導入することによって
焼き付きの発生を防止することができた。
【００２１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。金属材料除去工程は、必要に応じ
て、ＳＯＩ基板１の裏面、即ち、ベースシリコン基板４
側に付着している金属材料をも除去するようにしても良
い。半導体基板は、ＳＯＩ構造を有さない一般的なシリ
コン基板や化合物半導体基板、或いは、多結晶シリコン
基板でも良い。金属材料除去工程は、ウエットエッチン
グ処理で行っても良い。また、金属膜５についてパター
ニングを行う際に、サイドリンス処理により行っても良
い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。金属材料除去工程は、必要に応じ
て、ＳＯＩ基板１の裏面、即ち、ベースシリコン基板４
側に付着している金属材料をも除去するようにしても良
い。半導体基板は、ＳＯＩ構造を有さない一般的なシリ
コン基板や化合物半導体基板、或いは、多結晶シリコン
基板でも良い。金属材料除去工程は、ウエットエッチン
グ処理で行っても良い。また、金属膜５についてパター
ニングを行う際に、サイドリンス処理により行っても良
い。
【図１】本発明の一実施例における半導体装置の製造工
程を示す図（その１）
程を示す図（その１）
【図２】半導体装置の製造工程を示す図（その２）
１はＳＯＩ基板（半導体基板）、２は単結晶シリコン基
板（半導体層）、４はベースシリコン基板（ベース基
板）、５は金属膜、５ａは金属材料を示す。
板（半導体層）、４はベースシリコン基板（ベース基
板）、５は金属膜、５ａは金属材料を示す。
Claims (4)
- 【請求項１】 半導体基板（１）の回路形成面側に金属
膜（５）を形成する金属膜形成工程を行った後、前記半
導体基板（１）の回路形成面と反対側の面を研削するこ
とにより前記半導体基板（１）を所定の厚さにする研削
工程を行う半導体装置の製造方法において、 前記金属膜形成工程と前記研削工程との間に、前記半導
体基板（１）の少なくとも回路形成面以外の部位に付着
している不要な金属材料（５ａ）を除去する金属材料除
去工程を配置してなることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記金属材料除去工程は、ドライエッチ
ング処理によって行われることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板（１）は、ベース基板
（４）上に絶縁状態で形成され、前記回路形成面を有す
る半導体層（２）を備えて構成されることを特徴とする
請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板（１）は、ＳＯＩ基板
（１）であることを特徴とする請求項３記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8686798A JPH11283945A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8686798A JPH11283945A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283945A true JPH11283945A (ja) | 1999-10-15 |
Family
ID=13898783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8686798A Pending JPH11283945A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283945A (ja) |
-
1998
- 1998-03-31 JP JP8686798A patent/JPH11283945A/ja active Pending
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