JPH11271358A - 回路基板とその製造方法、並びにプローブカード - Google Patents

Abstract

(57)【要約】 【課題】エリアバンプ構造の半導体検査に好適なプロー
ブカードを提供する。 【解決手段】基板上の絶縁層上に設けられた単結晶回路
上に針状単結晶が設けられ、単結晶回路と針状単結晶と
が導電化処理されてなる回路基板であって、単結晶回路
は５０μｍ以下の幅の部分を複数有し、しかも前記５０
μｍ以下の幅の単結晶回路部分が１０μｍ以上の距離を
隔てて互いに配列しているパターンを有する回路基板を
用いたプローブカード。また、針状単結晶を設ける金属
層と単結晶回路表面とに高低差のある基板を用いてＶＬ
Ｓ成長させることを特徴とする回路基板の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＣＤドライバー
用ＩＣやＡＳＩＣなどの超多ピンデバイスにおいて、半
導体ウエハ、チップ、或いはそれらのパッケージ段階で
の常温或いは高温での動作試験及びバーンイン試験等に
使用できるプローブピン、又は、走査型トンネル顕微鏡
や電子間力顕微鏡をはじめとする走査プローブ顕微鏡の
プローブピン等に使用できる針状単結晶体を有する回路
基板とその製造方法に関する。

【０００２】

【従来の技術】プローブピンとして、導電性や電子放射
性を有する各種材料が、ＬＣＤドライバー用ＩＣやＡＳ
ＩＣをはじめとする超多ピンデバイスなどの半導体集積
回路の電気特性測定用途、微小真空デバイスや電子銃、
或いは走査型トンネル顕微鏡や原子間力顕微鏡をはじめ
とする走査型プローブ顕微鏡のプローブ等の用途に用い
られている。

【０００３】特に、半導体集積回路の電気測定用プロー
ブピンは、半導体回路の製造段階において、不良品除去
のため半導体回路の電気特性を測定するプローブカード
に使用されているが、前記プローブカードには、大半が
タングステン等の金属製のプローブピンが使用されてお
り、先端を「くの字」に曲げ、半導体の電極部に接触さ
せる構造となっており、１本１本を位置固定して作られ
ていたが、急速に進む半導体の微細化に伴い、精度良く
しかも高密度にプローブピンを固定することが困難とな
っている。

【０００４】この問題解決のために、ＶＬＳ（Ｖａｐｏ
ｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ）成長法を利用して得ら
れる針状単結晶体をプローブカードのプローブピンとし
て用いることが提案されている（特開平５−１９８６３
６号公報）。

【０００５】しかしながら、前記の方法においては単結
晶等の基板上に針状単結晶体を製造する際に、以下のよ
うな問題点が生じ、十分に良質な針状単結晶体を得るこ
とが困難であった。

【０００６】すなわち、単結晶基板上の所望の位置に
針状単結晶体を形成するに際し、好ましくない複数の針
状結晶の随伴、あるいは微細な針状結晶の集合体が生成
すること、個々の針状単結晶体の成長が開始される金
属層パターン部の位置とそれに対応して生成した針状単
結晶体の位置がずれること、個々の金属層パターン部
に対応して生成した針状単結晶体がその成長の過程でキ
ンク（折れ曲がり）や、ブランチ（枝分かれ）を生じる
等、のプローブピン用端子として良好な針状単結晶体が
得られないという問題があった。

【０００７】このため、特開平９−６１４６２号公報で
提案されているように、絶縁層を介して基板表面に形成
された単結晶膜上にエッチングマスクを形成した後、そ
のエッチングマスク上の所望の位置に金属層を形成し、
前記エッチングマスクが形成された部分以外をエッチン
グして単結晶回路を形成した後、前記金属層の下部以外
のエッチングマスクを除去して前記金属層を有する回路
を形成し、さらにエッチングにより金属層の下部を凸状
部（メサ形状）に加工した上でＶＬＳ成長法により針状
単結晶体を成長させることにより、良好な針状単結晶体
が得られるようになった。

【０００８】しかしながら、プローブカードとして用い
る場合には、検査対象からの要請から針状単結晶体に一
層の多ピン化、狭ピッチ化が求められ、更には、基板上
にパターニングされた引き出し配線幅の減少すれも余儀
なくされている。

【０００９】特に、格子状に配置されたエリアバンプに
上記針状結晶体を適用しようとすると、２次元的に配線
を引き回して対応するためには、格子状に形成した針状
単結晶体の間に電気的に独立した複数の配線を通す必要
があり、配線幅を小さくする必要が出てくる。そして、
この要請は、プローブピンを狭ピッチ化しようとする
時、特にプローブピンの最外周部において顕著となる。
従来の方法により形成した回路の場合、引き出し配線幅
が減少するに伴って回路配線の電気的抵抗が増加してし
まい、実用的なプローブカードを得ることができなかっ
た。

【００１０】

【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、配線幅及び配線間隔が
低減化しても、配線間の電気的短絡及び配線部分の電気
的抵抗の増大を生じることなく、プローブカードとし
て、特に被検査体がエリアバンプ構造を有する半導体を
検査するプローブカードとして用いる場合においても、
何らの支障もなく、半導体回路の検査を行うことができ
るプローブカードを提供することを目的とするものであ
る。

【００１１】

【課題を解決するための手段】即ち、本発明は、基板上
の絶縁層上に設けられた単結晶回路上に針状単結晶が設
けられ、単結晶回路と針状単結晶とが導電化処理されて
なる回路基板であって、単結晶回路は５０μｍ以下の幅
の部分を複数有し、しかも前記５０μｍ以下の幅の単結
晶回路部分が１０μｍ以上の距離を隔てて互いに配列し
ているパターン領域を有することを特徴とする回路基板
であり、好ましくは、前記パターン領域における単結晶
回路の高さが０．５〜５０μｍであることを特徴とする
回路基板である。また、本発明は、エリアバンプ構造を
有する半導体を検査するプローブカードに用いるのに好
適な前記回路基板である。

【００１２】本発明は、半導体検査用探子としての針状
単結晶と、該針状単結晶から外部電気機器へ電気信号を
取り出すための単結晶回路とを有するプローブカードで
あって、、単結晶回路が５０μｍ以下の幅の部分を複数
有し、しかも前記５０μｍ以下の幅の単結晶回路部分が
１０μｍ以上の距離を隔てて互いに配列しているパター
ン領域を有することを特徴とするプローブカードであ
る。

【００１３】更に、本発明は、（１）絶縁層上の単結晶
層の所望の位置にエッチングマスクを形成する工程、
（２）前記エッチングマスクの所望の位置に金属層を形
成する工程、（３）エッチングマスクが形成された部分
以外の単結晶層をエッチングして、単結晶回路を形成す
る工程、（４）前記金属層の下部以外のエッチングマス
クを除去し、前記金属層を有する単結晶回路とする工
程、（５）前記単結晶回路表面をエッチングし、単結晶
回路表面と金属層とに高低差を設ける工程、（６）針状
単結晶を構成する元素を含む原料ガス雰囲気内で針状単
結晶を成長させる工程、（７）単結晶回路と針状単結晶
体との表面を導電化する工程、を順次経ることを特徴と
する回路基板の製造方法であり、好ましくは、前記
（２）及び（４）の工程におけるエッチングが異方性で
あることを特徴とする回路基板の製造方法である。

【００１４】

【発明の実施の形態】以下、本発明を詳細に説明する。

【００１５】本発明の回路基板は、基板上の絶縁層上に
設けられた単結晶回路上に針状単結晶が設けられ、単結
晶回路と針状単結晶とが導電化処理されてなる回路基板
であり、単結晶回路は５０μｍ以下の幅の部分を複数有
し、しかも前記５０μｍ以下の幅の単結晶回路部分が１
０μｍ以上の距離を隔てて互いに配列しているパターン
を有することを特徴とし、好ましくは、前記パターン領
域における単結晶回路の高さが０．５〜５０μｍである
ことを特徴とする。そして、上記構造を採用すること
で、配線間の電気的短絡及び配線部分の電気的抵抗の増
大を生じることのないプローブカード、特に、エリアバ
ンプ構造の半導体回路を検査するに好適なプローブカー
ドを得ることができる。

【００１６】本発明においる単結晶回路の幅とは、単結
晶回路の断面が一般的に矩形、台形或いは三角形である
が、その最大幅の部分をいい、本発明においては５０μ
ｍ以下の幅の単結晶回路部分を有する。５０μｍ以下の
単結晶回路部分を複数有すること、そしてこれらの部分
を１０μｍ以上の近接距離に配置させることで、本発明
の目的を達成できる。５０μｍ以下の単結晶部分を複数
有しない場合には、回路を高密度にすることができず、
結果的に多ピン化の要望を達成できなくなる。

【００１７】また、前記５０μｍ以下の幅の単結晶回路
部分同士を近接配置する際、その距離は１０μｍ以上と
する。１０μｍ未満では、隣接する単結晶回路間での電
気絶縁性の確保がしにくくなる。一方、５０μｍ以下の
幅の単結晶回路部分同士を近接配置する際の距離の最大
値については、特に定めるべき理由はないが、５０μｍ
以上では回路を高密度にすることができず、結果的に多
ピン化の要望を達成できなくなる。

【００１８】また、本発明においては、前記５０μｍ以
下の幅の単結晶回路部分が１０μｍ以上の距離を隔てて
互いに配列しているパターン領域における単結晶回路の
高さが０．５〜５０μｍであることが好ましい。０．５
μｍ未満では、前記パターン領域での単結晶回路の表面
積が小さくなり、結果的に電気抵抗を小さくできず、本
発明の目的を達成できなくなることがある。また、前記
高さを高くするに従って製造の困難性が高まり、５０μ
ｍを越えるものは高い歩留まりでは得難くなる。

【００１９】本発明において、絶縁層とは、単結晶回路
を基板等からの電気絶縁を保つ機能を有するならば、ど
の様なものであっても構わない。また、前記単結晶回路
の材質としてはＳｉ、ＬａＢ₆、Ｇｅ、ＧａＡｓ、Ｇａ
Ｐ、ＳｉＣ等が使用でき、その膜厚は通常、０．５μｍ
から５０μｍであり、このうち１〜２０μｍが面内膜厚
分布や絶対膜厚精度の観点から好ましく採用される。こ
れらの例としては、Ｓｉ、ＬａＢ₆等の単結晶層が絶縁
層を介して基板に形成されたもの、ウェハ張り合わせ等
により形成された最表面Ｓｉ活性層が結晶方位（１１
１）で膜厚が０．５μｍ〜５０μｍであるＳＯＩ基板、
結晶方位（１１１）のＳｉ基板をイオン打ち込み法等に
より形成された最表面Ｓｉ層が０．５μｍ〜５０μｍで
あるＳＩＭＯＸ基板が工業プロセスとして広く用いられ
ており、好ましい。

【００２０】針状単結晶に関しては、前記単結晶回路の
材質と同様なものを用いることができ、前記ＳＩＭＯＸ
基板の場合にはＳｉである。また、針状単結晶は、前記
単結晶回路上の所望の位置に、金属層を設け、針状単結
晶を構成する元素を含有するガス中で、前記金属層を液
相となし、該液相を介して、前記構成元素から針状単結
晶をＶＬＳ成長させたものが位置制御性に優れることか
ら好ましいが、本発明においては、前記製法に限定され
るものではない。

【００２１】尚、前記金属層に関しては、単結晶層と合
金を形成する金属または前記単結晶層よりも融点の低い
金属が用いられる。通常、Ａｕ、Ｐｔ、Ａｇ、Ｃｕ、Ｐ
ｄ及びＧａが使用でき、好ましくはＳｉなどの単結晶に
対する偏析係数が小さいという理由から、Ａｕ、及びＰ
ｔが選択される。金属層の形状（パターン）に特に制限
はないが、具体的には、円形、楕円形、四角形および多
角形等である。パターンは半導体製造プロセスに用いら
れているフォトリソグラフ法、メッキ法、スパッタ法、
蒸着法、エッチング法等を組み合わせることにより制御
して形成することができ、パターンが微細になった場
合、基板が大面積になった場合でも形成可能である。

【００２２】また、本発明は、（１）絶縁層上の単結晶
層の所望の位置にエッチングマスクを形成する工程、
（２）前記エッチングマスクの所望の位置に金属層を形
成する工程、（３）エッチングマスクが形成された部分
以外の単結晶層をエッチングして、単結晶回路を形成す
る工程、（４）前記金属層の下部以外のエッチングマス
クを除去し、前記金属層を有する単結晶回路とする工
程、（５）前記単結晶回路表面をエッチングし、単結晶
回路表面と金属層とに高低差を設ける工程、（６）針状
単結晶を構成する元素を含む原料ガス雰囲気内で針状単
結晶を成長させる工程、（７）単結晶回路と針状単結晶
体との表面を導電化する工程、を順次経ることを特徴と
する回路基板の製造方法であり、好ましくは、前記
（２）及び（４）の工程におけるエッチングが異方性で
あることを特徴とする回路基板の製造方法である。上記
構成を採用するとき、前記回路基板を容易に、生産性高
く得ることができるという効果がある。

【００２３】本発明のプローブカードは、単結晶回路が
５０μｍ以下の幅の部分を複数有し、しかも前記５０μ
ｍ以下の幅の単結晶回路部分が１０μｍ以上の距離を隔
てて互いに配列しているパターン領域を有するので、半
導体測定用探子となる針状単結晶体の隣接距離を極めて
小さく、しかも、従来は達成できなかった平面状配置を
とることができるという特徴を有するので、高密度化し
ている半導体の検査、特にエリアバンプ構造を有する半
導体の検査に好適である。

【００２４】以下、本発明の回路基板の製造方法につい
て、ＳＯＩ基板を用いる場合を、図をもって例示する。

【００２５】本発明における（１）〜（５）の工程は、
絶縁層上の単結晶層から単結晶回路と針状単結晶を設け
る基体部とを形成することを目的とするものであり、本
発明の回路基板を得る上でも重要な、特徴のある工程で
ある。また、（６）の工程は針状単結晶をＶＬＳ成長さ
せることを、最後の（７）の工程は前記で得られた針状
単結晶と単結晶回路に導電性を与え、実用に供するため
の導電回路を完成することを目的としている。

【００２６】まず、（１）〜（５）の工程について説明
する。図１（ａ）は、Ｓｉの基板１と、その上のＳｉＯ
₂からなる絶縁層２と、更にその上に＜１１１＞が平面
と垂直方向に配位している、いわゆる（１１１）配位の
膜厚ｔのＳｉの単結晶層３とからなるＳＯＩ基板を示し
ている。

【００２７】前記ＳＯＩ基板を用いて、まず、単結晶層
３上の全面にＡｕからなる金属層を蒸着した後、フォト
リソグラフィーにより配線部分となる部分以外の前記金
属層をエッチングにより除去し、所望の位置に金属層４
を形成する（図１（ｂ）参照）。

【００２８】次に、フォトリソグラフィー及びめっき法
を適用して、針状単結晶を成長させる予定の部分にやは
りＡｕからなる金属層５（バンプ）を形成し（図１
（ｃ）参照）、単結晶層３をエッチングすることで配線
パターンを形成する（図１（ｄ）参照）。

【００２９】そして、前記金属層５の下部以外のエッチ
ングマスクとして用いた金属層４を除去することで、前
記金属層５を有する回路６を形成することができる（図
１（ｅ）参照）。

【００３０】引き続いて、前記回路６の表面をエッチン
グすることで、回路６表面と前記金属層５とに高低差を
設ける（図１（ｆ）参照）。ここで、金属層４のエッチ
ングマスクを除去する操作の前と後に、単結晶層Ｓｉを
エッチングすることで、回路６表面と前記金属層５とに
高低差がある構造が達成されるが、最終的に絶縁層であ
るＳｉＯ₂上に独立した配線が形成できればよいので、
図１（ｄ）で示した、１回目の単結晶層のエッチングで
は、完全に絶縁層までのエッチングを行わなくても良
い。

【００３１】上記操作におけるエッチングに関しては、
エッチングマスクが形成された部分以外をエッチングす
る工程、並びに回路６表面と前記金属層５とに高低差を
設ける工程で実施するエッチング処理には、従来半導体
製造プロセスで用いられている湿式エッチング及びドラ
イエッチングが使用できる。

【００３２】湿式エッチングには、酸及びアルカリの一
般的なエッチング処理用溶液すべてが適用できる。単結
晶としてＳｉを用いる場合、ＨＦ、ＨＮＯ₃、ＣＨ₃ＣＯ
ＯＨ等を含む溶液、ＮＨ₄ＯＨ等を含む溶液が使用され
る。ところが、この湿式エッチングは等方的に進行する
ため、得られる回路の形状には必然的にアンダーカット
がはいるので、配線幅及び配線間隔が大きいパターンで
は適用できるが、小さいパターンにおいては配線幅の目
減り及び配線間のエッチング残りが発生するので、所望
の配線幅を確保しかつ電気的に独立した配線パターンを
形成することが困難になるという欠点がある。

【００３３】本発明の好ましい実施態様としては、上記
エッチングをするに際し、異方性エッチングを適用する
ことで、前記問題を回避することを特徴としている。し
かし、湿式異方性エッチャントとしてＫＯＨ溶液などが
あるが、本発明における単結晶基板はＶＬＳ成長に適す
ることから結晶方位（１１１）を採用することが多く、
この場合には、前記結晶方位（１１１）はエッチングレ
ートの最も遅い面と一致するので適用できないことが多
い。

【００３４】これに対して、リアクティブイオンエッチ
ングなどのドライ式を用いるとき面方位に関係なく、ア
ンダーカットのないエッチングが達成でき、本発明にお
いて最も好ましい実施態様である。前記リアクティブイ
オンエッチングにおけるガス種としては、ＳＦ₆とＯ₂な
どの混合ガスによるもので行うことができる。このよう
な異方性エッチングを用いた場合に最終的に形成される
単結晶回路６の断面図を図２に例示する。

【００３５】図２は、前記異方性エッチングを用いて達
成される単結晶回路の一例を示したもので、単結晶回路
断面の模式図である。回路基板の抵抗値を左右する回路
の表面積が低下しないように、配線高さｈを決定するＳ
ＯＩ基板の表面単結晶膜厚ｔ並びに２回目の単結晶層
（或いは単結晶回路）をエッチングする深さを予め回路
パターンに応じて決めておけば良い。このようにして配
線幅及び配線間隔が小さいパターンにおいても、回路の
表面積を低減することなく、従って電気抵抗値が大きく
することなく、しかも配線同士が接触することのない回
路基板を形成することができる。

【００３６】以上の（１）〜（５）の工程を順次経るこ
とによって、狭ピッチパターンにおいて、配線幅及びそ
の間隔が低減化しても配線高さを大きくすることができ
るので、配線表面積の低減化を抑制でき、抵抗値を増加
させることなく２次元的に配線の引き回しを配線同士が
接触することなく行うことができる。

【００３７】（６）工程では、前記工程を経た基板を成
長させるべき針状単結晶の構成元素を含有するガス雰囲
気下で加熱し、液化した金属層５を介して針状単結晶を
ＶＬＳ成長させることで、高度に位置制御された針状単
結晶７を有する基板を得ることができる（図３（ａ）参
照）。金属層５としては、Ｓｉからなる針状単結晶を得
ようとするとき、一般にＡｕ、Ｐｔ、Ｐｄ等が用いられ
る。

【００３８】（７）工程では、一般的にめっき、スパッ
タ、蒸着などの手法により金属膜８を形成する（図３
（ｂ）参照）が、その方法に関して、本発明において
は、プローブカードとして用いる場合に、半導体素子な
どの被検査部とコンタクトして電気的に導通がとれ、電
気信号を確実に伝搬できればいかなる方法でも良い。

【００３９】尚、（７）工程に先立ち、前記のＶＬＳ成
長で得られた多数の針状単結晶７の長さを揃え、プロー
ブカードとしたときにすべてのプローブピンが半導体素
子などの被検査部に平面的に接触させる目的で行われ、
一般的には研磨紙等を用いて加工される。しかしながら
本発明においてはその方法を特に限定する必要はなく、
上記の目的を達成できればいかなる方法でも良い。

【００４０】上記（１）〜（７）の工程を経ることで、
最終的に、図３（ｂ）に例示したとおりの回路基板を容
易に、生産性高く得ることができる。

【００４１】以下、本発明を実施例に基づき更に詳細に
説明する。

【実施例】（実施例１）Ｓｉ基板上に、ＳｉＯ₂からな
る絶縁層、更にその上に（１１１）配位の膜厚６μｍの
Ｓｉ単結晶層を有するＳＯＩ基板を用意し、この基板上
にエッチングマスクとしてＡｕを０．１μｍ蒸着し、フ
ォトリソグラフィーにより配線とする部分以外のＡｕを
エッチングにより除去した。

【００４２】さらにフォトリソグラフィー及びめっきを
適用して、前記配線の端部に直径３０μｍで膜厚２μｍ
のＡｕバンプを形成した。その後、等方性エッチャント
であるＨＦとＨＮＯ₃の混合水溶液により、Ｓｉ単結晶
層のエッチングを行い、配線回路となるパターンを形成
した。

【００４３】その後、前記Ａｕ層の下部以外のエッチン
グマスクを除去し、Ａｕ層を有する回路を形成し、更に
回路表面をＳｉエッチャントによりエッチングし、回路
表面とＡｕ層とに高低差を設け、配線パターンを形成し
た。

【００４４】配線数を１００、配線長はすべて３ｍｍ
で、隣り合う配線のピッチを５０μｍとした。エッチン
グの結果、図４（ａ）に示すような配線高さｈが２．３
μｍ、配線幅ｗが３４μｍ、配線間隔（下部）ｓが１３
μｍの配線パターンを形成することができた。

【００４５】次にこの基板を四塩化珪素及び水素が流れ
ている反応管内で加熱し、ＶＬＳ成長により、Ａｕバン
プ位置にＳｉの針状単結晶を成長させた。

【００４６】次に、上記操作で得られた針状単結晶を有
する基板について、針状単結晶の先端を研磨することで
全ての針状単結晶の長さを１５００μｍに揃えた。引き
続いて５重量％のフッ酸水溶液で６０秒洗浄後に無電解
Ｎｉめっきした後、電解めっきにより１．５μｍのＡｕ
を形成することで、針状単結晶と単結晶回路とを導電化
し、プローブピン及び回路を有する回路基板を作製し
た。

【００４７】上記操作により、最終的に図４（ｂ）に示
すとおりに、配線の長手方向に直交する断面の表面長さ
Ｌが４３μｍ、配線高さｈ’が３．８μｍ、配線幅ｗ’
が３７μｍ、配線間隔（下部）ｓ’が１０μｍのパター
ンを形成した。

【００４８】前記回路基板のそれぞれの配線について、
ピン先端と配線端部間の抵抗測定をテスターで行ったと
ころ、抵抗値は全配線ともに１．２〜１．５オームの間
におさまっていた。また、隣り合う配線間の電気的な短
絡は認められなかった。

【００４９】（実施例２）Ｓｉ基板上に、ＳｉＯ₂から
なる絶縁層、更にその上に（１１１）配位の膜厚８μｍ
のＳｉ単結晶層を有するＳＯＩ基板を用意し、この基板
上にエッチングマスクとしてＡｕを０．１μｍ蒸着し、
フォトリソグラフィーにより配線部分以外のＡｕをエッ
チングにより除去する。さらにフォトリソグラフィー及
びめっきにより、形成配線端部に直径３０μｍ、膜厚２
μｍのＡｕバンプを形成した。

【００５０】その後、リアクティブイオンエッチング装
置（サムコ社製）により、ガスとしてＳＦ₆、Ｏ₂、Ｓｉ
Ｃｌ₄を用いてＳｉエッチングを行い、配線パターンを
形成した。その後、Ａｕ層の下部以外のエッチングマス
クを除去し、Ａｕ層を有する回路を形成、更に回路表面
を反応性イオンエッチングによりエッチングし、回路表
面と前記Ａｕ層とに高低差を設け、配線パターンを形成
した。

【００５１】配線数を１００、配線長はすべて３ｍｍ
で、隣り合う配線のピッチを４０μｍとした。エッチン
グの結果、図５（ａ）に示すとおりの配線高さｈが５μ
ｍ、配線幅ｗが２７μｍ、配線間隔ｓ１３μｍの配線パ
ターンを形成することができた。

【００５２】次に前記基板を四塩化珪素及び水素が流れ
ている反応管内で加熱し、ＶＬＳ成長により、Ａｕバン
プ位置にＳｉの針状単結晶を成長させた。

【００５３】前記針状単結晶を有する基板について、針
状単結晶の先端を研磨することで全ての針状単結晶の長
さを１５００μｍに揃えた。引き続いて５重量％のフッ
酸水溶液で６０秒洗浄後に無電解Ｎｉめっきし、更に電
解めっきにより１．５μｍのＡｕを形成することで、導
電化処理し、プローブピン及び回路を有する基板を作製
した。

【００５４】上記操作により、最終的に図５（ｂ）に示
すとおりに、配線の長手方向に直交する断面の表面長さ
Ｌが４３μｍ、配線高さｈ’が６．５μｍ、配線幅ｗ’
が３０μｍ、配線間隔ｓ’が１０μｍのパターンを形成
した。

【００５５】前記基板のそれぞれの配線について、ピン
先端と配線端部間の抵抗測定をテスターで行ったとこ
ろ、抵抗値は全て１．２〜１．５オームの間におさまっ
ていた。また、隣り合う配線間の電気的な短絡は認めら
れなかった。

【００５６】（実施例３）Ｓｉ基板上に、ＳｉＯ₂から
なる絶縁層、更にその上に（１１１）配位の膜厚２０μ
ｍのＳｉ単結晶層を有するＳＯＩ基板を用意し、この基
板上にエッチングマスクとしてＡｕを０．１μｍ蒸着
し、フォトリソグラフィーにより配線部分以外のＡｕを
エッチングにより除去する。さらにフォトリソグラフィ
ー及びめっきにより、形成配線端部に直径３０μｍ、膜
厚２μｍのＡｕバンプを形成した。

【００５７】上記操作後、リアクティブイオンエッチン
グ装置（サムコ社製）により、ガスとしてＳＦ₆、Ｏ₂、
ＳｉＣｌ₄を用いてＳｉエッチングを行い、配線パター
ンを形成した。その後前記金属層の下部以外のエッチン
グマスクを除去し、前記金属層を有する回路を形成、更
に前記回路表面を前記反応性イオンエッチングによりエ
ッチングし、回路表面とＡｕ層とに高低差を設け、配線
パターンを形成した。

【００５８】配線数を１００、配線長はすべて３ｍｍ
で、隣り合う配線のピッチを１０μｍとした。エッチン
グの結果、図６（ａ）に示すとおりに、配線高さｈが１
７．５μｍ、配線幅ｗが２μｍ、配線間隔ｓが８μｍの
配線パターンを形成することができた。

【００５９】次に、前記基板を四塩化珪素及び水素が流
れている反応管内で加熱し、ＶＬＳ成長により、Ａｕバ
ンプ位置にＳｉの針状単結晶を成長させた。

【００６０】前記針状単結晶を有する基板について、針
状単結晶の先端を研磨することで全ての針状単結晶の長
さを１５００μｍに揃えた。引き続いて５重量％のフッ
酸水溶液で６０秒洗浄後に無電解Ｎｉめっきした後、電
解めっきにより１．５μｍのＡｕを形成することで、導
電化し、プローブピン及び回路を有する回路基板を作製
した。

【００６１】上記操作により、最終的に図６（ｂ）に示
すとおり、配線の長手方向に直交する断面の表面長さＬ
が４３μｍ、配線高さｈ’が１９μｍ、配線幅ｗ’が５
μｍ、配線間隔ｓ’が５μｍのパターンを形成した。

【００６２】前記回路基板のそれぞれの配線について、
ピン先端と配線端部間の抵抗測定をテスターで行ったと
ころ、抵抗値は全て１．２〜１．５オームの間におさま
っていた。また、隣り合う配線間の電気的な短絡は認め
られなかった。

【００６３】（比較例１）Ｓｉ基板上に、ＳｉＯ₂から
なる絶縁層、更にその上に（１１１）配位の膜厚２０μ
ｍのＳｉ単結晶層を有するＳＯＩ基板を用意し、この基
板上にエッチングマスクとしてＡｕを０．１μｍ蒸着
し、フォトリソグラフィーにより配線部分以外のＡｕを
エッチングにより除去した。

【００６４】さらに、フォトリソグラフィー及びめっき
により、形成配線端部に直径３０μｍ、膜厚２μｍのＡ
ｕバンプを形成した。次に、リアクティブイオンエッチ
ング装置（サムコ社製）により、ガスとしてＳＦ₆、
Ｏ₂、ＳｉＣｌ₄を用いてＳｉエッチングを行い、配線パ
ターンを形成した。その後、Ａｕ層の下部以外のエッチ
ングマスクを除去し、Ａｕ層を有する回路を形成、更に
回路表面を反応性イオンエッチングによりエッチング
し、回路表面とＡｕ層とに高低差を設け、配線パターン
を形成した。

【００６５】配線数を１００、配線長はすべて３ｍｍ
で、隣り合う配線のピッチを８μｍとした。エッチング
の結果、図７（ａ）に示すとおり、配線高さｈが１７．
５μｍ、配線幅ｗが２μｍ、配線間隔ｓが６μｍの配線
パターンを形成することができた。

【００６６】次に前記基板を四塩化珪素及び水素が流れ
ている反応管内で加熱し、ＶＬＳ成長により、Ａｕバン
プ位置にＳｉの針状単結晶を成長させた。

【００６７】上記操作で得られた針状単結晶を有する基
板について、針状単結晶の先端を研磨することで全ての
針状単結晶の長さを１５００μｍに揃えた。引き続いて
５重量％のフッ酸水溶液で６０秒洗浄後に無電解Ｎｉめ
っきした後、電解めっきにより１．５μｍのＡｕを形成
することで、導電化し、プローブピン及び回路を有する
回路基板を作製した。

【００６８】上記操作により、最終的に図７（ｂ）に示
すとおり、配線の長手方向に直交する断面の表面長さＬ
が４３μｍ、配線高さｈ’が１９μｍ、配線幅ｗ’が５
μｍ、配線間隔ｓ’が３μｍのパターンを形成した。

【００６９】前記回路基板のそれぞれの配線について、
ピン先端と配線端部間の抵抗測定をテスターで行ったと
ころ、すべての配線について隣り合う配線間にめっきさ
れ、短絡していた。

【００７０】（比較例２）Ｓｉ基板上に、ＳｉＯ₂から
なる絶縁層、更にその上に（１１１）配位の膜厚６μｍ
のＳｉ単結晶層を有するＳＯＩ基板を用意し、この基板
上にエッチングマスクとしてＡｕを０．１μｍ蒸着し、
フォトリソグラフィーにより配線部分以外のＡｕをエッ
チングにより除去する。さらにフォトリソグラフィー及
びめっきにより、配線回路となる部分の端部に直径３０
μｍ、膜厚２μｍのＡｕバンプを形成した。その後、等
方性エッチャントであるＨＦとＨＮＯ₃の混合水溶液に
より、Ｓｉエッチングを行い、配線パターンを形成し
た。

【００７１】その後、Ａｕ層の下部以外のエッチングマ
スクを除去し、Ａｕ層を有する回路を形成、更に前記回
路表面をＳｉエッチャントによりエッチングし、回路表
面とＡｕ層とに高低差を設け、配線パターンを形成し
た。

【００７２】配線数を１００、配線長はすべて３ｍｍ
で、隣り合う配線のピッチを４０μｍとした。エッチン
グの結果、図８に示すとおりに、配線高さｈが３．６μ
ｍ、配線幅ｗが４０μｍの配線パターンが形成された
が、隣り合う配線同士が配線下部でつながっていて、回
路として用いることができなかった。

【００７３】（実施例４）実施例３で得られた回路基板
を用いて、回路配線端部に銅線を接合し、カードに配線
・取り付けを実施し、プローブカードを作製した。この
ものをプローバー（ＡＰＭ９０−Ａ；東京精密社製）に
取り付け、テスターを用いてピン配置位置に対応したエ
リアバンプ構造を有する半導体の検査に適用し、好結果
を得た。

【００７４】

【発明の効果】本発明によれば、配線幅及び配線間隔が
小さいパターンにおいても配線表面積を低減することな
く、かつ配線同士が接触することのない回路基板を形成
することができる。本発明のプローブカードは、前記回
路の特徴を有するので、エリアバンプ構造を有する半導
体を検査するプローブカードとして好適である。

【００７５】本発明の回路基板は、ＬＣＤドライバー用
ＩＣやＡＳＩＣなどの超多ピンデバイス、その他の半導
体デバイスなどにおいて、半導体ウェハ、チップ、パッ
ケージ段階での常温及びバーンイン試験等に使用できる
プローブカード用回路基板、或いは走査型トンネル顕微
鏡や電子間力顕微鏡をはじめとする走査プローブ顕微鏡
のプローブ及びその他電子デバイスに使用できる端子を
有する回路基板としても使用できる。

【図面の簡単な説明】

【図１】本発明の回路基板の製造工程を説明するための
模式図

【図２】本発明に係る回路基板の一例を示す単結晶回路
の断面を示す模式図

【図３】本発明の回路基板の製造工程と回路基板の一例
を示す模式図

【図４】本発明の実施例１に係る回路基板の単結晶回路
の断面を示す模式図

【図５】本発明の実施例２に係る回路基板の単結晶回路
の断面を示す模式図

【図６】本発明の実施例３に係る回路基板の単結晶回路
の断面を示す模式図

【図７】比較例１に係る回路基板の単結晶回路の断面を
示す模式図

【図８】比較例２に係る回路基板の単結晶回路の断面を
示す模式図

【符号の説明】

ｔ 単結晶層の膜厚 ｗ エッチング後の単結晶回路の幅 ｈ エッチング後の単結晶回路の高さ ｓ 隣接する単結晶回路（エッチング後）間の回路間
隔 ｗ’ 導電化処理後の単結晶回路の幅 ｈ’ 導電化処理後の単結晶回路の高さ ｓ’ 隣接する単結晶回路（導体化処理後）間の回路間
隔 １ 基板 ２ 絶縁層 ３ 単結晶層 ４ 金属層 ５ 金属層（バンプ） ６ （単結晶）回路 ７ 針状単結晶 ８ 金属層

Claims (6)

【特許請求の範囲】
1. 【請求項１】基板上の絶縁層上に設けられた単結晶回路
   上に針状単結晶が設けられ、単結晶回路と針状単結晶と
   が導電化処理されてなる回路基板であって、単結晶回路
   は５０μｍ以下の幅の部分を複数有し、しかも前記５０
   μｍ以下の幅の単結晶回路部分が１０μｍ以上の距離を
   隔てて互いに配列しているパターン領域を有することを
   特徴とする回路基板。
2. 【請求項２】前記パターン領域における単結晶回路の高
   さが０．５〜５０μｍであることを特徴とする請求項１
   記載の回路基板。
3. 【請求項３】エリアバンプ構造を有する半導体を検査す
   るプローブカードに用いられることを特徴とする請求項
   １又は請求項２記載の回路基板。
4. 【請求項４】（１）絶縁層上の単結晶層の所望の位置に
   エッチングマスクを形成する工程、（２）前記エッチン
   グマスクの所望の位置に金属層を形成する工程、（３）
   エッチングマスクが形成された部分以外の単結晶層をエ
   ッチングして、単結晶回路を形成する工程、（４）前記
   金属層の下部以外のエッチングマスクを除去し、前記金
   属層を有する単結晶回路とする工程、（５）前記単結晶
   回路表面をエッチングし、単結晶回路表面と金属層とに
   高低差を設ける工程、（６）針状単結晶を構成する元素
   を含む原料ガス雰囲気内で針状単結晶を成長させる工
   程、（７）単結晶回路と針状単結晶体との表面を導電化
   する工程、を順次経ることを特徴とする回路基板の製造
   方法。
5. 【請求項５】前記（２）及び（４）の工程におけるエッ
   チングが異方性であることを特徴とする請求項４記載の
   回路基板の製造方法。
6. 【請求項６】半導体検査用探子としての針状単結晶と、
   該針状単結晶から外部電気機器へ電気信号を取り出すた
   めの単結晶回路とを有するプローブカードであって、単
   結晶回路が５０μｍ以下の幅の部分を複数有し、しかも
   前記５０μｍ以下の幅の単結晶回路部分が１０μｍ以上
   の距離を隔てて互いに配列しているパターン領域を有す
   ることを特徴とするプローブカード。