JPH1125153A - 電子回路設計装置 - Google Patents
電子回路設計装置Info
- Publication number
- JPH1125153A JPH1125153A JP9195074A JP19507497A JPH1125153A JP H1125153 A JPH1125153 A JP H1125153A JP 9195074 A JP9195074 A JP 9195074A JP 19507497 A JP19507497 A JP 19507497A JP H1125153 A JPH1125153 A JP H1125153A
- Authority
- JP
- Japan
- Prior art keywords
- connection
- electronic circuit
- circuit
- connection mode
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 異なるデバイステクノロジーの回路要素が混
在した電子回路の設計を行うことが可能な電子回路設計
装置を提供する。 【解決手段】 設計確認対象の個々の接続箇所における
各回路要素毎の接続態様データを接続態様データ保持手
段１４に保持すると共に、前記複数の回路要素を相互に
接続する場合に電気的に接続可能な接続条件を接続条件
保持手段１４に保持し、前記接続態様データ保持手段が
保持する個々の接続箇所の接続態様データが、前記接続
条件保持手段が保持する電気的接続条件に適合するか否
かを接続態様判定手段（接続可否判定手段）１１ａによ
り判定する。
在した電子回路の設計を行うことが可能な電子回路設計
装置を提供する。 【解決手段】 設計確認対象の個々の接続箇所における
各回路要素毎の接続態様データを接続態様データ保持手
段１４に保持すると共に、前記複数の回路要素を相互に
接続する場合に電気的に接続可能な接続条件を接続条件
保持手段１４に保持し、前記接続態様データ保持手段が
保持する個々の接続箇所の接続態様データが、前記接続
条件保持手段が保持する電気的接続条件に適合するか否
かを接続態様判定手段（接続可否判定手段）１１ａによ
り判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータを用
いて電子回路の設計を行う電子回路設計装置に係り、特
に異なるデバイステクノロジーの集積回路が混在した場
合にも該デバイステクノロジー間の接続ミスをなくすよ
うにした電子回路設計装置に関する。
いて電子回路の設計を行う電子回路設計装置に係り、特
に異なるデバイステクノロジーの集積回路が混在した場
合にも該デバイステクノロジー間の接続ミスをなくすよ
うにした電子回路設計装置に関する。
【０００２】
【従来の技術】従来から、コンピュータを用いてデジタ
ル電子回路の設計を行う電子回路設計装置が知られてい
る。この従来の電子回路設計装置は、半導体集積回路そ
のもの（例えば、ＴＴＬデバイスそのもの）の論理回路
の設計用ツールとして製作されたものである。この場
合、半導体集積回路そのもの（例えば、ＴＴＬデバイス
そのもの）を相互接続する際におけるインタフェース条
件としての電圧条件，電流値条件等は一定である。
ル電子回路の設計を行う電子回路設計装置が知られてい
る。この従来の電子回路設計装置は、半導体集積回路そ
のもの（例えば、ＴＴＬデバイスそのもの）の論理回路
の設計用ツールとして製作されたものである。この場
合、半導体集積回路そのもの（例えば、ＴＴＬデバイス
そのもの）を相互接続する際におけるインタフェース条
件としての電圧条件，電流値条件等は一定である。
【０００３】
【発明が解決しょうとする課題】一方、例えば市販の集
積回路を使用して、プリント基板上に所望の論理機能を
発揮する電子回路を構成する場合を考える。この場合、
必要な論理機能を備えた半導体集積回路（ＩＣ）を集め
て設計を行うと、例えば、ＴＴＬ，ＣＭＯＳ，ＮＭＯＳ
等といった異なったデバイステクノロジーのＩＣが当該
基板上に混在することになる。この場合には、ＩＣデバ
イス相互間のインタフェース条件としての電圧条件，電
流値条件等が一定ではなく、個々のＩＣデバイス間でそ
れぞれ異なる（例えば、ＴＴＬとＣＭＯＳとの接続の場
合）。また、異なるデバイステクノロジーのＩＣを接続
する際に、その接続に適応した条件を守らないと、電子
回路が所望の動作をせず、場合によってはＩＣが破壊す
るおそれもある。
積回路を使用して、プリント基板上に所望の論理機能を
発揮する電子回路を構成する場合を考える。この場合、
必要な論理機能を備えた半導体集積回路（ＩＣ）を集め
て設計を行うと、例えば、ＴＴＬ，ＣＭＯＳ，ＮＭＯＳ
等といった異なったデバイステクノロジーのＩＣが当該
基板上に混在することになる。この場合には、ＩＣデバ
イス相互間のインタフェース条件としての電圧条件，電
流値条件等が一定ではなく、個々のＩＣデバイス間でそ
れぞれ異なる（例えば、ＴＴＬとＣＭＯＳとの接続の場
合）。また、異なるデバイステクノロジーのＩＣを接続
する際に、その接続に適応した条件を守らないと、電子
回路が所望の動作をせず、場合によってはＩＣが破壊す
るおそれもある。
【０００４】従って、前記従来の半導体集積回路そのも
のの設計用の電子回路設計装置を、異なったデバイステ
クノロジーのＩＣが混在した電子回路の設計に使用する
ことは不可能である。そこで、本発明の目的は、異なる
デバイステクノロジーの回路要素が混在した電子回路で
あっても、該回路要素間のインタフェース条件を満足し
た設計を行うことが可能な電子回路設計装置を提供する
ことである。
のの設計用の電子回路設計装置を、異なったデバイステ
クノロジーのＩＣが混在した電子回路の設計に使用する
ことは不可能である。そこで、本発明の目的は、異なる
デバイステクノロジーの回路要素が混在した電子回路で
あっても、該回路要素間のインタフェース条件を満足し
た設計を行うことが可能な電子回路設計装置を提供する
ことである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明は、複数の回路要素を接続するこ
とにより電子回路を設計する電子回路設計装置におい
て、設計済みの前記電子回路の個々の接続箇所における
各回路要素毎の接続態様データを保持する接続態様デー
タ保持手段と、前記複数の回路要素を相互に接続する場
合に電気的に接続可能な接続条件を保持する接続条件保
持手段と、前記接続態様データ保持手段が保持する個々
の接続箇所における接続態様データが、前記接続条件保
持手段が保持する電気的接続条件に適合するか否かを判
定する接続態様判定手段とを備えたことを特徴とする。
に請求項１記載の発明は、複数の回路要素を接続するこ
とにより電子回路を設計する電子回路設計装置におい
て、設計済みの前記電子回路の個々の接続箇所における
各回路要素毎の接続態様データを保持する接続態様デー
タ保持手段と、前記複数の回路要素を相互に接続する場
合に電気的に接続可能な接続条件を保持する接続条件保
持手段と、前記接続態様データ保持手段が保持する個々
の接続箇所における接続態様データが、前記接続条件保
持手段が保持する電気的接続条件に適合するか否かを判
定する接続態様判定手段とを備えたことを特徴とする。
【０００６】また、請求項２記載の発明は、複数の回路
要素を接続することにより電子回路を設計する電子回路
設計装置において、設計済みの前記電子回路の個々の接
続箇所における各回路要素毎の接続態様データを保持す
る接続態様データ保持手段と、前記複数の回路要素を相
互接続する場合に、当該接続が電気的に接続可能である
か否かを定義したルールを保持する接続可否ルール保持
手段と、前記接続態様データ保持手段が保持する個々の
接続箇所における接続態様データが、前記接続可否ルー
ル保持手段が保持する定義ルールに適合するか否かを判
定する接続適否判定手段とを備えたことを特徴とする。
要素を接続することにより電子回路を設計する電子回路
設計装置において、設計済みの前記電子回路の個々の接
続箇所における各回路要素毎の接続態様データを保持す
る接続態様データ保持手段と、前記複数の回路要素を相
互接続する場合に、当該接続が電気的に接続可能である
か否かを定義したルールを保持する接続可否ルール保持
手段と、前記接続態様データ保持手段が保持する個々の
接続箇所における接続態様データが、前記接続可否ルー
ル保持手段が保持する定義ルールに適合するか否かを判
定する接続適否判定手段とを備えたことを特徴とする。
【０００７】請求項１または請求項２記載の発明によれ
ば、個々の接続箇所における接続態様が電気的接続条件
に適合しているか否かを判定することができ、適合して
いない場合にはその箇所の設計変更を行うことにより、
接続箇所が電気的に正しく接続された電子回路を提供す
ることができる。
ば、個々の接続箇所における接続態様が電気的接続条件
に適合しているか否かを判定することができ、適合して
いない場合にはその箇所の設計変更を行うことにより、
接続箇所が電気的に正しく接続された電子回路を提供す
ることができる。
【０００８】さらに、請求項５の発明は、複数の回路要
素を組合わせて設計した電子回路の個々の接続箇所にお
ける各回路要素毎の接続態様データを記録する処理と、
前記複数の回路要素を相互に接続する場合に電気的に接
続可能な接続条件を記録する処理と、前記記録した個々
の接続箇所における接続態様データが、前記記録した電
気的接続条件に適合するか否かを判定する処理とをコン
ピュータに実行させるためのプログラムを記録媒体に記
録したものである。
素を組合わせて設計した電子回路の個々の接続箇所にお
ける各回路要素毎の接続態様データを記録する処理と、
前記複数の回路要素を相互に接続する場合に電気的に接
続可能な接続条件を記録する処理と、前記記録した個々
の接続箇所における接続態様データが、前記記録した電
気的接続条件に適合するか否かを判定する処理とをコン
ピュータに実行させるためのプログラムを記録媒体に記
録したものである。
【０００９】請求項６の発明は、複数の回路要素を組合
わせて設計した電子回路の個々の接続箇所における各回
路要素毎の接続態様データを記録する処理と、前記複数
の回路要素を相互に接続する場合に、当該接続が電気的
に接続可能であるか否かを定義したルールを記録するす
る処理と、前記記録した個々の接続箇所における接続態
様データが、前記記録した接続可否の定義ルールに適合
するか否かを判定する処理とをコンピュータに実行させ
るためのプログラムを記録媒体に記録したものである。
わせて設計した電子回路の個々の接続箇所における各回
路要素毎の接続態様データを記録する処理と、前記複数
の回路要素を相互に接続する場合に、当該接続が電気的
に接続可能であるか否かを定義したルールを記録するす
る処理と、前記記録した個々の接続箇所における接続態
様データが、前記記録した接続可否の定義ルールに適合
するか否かを判定する処理とをコンピュータに実行させ
るためのプログラムを記録媒体に記録したものである。
【００１０】
【発明の実施の形態】以下、本発明を図示の実施形態例
に基づいて説明する。図１は設計の良否の確認対象とな
る電子回路ＥＣの回路図、図２は本実施形態例の電子回
路設計装置ＥＰの概略ブロック図、図３は同電子回路設
計装置ＥＰが備えたメモリ１４の記憶内容を示す図であ
る。
に基づいて説明する。図１は設計の良否の確認対象とな
る電子回路ＥＣの回路図、図２は本実施形態例の電子回
路設計装置ＥＰの概略ブロック図、図３は同電子回路設
計装置ＥＰが備えたメモリ１４の記憶内容を示す図であ
る。
【００１１】（１）設計良否の確認対象の電子回路ＥＣ 図１に示すように、確認対象の電子回路ＥＣはＴＴＬ，
ＣＭＯＳ等のデバイスが混在した第１〜第３のコンポー
ネント（回路要素）１〜３と、これらコンポーネント間
の電気的な接続手段（ネット）４，５を備えて構成され
ている。この電子回路ＥＣは回路設計者が手作業で設計
したものでも、或いはコンピュータを使用して設計した
もののいずれでもよい。
ＣＭＯＳ等のデバイスが混在した第１〜第３のコンポー
ネント（回路要素）１〜３と、これらコンポーネント間
の電気的な接続手段（ネット）４，５を備えて構成され
ている。この電子回路ＥＣは回路設計者が手作業で設計
したものでも、或いはコンピュータを使用して設計した
もののいずれでもよい。
【００１２】図において、第１のコンポーネント１の第
１の出力ピンＯ１（OUT の１番）がネット（ＣＮ０１）
４により第３のコンポーネント３の第１の入力ピン（IN
の１番）Ｉ１に接続されている。同様に、第２のコンポ
ーネント２の第１の出力ピンＯ１（OUT の１番）がネッ
ト（ＣＮ０２）５により第３のコンポーネント３の第２
の入力ピン（INの２番）Ｉ２に接続されている。
１の出力ピンＯ１（OUT の１番）がネット（ＣＮ０１）
４により第３のコンポーネント３の第１の入力ピン（IN
の１番）Ｉ１に接続されている。同様に、第２のコンポ
ーネント２の第１の出力ピンＯ１（OUT の１番）がネッ
ト（ＣＮ０２）５により第３のコンポーネント３の第２
の入力ピン（INの２番）Ｉ２に接続されている。
【００１３】（２）電子回路設計装置ＥＰ 図２に示すように、電子回路設計装置ＥＰは、次に詳し
く説明する接続可否判定手段（接続態様判定手段）１１
ａ等を有するＣＰＵ等を備えてなる制御部１１と、各接
続箇所における接続態様データ等の各種データを入力す
る入力部１２と、制御部１１で演算された結果等を表示
する表示部１３と、次に詳しく説明する各種データおよ
びプログラムを記憶するためのメモリ１４とを備えてい
る。メモリ１４は、フロッピディスク、磁気ディスク、
半導体メモリ、またはその他の記録媒体で構成される。
く説明する接続可否判定手段（接続態様判定手段）１１
ａ等を有するＣＰＵ等を備えてなる制御部１１と、各接
続箇所における接続態様データ等の各種データを入力す
る入力部１２と、制御部１１で演算された結果等を表示
する表示部１３と、次に詳しく説明する各種データおよ
びプログラムを記憶するためのメモリ１４とを備えてい
る。メモリ１４は、フロッピディスク、磁気ディスク、
半導体メモリ、またはその他の記録媒体で構成される。
【００１４】（３）メモリ１４の内容 図３（Ａ）は予め設計した電子回路ＥＣに関するネット
データ（接続態様を示すデータ）ＮＤであり、入力部１
２から入力される。このネットデータＮＤは、それぞれ
のネットを識別するためのネット名（ＣＮ０１，ＣＮ０
２等）と次に説明する接続オブジェクトとを含んでい
る。該接続オブジェクトとしては、第１〜第３のコンポ
ーネントを示す番号（１，２〜）と、コンポーネントの
実体を定義するデバイスの名称（Ａ，Ｂ，Ｃ等）と、コ
ンポーネントの接続されるポイントを示すピン番号
（１，２〜等）がある。
データ（接続態様を示すデータ）ＮＤであり、入力部１
２から入力される。このネットデータＮＤは、それぞれ
のネットを識別するためのネット名（ＣＮ０１，ＣＮ０
２等）と次に説明する接続オブジェクトとを含んでい
る。該接続オブジェクトとしては、第１〜第３のコンポ
ーネントを示す番号（１，２〜）と、コンポーネントの
実体を定義するデバイスの名称（Ａ，Ｂ，Ｃ等）と、コ
ンポーネントの接続されるポイントを示すピン番号
（１，２〜等）がある。
【００１５】図３（Ｂ）は個々の例えば半導体集積回路
部品毎に定義されるデバイスデータＤＤであり、少なく
ともデバイステクノロジー種別（例えば、ＴＴＬ）とピ
ンデータ（ピン番号，ピン信号名，出力ピン／入力ピン
等のピン種別）を含んでいる。このデバイスデータＤＤ
は、各デバイスＡ，Ｂ，Ｃについてそれぞれ用意されて
いる。
部品毎に定義されるデバイスデータＤＤであり、少なく
ともデバイステクノロジー種別（例えば、ＴＴＬ）とピ
ンデータ（ピン番号，ピン信号名，出力ピン／入力ピン
等のピン種別）を含んでいる。このデバイスデータＤＤ
は、各デバイスＡ，Ｂ，Ｃについてそれぞれ用意されて
いる。
【００１６】図３（Ｃ）はデバイステクノロジー相互間
の接続可否を電気的なデータにより設定した接続ルール
データＲＤであり、例えば次のような内容を記述したデ
ータを含んでいる。 ＴＴＬ−ＯＵＴ＝＝ＴＴＬ−ＩＮ →「ＴＴＬデバイスの出力ピンはＴＴＬデバイスの入力
ピンと直接接続可能である」 ＴＴＬ−ＯＵＴ！＝ＣＭＯＳ−ＩＮ →「ＴＴＬデバイスの出力ピンはＣＭＯＳデバイスの入
力ピンと直接接続不可能である」
の接続可否を電気的なデータにより設定した接続ルール
データＲＤであり、例えば次のような内容を記述したデ
ータを含んでいる。 ＴＴＬ−ＯＵＴ＝＝ＴＴＬ−ＩＮ →「ＴＴＬデバイスの出力ピンはＴＴＬデバイスの入力
ピンと直接接続可能である」 ＴＴＬ−ＯＵＴ！＝ＣＭＯＳ−ＩＮ →「ＴＴＬデバイスの出力ピンはＣＭＯＳデバイスの入
力ピンと直接接続不可能である」
【００１７】そして、前述の接続可否判定手段１１ａ
（図２参照）は、設計良否の確認対象の電子回路のネッ
トデータＮＤについて、デバイスデータＤＤと接続ルー
ルデータＲＤを用いて当該デバイス相互間における接続
の可否・良否を判定する機能を有する。
（図２参照）は、設計良否の確認対象の電子回路のネッ
トデータＮＤについて、デバイスデータＤＤと接続ルー
ルデータＲＤを用いて当該デバイス相互間における接続
の可否・良否を判定する機能を有する。
【００１８】（４）次に本実施形態例の動作を、図４に
示す動作フローチャートに基づいて説明する。この場合
の設計良否の確認対象の電子回路は図１に示した電子回
路ＥＣである。従って、オペレータは該電子回路ＥＣに
関するネットデータＮＤ（図３参照）を入力部１２から
入力し、メモリ１４にネットデータＮＤとして予め記憶
させておく。
示す動作フローチャートに基づいて説明する。この場合
の設計良否の確認対象の電子回路は図１に示した電子回
路ＥＣである。従って、オペレータは該電子回路ＥＣに
関するネットデータＮＤ（図３参照）を入力部１２から
入力し、メモリ１４にネットデータＮＤとして予め記憶
させておく。
【００１９】図４に示すように、先ず、制御部１１（図
２参照）は、メモリ１４から設計確認対象の電子回路Ｅ
ＣのネットデータＮＤを参照し、例えば先ずＣＮ０１ネ
ット４のデータを取り出す（ステップＳ１）。ここに、
ＣＮ０１ネット４のデータは、コンポーネント番号
「１」に関するデバイス名が「Ａ」であり、ピン番号が
「１」である。また、コンポーネント番号「３」に関す
るデバイス名が「Ｃ」であり、ピン番号が「１」であ
る。
２参照）は、メモリ１４から設計確認対象の電子回路Ｅ
ＣのネットデータＮＤを参照し、例えば先ずＣＮ０１ネ
ット４のデータを取り出す（ステップＳ１）。ここに、
ＣＮ０１ネット４のデータは、コンポーネント番号
「１」に関するデバイス名が「Ａ」であり、ピン番号が
「１」である。また、コンポーネント番号「３」に関す
るデバイス名が「Ｃ」であり、ピン番号が「１」であ
る。
【００２０】次に、前述の取り出したＣＮ０１ネット４
の接続オブジェクトのデータ（前記デバイス名Ａ，ピン
番号「１」等）をデバイスデータとして使用し、接続ル
ールデータＲＤのルール（ＴＴＬ−ＯＵＴ＝＝ＴＴＬ−
ＩＮ等のフォーマット）に則って検索が行えるような検
索条件データになるようにフォーマット変換を行う（ス
テップＳ２）。そして、作成した検索条件データについ
て接続ルールデータＲＤから相当する１つのルールを探
し出す（ステップＳ３）。探し出したルールと条件デー
タとを比較し、その判定結果（ＯＫまたはＮＧ）を表示
部１３に出力する（ステップＳ４）。
の接続オブジェクトのデータ（前記デバイス名Ａ，ピン
番号「１」等）をデバイスデータとして使用し、接続ル
ールデータＲＤのルール（ＴＴＬ−ＯＵＴ＝＝ＴＴＬ−
ＩＮ等のフォーマット）に則って検索が行えるような検
索条件データになるようにフォーマット変換を行う（ス
テップＳ２）。そして、作成した検索条件データについ
て接続ルールデータＲＤから相当する１つのルールを探
し出す（ステップＳ３）。探し出したルールと条件デー
タとを比較し、その判定結果（ＯＫまたはＮＧ）を表示
部１３に出力する（ステップＳ４）。
【００２１】制御部１１は、プログラムに基づいて、以
上のステップＳ１〜ステップＳ４の処理を前記ネットデ
ータＮＤに記憶された全てのネットに対して実行する。
そして「否（ＮＧ）」と判定された場合には、その該当
箇所の設計変更を行い、設計変更済みのネットについて
再確認を行い、全てのネットが「適（ＯＫ）」になるま
で繰り返す。このようにすれば、設計良否の確認対象の
電子回路ＥＣの接続箇所について接続の適否・良否を判
定することができ、電気的接続条件の完備した電子回路
を作成することができる。
上のステップＳ１〜ステップＳ４の処理を前記ネットデ
ータＮＤに記憶された全てのネットに対して実行する。
そして「否（ＮＧ）」と判定された場合には、その該当
箇所の設計変更を行い、設計変更済みのネットについて
再確認を行い、全てのネットが「適（ＯＫ）」になるま
で繰り返す。このようにすれば、設計良否の確認対象の
電子回路ＥＣの接続箇所について接続の適否・良否を判
定することができ、電気的接続条件の完備した電子回路
を作成することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、回
路要素間の全ての接続態様データについて自動的に電気
的接続条件の適否・良否を判定しているので、異なるデ
バイステクノロジーの回路要素が混在した電子回路であ
っても電気的接続条件に適合した回路設計を行うことが
できる。
路要素間の全ての接続態様データについて自動的に電気
的接続条件の適否・良否を判定しているので、異なるデ
バイステクノロジーの回路要素が混在した電子回路であ
っても電気的接続条件に適合した回路設計を行うことが
できる。
【図１】本発明の実施形態例の電子回路設計装置に適用
する設計良否の確認対象の電子回路の回路図である。
する設計良否の確認対象の電子回路の回路図である。
【図２】同電子回路設計装置の概略ブロック図である。
【図３】同電子回路設計装置を構成するメモリの記憶内
容であり、（Ａ）はネットデータ、（Ｂ）はデバイスデ
ータ、（Ｃ）は接続ルールデータ、である。
容であり、（Ａ）はネットデータ、（Ｂ）はデバイスデ
ータ、（Ｃ）は接続ルールデータ、である。
【図４】同電子回路設計装置の動作を示すフローチャー
トである。
トである。
ＥＣ 設計良否の確認対象の電子回路 ＥＰ 電子回路設計装置 ＮＤ ネットデータ ＤＤ デバイスデータ ＲＤ 接続ルールデータ １〜３ コンポーネント（回路要素） ４，５ ネット １１ 制御部 １１ａ 接続可否判定手段（接続態様判定手段） １２ 入力部 １３ 表示部 １４ メモリ（接続態様データ保持手段、接続条件保持
手段、記録媒体）
手段、記録媒体）
Claims (6)
- 【請求項１】 複数の回路要素を接続することにより電
子回路を設計する電子回路設計装置において、 設計済みの前記電子回路の個々の接続箇所における各回
路要素毎の接続態様データを保持する接続態様データ保
持手段と、 前記複数の回路要素を相互に接続する場合に電気的に接
続可能な接続条件を保持する接続条件保持手段と、 前記接続態様データ保持手段が保持する個々の接続箇所
における接続態様データが、前記接続条件保持手段が保
持する電気的接続条件に適合するか否かを判定する接続
態様判定手段とを備えたことを特徴とする電子回路設計
装置。 - 【請求項２】 複数の回路要素を接続することにより電
子回路を設計する電子回路設計装置において、 設計済みの前記電子回路の個々の接続箇所における各回
路要素毎の接続態様データを保持する接続態様データ保
持手段と、 前記複数の回路要素を相互接続する場合に、当該接続が
電気的に接続可能であるか否かを定義したルールを保持
する接続可否ルール保持手段と、 前記接続態様データ保持手段が保持する個々の接続箇所
における接続態様データが、前記接続可否ルール保持手
段が保持する定義ルールに適合するか否かを判定する接
続適否判定手段とを備えたことを特徴とする電子回路設
計装置。 - 【請求項３】 前記接続態様判定手段または前記接続適
否判定手段が判定した結果を表示する表示手段を備えた
ことを特徴とする請求項１または請求項２のいずれかに
記載の電子回路設計装置。 - 【請求項４】 前記複数の回路要素は、半導体集積回路
を含むことを特徴とする請求項１乃至請求項３のいずれ
かに記載の電子回路設計装置。 - 【請求項５】 複数の回路要素を組合わせて設計した電
子回路の個々の接続箇所における各回路要素毎の接続態
様データを記録する処理と、 前記複数の回路要素を相互に接続する場合に電気的に接
続可能な接続条件を記録する処理と、 前記記録した個々の接続箇所における接続態様データ
が、前記記録した電気的接続条件に適合するか否かを判
定する処理とをコンピュータに実行させるためのプログ
ラムを記録した記録媒体。 - 【請求項６】 複数の回路要素を組合わせて設計した電
子回路の個々の接続箇所における各回路要素毎の接続態
様データを記録する処理と、 前記複数の回路要素を相互に接続する場合に、当該接続
が電気的に接続可能であるか否かを定義したルールを記
録する処理と、 前記記録した個々の接続箇所における接続態様データ
が、前記記録した接続可否の定義ルールに適合するか否
かを判定する処理とをコンピュータに実行させるための
プログラムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195074A JPH1125153A (ja) | 1997-07-04 | 1997-07-04 | 電子回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195074A JPH1125153A (ja) | 1997-07-04 | 1997-07-04 | 電子回路設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125153A true JPH1125153A (ja) | 1999-01-29 |
Family
ID=16335128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195074A Pending JPH1125153A (ja) | 1997-07-04 | 1997-07-04 | 電子回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1125153A (ja) |
-
1997
- 1997-07-04 JP JP9195074A patent/JPH1125153A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0618635A (ja) | モデルのパターンマッチングに基づくプリント回路基板のための機能テストの生成方法 | |
| US8347256B2 (en) | System and method of assisting circuit design | |
| JP2000123061A (ja) | 集積回路装置の設計用データベース及び集積回路装置の設計方法 | |
| JPH0743742B2 (ja) | 自動配線方法 | |
| JP2001175702A (ja) | 回路設計方法 | |
| JP2006085576A (ja) | 半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラムおよび半導体集積回路のレイアウトシステム | |
| JP2007094506A (ja) | 回路検証システムと方法、及びプログラム | |
| JPH1125153A (ja) | 電子回路設計装置 | |
| US6854102B1 (en) | System and method of acquiring delay, setup and hold values for integrated circuit cells | |
| JP2000195960A (ja) | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 | |
| JP3219066B2 (ja) | アナログ部品削除情報付与システム | |
| JP2633539B2 (ja) | 論理集積回路のテストデータ作成方式 | |
| JP3196985B2 (ja) | データパス表示装置 | |
| US20030229872A1 (en) | Simulation result verification method and simulation result verification device | |
| JP2007272649A (ja) | プリント基板パターン設計装置およびプログラム | |
| JP2790090B2 (ja) | 半導体集積回路の自動レイアウト方法 | |
| JP2822677B2 (ja) | 電子回路設計装置 | |
| JP2000181948A (ja) | 階層図面設計装置 | |
| JP4008643B2 (ja) | プリント配線板設計装置の動作方法 | |
| JP3259397B2 (ja) | テスタとデバイスボードの結線方法 | |
| JPH05242179A (ja) | 回路図エディタシステム | |
| JPH10312305A (ja) | 試験方法 | |
| JPH0561938A (ja) | 論理回路のフアンアウトチエツク方式 | |
| JPH10307860A (ja) | 回路性能解析装置 | |
| JPH1197541A (ja) | 半導体集積回路の設計方法、半導体集積回路の設計システム及びその記録媒体 |