JPH11248784A - 半導体装置の特性測定回路 - Google Patents
半導体装置の特性測定回路Info
- Publication number
- JPH11248784A JPH11248784A JP10096552A JP9655298A JPH11248784A JP H11248784 A JPH11248784 A JP H11248784A JP 10096552 A JP10096552 A JP 10096552A JP 9655298 A JP9655298 A JP 9655298A JP H11248784 A JPH11248784 A JP H11248784A
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- JP
- Japan
- Prior art keywords
- input terminal
- short
- semiconductor device
- circuit
- current
- Prior art date
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】２つ以上の入力端子を有する半導体装置の入力
端子間を短絡した状態にして、特性を測定する場合があ
る。この時実際には入力端子間の短絡に、短絡抵抗が存
在するため、測定電流の増大に伴って測定誤差が発生す
る。また、この測定を自動化するためには、短絡の方法
としてリレーを用いることになるため大電流の測定に対
応できなくなる。 【解決手段】上記のような課題を解決するために、本発
明は、２つの入力端子を理想的な短絡状態にするための
回路であって、２つの入力端子の電位差を検出するアン
プ（電流ブースターも含む）と、その検出された電位差
をなくすようにフィードバックする回路と、を有するこ
とを特徴とする回路である。この回路の場合、回路構成
がケルビン方式の接続になっているので、特性測定の自
動化を遂行するにあたっても問題を生じない。
端子間を短絡した状態にして、特性を測定する場合があ
る。この時実際には入力端子間の短絡に、短絡抵抗が存
在するため、測定電流の増大に伴って測定誤差が発生す
る。また、この測定を自動化するためには、短絡の方法
としてリレーを用いることになるため大電流の測定に対
応できなくなる。 【解決手段】上記のような課題を解決するために、本発
明は、２つの入力端子を理想的な短絡状態にするための
回路であって、２つの入力端子の電位差を検出するアン
プ（電流ブースターも含む）と、その検出された電位差
をなくすようにフィードバックする回路と、を有するこ
とを特徴とする回路である。この回路の場合、回路構成
がケルビン方式の接続になっているので、特性測定の自
動化を遂行するにあたっても問題を生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の入力端子を
有する半導体装置の入力端子を短絡した状態における、
特性測定方法の改良に関する。
有する半導体装置の入力端子を短絡した状態における、
特性測定方法の改良に関する。
【０００２】
【従来の技術】説明を簡単にするため、２つの入力端子
を有する半導体装置の場合について、解説する。２つの
入力端子を有する半導体装置を実際回路に採用する場
合、入力端子を短絡した状態で使用されるばあいがあ
る。そのため半導体装置の製造工程において、２つの入
力を短絡した状態での特性測定が必要になる。
を有する半導体装置の場合について、解説する。２つの
入力端子を有する半導体装置を実際回路に採用する場
合、入力端子を短絡した状態で使用されるばあいがあ
る。そのため半導体装置の製造工程において、２つの入
力を短絡した状態での特性測定が必要になる。
【０００３】図１はこの特性測定の、具体例であり、入
力端子１と入力端子２間を短絡し、入力端子１と出力端
子３間に電流源１１を接続し、入力端子１から出力端子
３の方向に電流を流す。その状態において短絡された入
力端子と出力端子３間の電圧を電圧計１２で測定するも
のである。
力端子１と入力端子２間を短絡し、入力端子１と出力端
子３間に電流源１１を接続し、入力端子１から出力端子
３の方向に電流を流す。その状態において短絡された入
力端子と出力端子３間の電圧を電圧計１２で測定するも
のである。
【０００４】
【発明が解決しようとする課題】製造工程における特性
測定は測定効率を上げるため、一個の半導体装置に対し
て一連の種々の特性測定が実行される。したがって、前
述の特性測定以外は短絡を必要としない場合がある。そ
の為、短絡の方法としてリレーの接点を使用して切り離
すことを可能にしている。この場合、リレー接点による
短絡抵抗が影響し、電流の増大に伴って、測定誤差が大
きくなり特性測定の自動化の障害になっていた。本発明
は、前述の問題を解決するためになされたものであり、
電流依存性の測定誤差をなくするために、理想的な短絡
回路を有する半導体装置の特性測定回路を提供すること
を目的とする。
測定は測定効率を上げるため、一個の半導体装置に対し
て一連の種々の特性測定が実行される。したがって、前
述の特性測定以外は短絡を必要としない場合がある。そ
の為、短絡の方法としてリレーの接点を使用して切り離
すことを可能にしている。この場合、リレー接点による
短絡抵抗が影響し、電流の増大に伴って、測定誤差が大
きくなり特性測定の自動化の障害になっていた。本発明
は、前述の問題を解決するためになされたものであり、
電流依存性の測定誤差をなくするために、理想的な短絡
回路を有する半導体装置の特性測定回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】上記のような目的を達成
するために、本発明は、２つの入力端子を理想的な短絡
状態にするための回路であって、２つの入力端子の電位
差を検出するアンプ（電流ブースターも含む）と、その
検出された電位差をなくすようにフィードバックする回
路と、を有することを特徴とする回路である。この回路
の場合、回路構成がケルビン方式の接続になっているの
で、特性測定の自動化を遂行するにあたっても問題を生
じない。
するために、本発明は、２つの入力端子を理想的な短絡
状態にするための回路であって、２つの入力端子の電位
差を検出するアンプ（電流ブースターも含む）と、その
検出された電位差をなくすようにフィードバックする回
路と、を有することを特徴とする回路である。この回路
の場合、回路構成がケルビン方式の接続になっているの
で、特性測定の自動化を遂行するにあたっても問題を生
じない。
【０００６】
【発明実施の形態】以下、本発明の実施形態を図面に基
づき説明する。図２は、本実施形態の半導体装置の特性
測定回路が示されている。入力端子１と出力端子３間に
電流源１１を接続し、入力端子１から出力端子３の方向
に規定電流を流す。電位差検出アンプ２１により、入力
端子１と入力端子２の電位差を検出し、その結果が電流
ブースター２２を経由し入力端子２にフィードバックさ
れる。その結果、半導体装置に流れる電流に関係なく、
入力端子１と入力端子２は同一電位になり、理想的な短
絡状態が保たれる。したがって、入力端子１と入力端子
２を短絡した状態における、短絡された入力端子と出力
端子３間の電圧は、端子２と端子３を電圧計１２で測定
することにより得ることができる。
づき説明する。図２は、本実施形態の半導体装置の特性
測定回路が示されている。入力端子１と出力端子３間に
電流源１１を接続し、入力端子１から出力端子３の方向
に規定電流を流す。電位差検出アンプ２１により、入力
端子１と入力端子２の電位差を検出し、その結果が電流
ブースター２２を経由し入力端子２にフィードバックさ
れる。その結果、半導体装置に流れる電流に関係なく、
入力端子１と入力端子２は同一電位になり、理想的な短
絡状態が保たれる。したがって、入力端子１と入力端子
２を短絡した状態における、短絡された入力端子と出力
端子３間の電圧は、端子２と端子３を電圧計１２で測定
することにより得ることができる。
【０００７】
【発明の効果】本発明によれば、短絡の方法に理想的な
短絡回路が採用されているので、電流依存性誤差の無い
特性測定ができる。また、回路構成がケルビン方式の接
続になっているので、自動化も可能であり半導体装置の
製造工程における特性測定に採用できる。
短絡回路が採用されているので、電流依存性誤差の無い
特性測定ができる。また、回路構成がケルビン方式の接
続になっているので、自動化も可能であり半導体装置の
製造工程における特性測定に採用できる。
【図１】従来の、短絡のリレーを用いた半導体装置の特
性測定回路の説明図である。
性測定回路の説明図である。
【図２】本発明の実施形態の半導体装置の特性測定回路
の説明図である。
の説明図である。
１，２入力端子、３出力端子、１０半導体装置、１１電
流源、１３リレーの接点、２１電位差検出アンプ、２２
電流ブースター。
流源、１３リレーの接点、２１電位差検出アンプ、２２
電流ブースター。
Claims (1)
- 【請求項１】２以上の入力端子を有する半導体装置の入
力端子間を短絡した状態にして、特性を測定する回路に
おいて、基準になる入力端子とそれに短絡されるべき入
力端子に接続され、その間の電位差を検出する為の電位
差検出用アンプ（電流ブースターを含む）と、その検出
された電位差検出用アンプの出力を、短絡されるべき入
力端子間が同一電位になるよう、短絡されるべき入力端
子にフィードバックして、理想的な短絡状態を実現する
回路を有することを特徴とする半導体装置の特性測定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096552A JPH11248784A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置の特性測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096552A JPH11248784A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置の特性測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11248784A true JPH11248784A (ja) | 1999-09-17 |
Family
ID=14168248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10096552A Pending JPH11248784A (ja) | 1998-03-05 | 1998-03-05 | 半導体装置の特性測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11248784A (ja) |
-
1998
- 1998-03-05 JP JP10096552A patent/JPH11248784A/ja active Pending
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