JPH11234258A - 受信クロック再生回路 - Google Patents
受信クロック再生回路Info
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- JPH11234258A JPH11234258A JP10029526A JP2952698A JPH11234258A JP H11234258 A JPH11234258 A JP H11234258A JP 10029526 A JP10029526 A JP 10029526A JP 2952698 A JP2952698 A JP 2952698A JP H11234258 A JPH11234258 A JP H11234258A
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- clock
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Abstract
(57)【要約】
【課題】 受信した調歩同期式シリアル信号のデータ・
ビットの波形歪みに対しても、同期ずれを起こしにくい
受信クロック再生回路の提供。 【解決手段】 調歩同期式シリアル信号ＲＤを入力と
し、該シリアル信号に同期した受信クロック信号ＲＣを
再生する受信クロック再生回路に於いて、前記シリアル
信号のサンプリング用クロックＣＬＫを供給するクロッ
ク供給部１Ｈと、前記シリアル信号ＲＤの変化点を検出
する変化点検出部１１と、前記シリアル信号の終了を検
出するデータ終了検出部１３と、前記クロック供給部１
Ｈと変化点検出部１１とにより前記シリアル信号ＲＤの
スタート・ビットとデータ・ビットとについて変化点検
出のサンプリング期間を変えることにより前記シリアル
信号に同期した受信クロックＲＣを再生する同期制御分
周部１２とを設ける。
ビットの波形歪みに対しても、同期ずれを起こしにくい
受信クロック再生回路の提供。 【解決手段】 調歩同期式シリアル信号ＲＤを入力と
し、該シリアル信号に同期した受信クロック信号ＲＣを
再生する受信クロック再生回路に於いて、前記シリアル
信号のサンプリング用クロックＣＬＫを供給するクロッ
ク供給部１Ｈと、前記シリアル信号ＲＤの変化点を検出
する変化点検出部１１と、前記シリアル信号の終了を検
出するデータ終了検出部１３と、前記クロック供給部１
Ｈと変化点検出部１１とにより前記シリアル信号ＲＤの
スタート・ビットとデータ・ビットとについて変化点検
出のサンプリング期間を変えることにより前記シリアル
信号に同期した受信クロックＲＣを再生する同期制御分
周部１２とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、調歩同期式シリア
ル信号を受信するためのインターフェース回路に関する
ものであり、特に、入力シリアル信号に同期した受信ク
ロックを再生する受信クロック再生回路に関するもので
ある。
ル信号を受信するためのインターフェース回路に関する
ものであり、特に、入力シリアル信号に同期した受信ク
ロックを再生する受信クロック再生回路に関するもので
ある。
【０００２】
【従来の技術】同期式と調歩同期式のシリアル信号を受
信する２種類のインターフェース回路のハードウエア上
での相違点は、シリアル信号に同期した受信クロックを
再生する回路を、内部に有するか否かであり、同期式シ
リアル信号受信用のインターフェース回路は、前記受信
クロック再生回路を有さず、調歩同期式シリアル信号受
信用のインターフェース回路は、シリアル信号の受信時
に、それに同期した受信クロックを再生する回路を内部
に有するものである。
信する２種類のインターフェース回路のハードウエア上
での相違点は、シリアル信号に同期した受信クロックを
再生する回路を、内部に有するか否かであり、同期式シ
リアル信号受信用のインターフェース回路は、前記受信
クロック再生回路を有さず、調歩同期式シリアル信号受
信用のインターフェース回路は、シリアル信号の受信時
に、それに同期した受信クロックを再生する回路を内部
に有するものである。
【０００３】従来の受信クロック再生回路の構成図を図
２に示す。これは、特開平２−３３２３８号公報に示さ
れるものであり、インターフェース回路（ＩＮＦ）２１
を介して入力された調歩同期式の受信シリアル信号ＲＤ
は、変化点検出回路２２に於いて、クロック発生回路２
４から供給される高周波数クロックＣＬＫでサンプリン
グされ、そのサンプリング出力信号ＲＤ’（受信シリア
ル信号）は、汎用ＬＳＩ（同期式シリアル・インターフ
ェース）回路２３の受信データ端子ＲｘＤに入力され
る。
２に示す。これは、特開平２−３３２３８号公報に示さ
れるものであり、インターフェース回路（ＩＮＦ）２１
を介して入力された調歩同期式の受信シリアル信号ＲＤ
は、変化点検出回路２２に於いて、クロック発生回路２
４から供給される高周波数クロックＣＬＫでサンプリン
グされ、そのサンプリング出力信号ＲＤ’（受信シリア
ル信号）は、汎用ＬＳＩ（同期式シリアル・インターフ
ェース）回路２３の受信データ端子ＲｘＤに入力され
る。
【０００４】また、クロック発生回路２４から供給され
る高周波数クロックＣＬＫにより、受信用ｎ分周回路２
６と送信用ｎ分周回路２７とは、それぞれ、受信クロッ
クＲＣと送信クロックＴＣとを生成・出力し、汎用ＬＳ
Ｉ（同期式シリアル・インターフェース）回路２３の受
信クロック端子ＲｘＣと送信クロック端子ＴｘＣとに、
それぞれ入力している。特に、受信用ｎ分周回路２６
は、変化点検出回路２２からの変化点検出信号ＶＤと、
無信号検出回路２５からの入力データ終了信号ＮＤとに
より、調歩同期式の受信シリアル信号ＲＤ’に同期した
受信クロックＲＣを生成・出力している。なお、ＴｘＤ
は送信データ端子である。
る高周波数クロックＣＬＫにより、受信用ｎ分周回路２
６と送信用ｎ分周回路２７とは、それぞれ、受信クロッ
クＲＣと送信クロックＴＣとを生成・出力し、汎用ＬＳ
Ｉ（同期式シリアル・インターフェース）回路２３の受
信クロック端子ＲｘＣと送信クロック端子ＴｘＣとに、
それぞれ入力している。特に、受信用ｎ分周回路２６
は、変化点検出回路２２からの変化点検出信号ＶＤと、
無信号検出回路２５からの入力データ終了信号ＮＤとに
より、調歩同期式の受信シリアル信号ＲＤ’に同期した
受信クロックＲＣを生成・出力している。なお、ＴｘＤ
は送信データ端子である。
【０００５】
【発明が解決しようとする課題】図４は、前記従来回路
の問題点の説明に供する信号波形図である。
の問題点の説明に供する信号波形図である。
【０００６】調歩同期式シリアル信号は、図４Ａに示す
ように、スタートビット以後のデータ・ビットの変化点
位置は等間隔で出現し、調歩同期式の受信シリアル信号
が正常（波形歪みがない）であれば、データ・ビットの
変化点サンプリングにより、図４Ｄに示す受信クロック
ＲＣを再生することができる。
ように、スタートビット以後のデータ・ビットの変化点
位置は等間隔で出現し、調歩同期式の受信シリアル信号
が正常（波形歪みがない）であれば、データ・ビットの
変化点サンプリングにより、図４Ｄに示す受信クロック
ＲＣを再生することができる。
【０００７】しかしながら、前記従来技術では、このデ
ータ・ビットの変化点サンプリングを、図４Ｃのサンプ
リング用クロックＣＬＫにより、全期間一様に行ってい
るため、長距離伝送やノイズ源等の影響により、調歩同
期式の受信シリアル信号ＲＤのデータ・ビットの波形
が、図４Ｂのように歪んだ場合、データ・ビットの変化
点サンプリングにより、図４Ｅに示すような同期ずれが
ある受信クロックＲＣを再生するおそれがある。
ータ・ビットの変化点サンプリングを、図４Ｃのサンプ
リング用クロックＣＬＫにより、全期間一様に行ってい
るため、長距離伝送やノイズ源等の影響により、調歩同
期式の受信シリアル信号ＲＤのデータ・ビットの波形
が、図４Ｂのように歪んだ場合、データ・ビットの変化
点サンプリングにより、図４Ｅに示すような同期ずれが
ある受信クロックＲＣを再生するおそれがある。
【０００８】この点について、以下に、更に詳細に説明
する。
する。
【０００９】変化点検出回路２２よりのＶＤ信号が入力
されると、受信用ｎ（１６）分周回路２６の出力である
ＲＣ信号は”Ｌｏｗ”レベルとなり、クロック発生回路
２４からのクロックＣＬＫを計数し、８個目のクロック
ＣＬＫの立ち上がりにて、ＲＣ信号は、”Ｈｉｇｈ”レ
ベルとなる。ここで、図４Ｂに示すように、シリアル・
データ信号の波形に歪みが発生すると、この点を変化点
と誤認して間違ったＶＤ信号（図４Ｇ）を発生する。こ
のため、受信クロックＲＣは、図４Ｅに示す波形とな
り、受信シリアル信号ＲＤ’（図４Ｆ）と受信クロック
ＲＣとの位相関係が保証されない。
されると、受信用ｎ（１６）分周回路２６の出力である
ＲＣ信号は”Ｌｏｗ”レベルとなり、クロック発生回路
２４からのクロックＣＬＫを計数し、８個目のクロック
ＣＬＫの立ち上がりにて、ＲＣ信号は、”Ｈｉｇｈ”レ
ベルとなる。ここで、図４Ｂに示すように、シリアル・
データ信号の波形に歪みが発生すると、この点を変化点
と誤認して間違ったＶＤ信号（図４Ｇ）を発生する。こ
のため、受信クロックＲＣは、図４Ｅに示す波形とな
り、受信シリアル信号ＲＤ’（図４Ｆ）と受信クロック
ＲＣとの位相関係が保証されない。
【００１０】本発明は、従来技術に於ける前記問題点を
解決すべくなされたものであり、調歩同期式の受信シリ
アル信号のデータ・ビットの波形歪みに対しても、同期
ずれを起こしにくい受信クロック再生回路を提供するこ
とを目的としているものである。
解決すべくなされたものであり、調歩同期式の受信シリ
アル信号のデータ・ビットの波形歪みに対しても、同期
ずれを起こしにくい受信クロック再生回路を提供するこ
とを目的としているものである。
【００１１】
【課題を解決するための手段】請求項１に係る本発明の
受信クロック再生回路は、調歩同期式シリアル信号を入
力とし、該シリアル信号に同期した受信クロック信号を
再生する受信クロック再生回路に於いて、前記シリアル
信号のサンプリング用クロックを供給するクロック供給
手段と、前記シリアル信号の変化点を検出する変化点検
出手段と、前記シリアル信号の終了を検出するシリアル
信号終了検出手段と、前記クロック供給手段と変化点検
出手段とにより前記シリアル信号のスタート・ビットと
データ・ビットとについて変化点検出のサンプリング期
間を変えることにより前記シリアル信号に同期した受信
クロックを再生する同期制御分周手段とを設けたことを
特徴とするものである。
受信クロック再生回路は、調歩同期式シリアル信号を入
力とし、該シリアル信号に同期した受信クロック信号を
再生する受信クロック再生回路に於いて、前記シリアル
信号のサンプリング用クロックを供給するクロック供給
手段と、前記シリアル信号の変化点を検出する変化点検
出手段と、前記シリアル信号の終了を検出するシリアル
信号終了検出手段と、前記クロック供給手段と変化点検
出手段とにより前記シリアル信号のスタート・ビットと
データ・ビットとについて変化点検出のサンプリング期
間を変えることにより前記シリアル信号に同期した受信
クロックを再生する同期制御分周手段とを設けたことを
特徴とするものである。
【００１２】また、請求項２に係る本発明の受信クロッ
ク再生回路は、前記請求項１に係る受信クロック再生回
路に於いて、前記同期制御分周手段が、前記クロック供
給手段よりのサンプリング用クロックを分周して前記受
信クロックを再生するＮ進計数カウンタと、該カウンタ
よりのカウント出力を入力とし所定カウント値に於いて
のみ出力信号を出力する変化点検出サンプリング期間規
定手段と、該手段よりの出力信号と前記変化点検出手段
よりの変化点検出信号との論理積信号と、前記シリアル
信号終了検出手段よりの終了検出信号とを前記カウンタ
のリセット信号とするカウンタリセット手段とから成る
ことを特徴とするものである。
ク再生回路は、前記請求項１に係る受信クロック再生回
路に於いて、前記同期制御分周手段が、前記クロック供
給手段よりのサンプリング用クロックを分周して前記受
信クロックを再生するＮ進計数カウンタと、該カウンタ
よりのカウント出力を入力とし所定カウント値に於いて
のみ出力信号を出力する変化点検出サンプリング期間規
定手段と、該手段よりの出力信号と前記変化点検出手段
よりの変化点検出信号との論理積信号と、前記シリアル
信号終了検出手段よりの終了検出信号とを前記カウンタ
のリセット信号とするカウンタリセット手段とから成る
ことを特徴とするものである。
【００１３】かかる本発明の受信クロック再生回路によ
れば、調歩同期式の受信シリアル信号のスタート・ビッ
トとデータ・ビットとについて変化点検出のサンプリン
グ期間を変えることにより、データ・ビットの波形歪み
に対しても同期ずれを起こしにくい受信クロックを再生
することができるものである。
れば、調歩同期式の受信シリアル信号のスタート・ビッ
トとデータ・ビットとについて変化点検出のサンプリン
グ期間を変えることにより、データ・ビットの波形歪み
に対しても同期ずれを起こしにくい受信クロックを再生
することができるものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１５】図１は、本発明の一実施形態である受信ク
ロック再生回路の回路構成図である。また、図３は、同
回路の動作説明に供する信号波形図である。
ロック再生回路の回路構成図である。また、図３は、同
回路の動作説明に供する信号波形図である。
【００１６】説明の簡略化のために、調歩同期式の受信
シリアル信号のパラメータ（通信速度、１スタート・ビ
ット、８データ・ビット、ノンパリティ、１ストップ・
ビット）を固定とする。
シリアル信号のパラメータ（通信速度、１スタート・ビ
ット、８データ・ビット、ノンパリティ、１ストップ・
ビット）を固定とする。
【００１７】また、クロック供給部１Ｈは、通信速度
（受信クロックＲＣ）の１６倍の周波数のクロックＣＬ
Ｋ（図３Ｃ）を供給し、各部は、このクロックＣＬＫの
立ち上がりで動作し、特に、断りがない限り、論理は正
論理であるものとする。
（受信クロックＲＣ）の１６倍の周波数のクロックＣＬ
Ｋ（図３Ｃ）を供給し、各部は、このクロックＣＬＫの
立ち上がりで動作し、特に、断りがない限り、論理は正
論理であるものとする。
【００１８】受信シリアル信号ＲＤ（図３Ａ）は変化点
検出部１１に入力される。変化点検出部１１は、シリア
ル信号ＲＤの入力を受けて、サンプリング用クロックＣ
ＬＫに同期した受信シリアル信号ＲＤ’（図３Ｅ）を、
同期式シリアル・インターフェース回路１４の受信デー
タ端子ＲｘＤに出力すると共に、変化点検出信号ＶＤ
（図３Ｆ）を同期制御分周部１２とデータ終了検出部１
３とに出力する。変化点検出部１１は、Ｄフリップフロ
ップ１５、１６と排他的オアゲート１７とにより構成さ
れており、図３Ｃにサンプリング用クロックＣＬＫの波
形を示すように、受信シリアル信号ＲＤの１ビット期間
中に１６回サンプリングを行い、変化点があれば、変化
点検出信号ＶＤを出力する。
検出部１１に入力される。変化点検出部１１は、シリア
ル信号ＲＤの入力を受けて、サンプリング用クロックＣ
ＬＫに同期した受信シリアル信号ＲＤ’（図３Ｅ）を、
同期式シリアル・インターフェース回路１４の受信デー
タ端子ＲｘＤに出力すると共に、変化点検出信号ＶＤ
（図３Ｆ）を同期制御分周部１２とデータ終了検出部１
３とに出力する。変化点検出部１１は、Ｄフリップフロ
ップ１５、１６と排他的オアゲート１７とにより構成さ
れており、図３Ｃにサンプリング用クロックＣＬＫの波
形を示すように、受信シリアル信号ＲＤの１ビット期間
中に１６回サンプリングを行い、変化点があれば、変化
点検出信号ＶＤを出力する。
【００１９】変化点検出信号ＶＤとデータ終了信号ＥＤ
が入力されると、同期制御分周部１２は、サンプリング
用クロックＣＬＫにより、受信クロックＲＣ（図３Ｄ）
を同期式シリアル・インターフェース回路１４の受信ク
ロック端子ＲｘＣとデータ終了検出部１３へ出力する。
が入力されると、同期制御分周部１２は、サンプリング
用クロックＣＬＫにより、受信クロックＲＣ（図３Ｄ）
を同期式シリアル・インターフェース回路１４の受信ク
ロック端子ＲｘＣとデータ終了検出部１３へ出力する。
【００２０】同期制御分周部１２は、１６進計数カウン
タ１Ａと、エンコーダ１９と、オアゲート１８、１Ｇ
と、アンドゲート１Ｅとから構成されている。
タ１Ａと、エンコーダ１９と、オアゲート１８、１Ｇ
と、アンドゲート１Ｅとから構成されている。
【００２１】１６進計数カウンタ１Ａは、フリップフロ
ップが４段直列に接続されたもので、各段の出力Ｆ１，
Ｆ２，Ｆ３，Ｆ４はエンコーダ１９に入力され、また、
４段目の出力Ｆ４を受信クロックＲＣとして出力してい
る（サンプリング用クロックＣＬＫを１６分周してい
る）。エンコーダ１９は、１６進計数カウント１Ａより
のカウント値出力が、０、１、１４又は１５であるとき
のみ、対応する出力線に出力信号を出力し、１６進計数
カウンタ１Ａよりカウント値出力が、２乃至１３である
ときは、何れの出力線にも出力信号を出力しない構成と
なっている。
ップが４段直列に接続されたもので、各段の出力Ｆ１，
Ｆ２，Ｆ３，Ｆ４はエンコーダ１９に入力され、また、
４段目の出力Ｆ４を受信クロックＲＣとして出力してい
る（サンプリング用クロックＣＬＫを１６分周してい
る）。エンコーダ１９は、１６進計数カウント１Ａより
のカウント値出力が、０、１、１４又は１５であるとき
のみ、対応する出力線に出力信号を出力し、１６進計数
カウンタ１Ａよりカウント値出力が、２乃至１３である
ときは、何れの出力線にも出力信号を出力しない構成と
なっている。
【００２２】１６進計数カウンタ１Ａは、サンプリング
用クロックＣＬＫをカウントするので、受信シリアル信
号ＲＤの１ビット期間中のサンプリング位置（全期間で
１６地点）を示しているため、エンコーダ１９よりのカ
ウント値０信号、カウント値１信号、カウント値１４信
号、カウント値１５信号のオア出力と、変化点検出部１
１よりの変化点検出信号ＶＤとのアンド出力を、１６進
計数カウンタ１Ａのリセット端子ＲＳに、オアゲート１
Ｇを介して入力している。すなわち、サンプリング用ク
ロックＣＬＫ（図３Ｃ）により、受信シリアル信号ＲＤ
（図３Ａ）の１データ・ビット期間中に、０番と１番と
１４番と１５番のサンプリング位置（オアゲート１８の
出力：図３Ｇ）でのみ、受信クロックＲＣ（図３Ｄ）を
再生するための同期制御が行われる。
用クロックＣＬＫをカウントするので、受信シリアル信
号ＲＤの１ビット期間中のサンプリング位置（全期間で
１６地点）を示しているため、エンコーダ１９よりのカ
ウント値０信号、カウント値１信号、カウント値１４信
号、カウント値１５信号のオア出力と、変化点検出部１
１よりの変化点検出信号ＶＤとのアンド出力を、１６進
計数カウンタ１Ａのリセット端子ＲＳに、オアゲート１
Ｇを介して入力している。すなわち、サンプリング用ク
ロックＣＬＫ（図３Ｃ）により、受信シリアル信号ＲＤ
（図３Ａ）の１データ・ビット期間中に、０番と１番と
１４番と１５番のサンプリング位置（オアゲート１８の
出力：図３Ｇ）でのみ、受信クロックＲＣ（図３Ｄ）を
再生するための同期制御が行われる。
【００２３】データ終了検出信号ＥＤも、１６進計数カ
ウンタ１Ａのリセット端子ＲＳにオアゲート１Ｇを介し
て入力しているので、スタート・ビット検出時には、１
スタート・ビット期間中に、０番から１５番までの全サ
ンプリング位置で受信クロックＲＣを再生するための同
期制御が行われる。１スタート・ビット期間中は、ＥＤ
信号が”Ｈｉｇｈ”レベルとなっているため、１６進計
数カウンタ１Ａはカウント動作を行わず、エンコーダ１
９よりのカウント０信号が、”Ｈｉｇｈ”となるため、
クロック０番から１５番までの全位置にて、ＶＤ信号が
アンドゲート１Ｅを介して入力可能となっている。
ウンタ１Ａのリセット端子ＲＳにオアゲート１Ｇを介し
て入力しているので、スタート・ビット検出時には、１
スタート・ビット期間中に、０番から１５番までの全サ
ンプリング位置で受信クロックＲＣを再生するための同
期制御が行われる。１スタート・ビット期間中は、ＥＤ
信号が”Ｈｉｇｈ”レベルとなっているため、１６進計
数カウンタ１Ａはカウント動作を行わず、エンコーダ１
９よりのカウント０信号が、”Ｈｉｇｈ”となるため、
クロック０番から１５番までの全位置にて、ＶＤ信号が
アンドゲート１Ｅを介して入力可能となっている。
【００２４】データ終了検出部１３は、変化点検出信号
ＶＤと受信クロックＲＣの入力に基づいて、データ終了
検出信号ＥＤを同期制御分周部１２に出力する。
ＶＤと受信クロックＲＣの入力に基づいて、データ終了
検出信号ＥＤを同期制御分周部１２に出力する。
【００２５】データ終了検出部１３は、１６進計数カウ
ンタ１Ｄと、エンコーダ１Ｃと、オアゲート１Ｂと、ア
ンドゲート１Ｆとから構成されている。
ンタ１Ｄと、エンコーダ１Ｃと、オアゲート１Ｂと、ア
ンドゲート１Ｆとから構成されている。
【００２６】１６進計数カウンタ１Ｄは、４段のフリッ
プフロップから成り、受信クロックＲＣをカウントする
もので、そのカウント値は、受信シリアル信号ＲＤのス
タート・ビットを含めた全受信ビット数を示している。
また、エンコーダ１Ｃは、１６進計数カウンタ１Ｄの各
段フリップフロップの出力Ｆ１，Ｆ２，Ｆ３，Ｆ４を受
けて、１６進計数カウンタ１Ｄよりのカウント値出力
が、１０乃至１５であるときのみ、対応する出力線に出
力信号を出力し、１６進計数カウンタ１Ｄよりのカウン
ト値出力が、０乃至９であるときは、何れの出力線にも
出力信号を出力しない構成となっている。エンコーダ１
Ｃの出力信号はオアゲート１Ｂに入力され、その出力信
号がデータ終了検出信号ＥＤとなっている。
プフロップから成り、受信クロックＲＣをカウントする
もので、そのカウント値は、受信シリアル信号ＲＤのス
タート・ビットを含めた全受信ビット数を示している。
また、エンコーダ１Ｃは、１６進計数カウンタ１Ｄの各
段フリップフロップの出力Ｆ１，Ｆ２，Ｆ３，Ｆ４を受
けて、１６進計数カウンタ１Ｄよりのカウント値出力
が、１０乃至１５であるときのみ、対応する出力線に出
力信号を出力し、１６進計数カウンタ１Ｄよりのカウン
ト値出力が、０乃至９であるときは、何れの出力線にも
出力信号を出力しない構成となっている。エンコーダ１
Ｃの出力信号はオアゲート１Ｂに入力され、その出力信
号がデータ終了検出信号ＥＤとなっている。
【００２７】受信動作の前に、１６進計数カウンタ１Ｄ
は、１０以上のカウント値に初期設定されている。した
がって、オアゲート１Ｂの出力は、”Ｈｉｇｈ”レベル
となっており、最初のＶＤ信号により、１６進計数カウ
ンタ１Ｄはリセットされる。
は、１０以上のカウント値に初期設定されている。した
がって、オアゲート１Ｂの出力は、”Ｈｉｇｈ”レベル
となっており、最初のＶＤ信号により、１６進計数カウ
ンタ１Ｄはリセットされる。
【００２８】前述のように、受信シリアル信号ＲＤの全
ビット数は、１０ビットであるので、スタート・ビット
からストップ・ビットまでの期間は、エンコーダ出力は
出ず、したがって、データ終了検出信号ＥＤは、”Ｌｏ
ｗ”レベルとなっている。受信シリアル信号ＲＤの全ビ
ットを受信した時点で、１６進計数カウンタ１Ｄのカウ
ント値は１０となり、エンコーダ１Ｃよりの出力信号が
出力されるので、ＥＤ信号は、”Ｈｉｇｈ”レベルとな
る。また、データ終了検出信号ＥＤと変化点検出信号Ｖ
Ｄのアンド出力信号を１６進計数カウンタ１Ｄのリセッ
ト端子ＲＳに入力させているので、そのカウント値は、
スタート・ビット検出時にのみ、リセットされる。
ビット数は、１０ビットであるので、スタート・ビット
からストップ・ビットまでの期間は、エンコーダ出力は
出ず、したがって、データ終了検出信号ＥＤは、”Ｌｏ
ｗ”レベルとなっている。受信シリアル信号ＲＤの全ビ
ットを受信した時点で、１６進計数カウンタ１Ｄのカウ
ント値は１０となり、エンコーダ１Ｃよりの出力信号が
出力されるので、ＥＤ信号は、”Ｈｉｇｈ”レベルとな
る。また、データ終了検出信号ＥＤと変化点検出信号Ｖ
Ｄのアンド出力信号を１６進計数カウンタ１Ｄのリセッ
ト端子ＲＳに入力させているので、そのカウント値は、
スタート・ビット検出時にのみ、リセットされる。
【００２９】以下、更に詳細に説明する。
【００３０】前述の通り、受信動作前は、１６進計数カ
ウンタ１Ｄは、１０以上１５以下のカウント値に初期設
定されているものとする。したがって、エンコーダ１Ｃ
の１０出力〜１５出力の何れかが”Ｈｉｇｈ”レベルと
なっているので、オアゲート１Ｂの出力も”Ｈｉｇｈ”
レベルとなっている。最初のスタート・ビット信号によ
りＶＤ信号が発生すると、アンドゲート１Ｆを通じて１
６進計数カウンタ１Ｄのリセット端子ＲＳに入力され、
カウンタ１Ｄはリセットされる。以後、１６進計数カウ
ンタ１Ｄは、受信クロックＲＣを計数する。本実施形態
に於いては、ＲＣ信号は、１６進計数カウンタ１Ａにて
高周波クロックＣＬＫを１６分周して作成される（図３
Ｃ：クロックＣＬＫ、及び図３Ｄ：受信クロックＲＣ参
照）。
ウンタ１Ｄは、１０以上１５以下のカウント値に初期設
定されているものとする。したがって、エンコーダ１Ｃ
の１０出力〜１５出力の何れかが”Ｈｉｇｈ”レベルと
なっているので、オアゲート１Ｂの出力も”Ｈｉｇｈ”
レベルとなっている。最初のスタート・ビット信号によ
りＶＤ信号が発生すると、アンドゲート１Ｆを通じて１
６進計数カウンタ１Ｄのリセット端子ＲＳに入力され、
カウンタ１Ｄはリセットされる。以後、１６進計数カウ
ンタ１Ｄは、受信クロックＲＣを計数する。本実施形態
に於いては、ＲＣ信号は、１６進計数カウンタ１Ａにて
高周波クロックＣＬＫを１６分周して作成される（図３
Ｃ：クロックＣＬＫ、及び図３Ｄ：受信クロックＲＣ参
照）。
【００３１】オアゲート１Ｂの出力は、ＲＣ信号の０か
ら９番目までは、”Ｌｏｗ”レベルである。すなわち、
図３Ａに示すように、本実施形態での受信シリアル信号
構成は、スタート・ビット〜データ・ビット〜ストップ
・ビットの１０ビットとしており、この信号転送中
は、”Ｌｏｗ”レベルであるということである。ストッ
プ・ビット転送後、エンコーダ１Ｃの１０出力が”Ｈｉ
ｇｈ”レベルに立ち上がるため、オアゲート１Ｂは”Ｈ
ｉｇｈ”レベルを出力する。この”Ｈｉｇｈ”レベル時
に、ＶＤ信号が入力されると、アンドゲート１Ｆを通じ
て、１６進計数カウンタ１Ｄはリセットされ、新たに０
よりカウントを再開し、オアゲート１Ｂの出力は”Ｌｏ
ｗ”レベルとなる。
ら９番目までは、”Ｌｏｗ”レベルである。すなわち、
図３Ａに示すように、本実施形態での受信シリアル信号
構成は、スタート・ビット〜データ・ビット〜ストップ
・ビットの１０ビットとしており、この信号転送中
は、”Ｌｏｗ”レベルであるということである。ストッ
プ・ビット転送後、エンコーダ１Ｃの１０出力が”Ｈｉ
ｇｈ”レベルに立ち上がるため、オアゲート１Ｂは”Ｈ
ｉｇｈ”レベルを出力する。この”Ｈｉｇｈ”レベル時
に、ＶＤ信号が入力されると、アンドゲート１Ｆを通じ
て、１６進計数カウンタ１Ｄはリセットされ、新たに０
よりカウントを再開し、オアゲート１Ｂの出力は”Ｌｏ
ｗ”レベルとなる。
【００３２】一方、オアゲート１Ｂの出力が”Ｈｉｇ
ｈ”レベル時にＶＤ信号が来なければ、同期制御分周部
１２の１６進計数カウンタ１ＡのＲＳ端子にオアゲート
１Ｇを介して、この”Ｈｉｇｈ”レベルが入力され続け
るため、カウンタ１Ａはリセット状態を保持し、この出
力（Ｆ４）は、”Ｌｏｗ”レベル状態で維持される。Ｒ
Ｃ信号が、”Ｌｏｗ”レベル状態で止まれば、１６進計
数カウンタ１Ｄも止まり、したがって、オアゲート１Ｂ
の出力も”Ｈｉｇｈ”レベル状態で止まる。この状態
は、新たにＶＤ信号が入力され、１６進計数カウンタ１
Ｄがリセットされるまで続く。ＶＤ信号が入力されれ
ば、１６進計数カウンタ１Ｄはリセットされ、オアゲー
ト１Ｂの出力は、”Ｌｏｗ”レベルとなる。これによ
り、オアゲート１Ｇを介して１６進計数カウンタ１Ａの
リセットも解除され、該カウンタ１Ａは、カウント動作
を再開し、受信クロックＲＣの出力動作が再開される。
ｈ”レベル時にＶＤ信号が来なければ、同期制御分周部
１２の１６進計数カウンタ１ＡのＲＳ端子にオアゲート
１Ｇを介して、この”Ｈｉｇｈ”レベルが入力され続け
るため、カウンタ１Ａはリセット状態を保持し、この出
力（Ｆ４）は、”Ｌｏｗ”レベル状態で維持される。Ｒ
Ｃ信号が、”Ｌｏｗ”レベル状態で止まれば、１６進計
数カウンタ１Ｄも止まり、したがって、オアゲート１Ｂ
の出力も”Ｈｉｇｈ”レベル状態で止まる。この状態
は、新たにＶＤ信号が入力され、１６進計数カウンタ１
Ｄがリセットされるまで続く。ＶＤ信号が入力されれ
ば、１６進計数カウンタ１Ｄはリセットされ、オアゲー
ト１Ｂの出力は、”Ｌｏｗ”レベルとなる。これによ
り、オアゲート１Ｇを介して１６進計数カウンタ１Ａの
リセットも解除され、該カウンタ１Ａは、カウント動作
を再開し、受信クロックＲＣの出力動作が再開される。
【００３３】また、同期制御分周部１２は、ＶＤ信号出
力にてリセットがかかった後、１６進計数カウンタ１Ａ
にてクロックＣＬＫをカウントする。本実施形態では、
エンコーダ１９よりの０、１、１４、１５出力信号がオ
アゲート１８に入力されているため、オアゲート１８の
出力信号波形は、図３Ｇに示す波形となる。このオアゲ
ート１８の出力がアンドゲート１Ｅの一方の入力に入っ
ているため、オアゲート１８の出力が、”Ｌｏｗ”レベ
ル時に、図３Ｂに示す波形歪みによる誤ったＶＤ信号が
変化点検出部１１より出力されても、アンドゲート１Ｅ
の出力（図３Ｈ）には出力されず、したがって、図３Ｄ
のＲＣ信号波形（受信クロック）が、従来技術のよう
に、位相が変わってしまうことはない。すなわち、オア
ゲート１８の出力により、ＶＤ信号にマスクをかける構
成としているため、図３Ｂのように、データ・ビットに
波形歪みを生じ、誤ＶＤ信号が発生しても、それによっ
て、間違った同期制御（１６進計数カウンタ１Ａのリセ
ット）が実行されることが無いものである。
力にてリセットがかかった後、１６進計数カウンタ１Ａ
にてクロックＣＬＫをカウントする。本実施形態では、
エンコーダ１９よりの０、１、１４、１５出力信号がオ
アゲート１８に入力されているため、オアゲート１８の
出力信号波形は、図３Ｇに示す波形となる。このオアゲ
ート１８の出力がアンドゲート１Ｅの一方の入力に入っ
ているため、オアゲート１８の出力が、”Ｌｏｗ”レベ
ル時に、図３Ｂに示す波形歪みによる誤ったＶＤ信号が
変化点検出部１１より出力されても、アンドゲート１Ｅ
の出力（図３Ｈ）には出力されず、したがって、図３Ｄ
のＲＣ信号波形（受信クロック）が、従来技術のよう
に、位相が変わってしまうことはない。すなわち、オア
ゲート１８の出力により、ＶＤ信号にマスクをかける構
成としているため、図３Ｂのように、データ・ビットに
波形歪みを生じ、誤ＶＤ信号が発生しても、それによっ
て、間違った同期制御（１６進計数カウンタ１Ａのリセ
ット）が実行されることが無いものである。
【００３４】なお、後段にある同期式シリアル・インタ
ーフェース回路は、受信シリアル信号の１ビット期間中
の中心位置（８番目のサンプリング位置）付近でサンプ
リングするため、その動作も安定する。
ーフェース回路は、受信シリアル信号の１ビット期間中
の中心位置（８番目のサンプリング位置）付近でサンプ
リングするため、その動作も安定する。
【００３５】
【発明の効果】以上詳細に説明したように、本発明の受
信クロック再生回路によれば、受信した調歩同期式シリ
アル信号に於けるデータ・ビットの波形歪みをデータ変
化点として検出しにくいため、耐ノイズ性を向上させる
ことができるものである。
信クロック再生回路によれば、受信した調歩同期式シリ
アル信号に於けるデータ・ビットの波形歪みをデータ変
化点として検出しにくいため、耐ノイズ性を向上させる
ことができるものである。
【図１】本発明の一実施形態の受信クロック再生回路の
回路構成図である。
回路構成図である。
【図２】従来の受信クロック再生回路の回路構成図であ
る。
る。
【図３】本発明の一実施形態の受信クロック再生回路の
動作説明に供する信号波形図である。
動作説明に供する信号波形図である。
【図４】従来の受信クロック再生回路の動作説明に供す
る信号波形図である。
る信号波形図である。
１１ 変化点検出部 １２ 同期制御分周部 １３ データ終了検出部 １４ 同期式シリアル・インタ
ーフェース回路 １８ オアゲート １９ エンコーダ １Ａ １６進計数カウンタ １Ｅ アンドゲート １Ｇ オアゲート １Ｈ クロック供給部
ーフェース回路 １８ オアゲート １９ エンコーダ １Ａ １６進計数カウンタ １Ｅ アンドゲート １Ｇ オアゲート １Ｈ クロック供給部
Claims (2)
- 【請求項１】 調歩同期式シリアル信号を入力とし、該
シリアル信号に同期した受信クロック信号を再生する受
信クロック再生回路に於いて、 前記シリアル信号のサンプリング用クロックを供給する
クロック供給手段と、 前記シリアル信号の変化点を検出する変化点検出手段
と、 前記シリアル信号の終了を検出するシリアル信号終了検
出手段と、 前記クロック供給手段と変化点検出手段とにより前記シ
リアル信号のスタート・ビットとデータ・ビットとにつ
いて変化点検出のサンプリング期間を変えることにより
前記シリアル信号に同期した受信クロックを再生する同
期制御分周手段と、を設けたことを特徴とする受信クロ
ック再生回路。 - 【請求項２】 前記同期制御分周手段が、 前記クロック供給手段よりのサンプリング用クロックを
分周して前記受信クロックを再生するＮ進計数カウンタ
と、該カウンタよりのカウント出力を入力とし所定カウ
ント値に於いてのみ出力信号を出力する変化点検出サン
プリング期間規定手段と、該手段よりの出力信号と前記
変化点検出手段よりの変化点検出信号との論理積信号
と、前記シリアル信号終了検出手段よりの終了検出信号
とを前記カウンタのリセット信号とするカウンタリセッ
ト手段とから成ることを特徴とする、請求項１に記載の
受信クロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029526A JPH11234258A (ja) | 1998-02-12 | 1998-02-12 | 受信クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029526A JPH11234258A (ja) | 1998-02-12 | 1998-02-12 | 受信クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234258A true JPH11234258A (ja) | 1999-08-27 |
Family
ID=12278562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10029526A Pending JPH11234258A (ja) | 1998-02-12 | 1998-02-12 | 受信クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118789A (ja) * | 2008-11-11 | 2010-05-27 | Canon Inc | シリアル通信システム、送信装置、駆動装置、画像読み取り装置及びシリアル通信方法 |
-
1998
- 1998-02-12 JP JP10029526A patent/JPH11234258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118789A (ja) * | 2008-11-11 | 2010-05-27 | Canon Inc | シリアル通信システム、送信装置、駆動装置、画像読み取り装置及びシリアル通信方法 |
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