JPH11220701A - 走査線変換装置及びフリッカ除去装置 - Google Patents
走査線変換装置及びフリッカ除去装置Info
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- JPH11220701A JPH11220701A JP10310971A JP31097198A JPH11220701A JP H11220701 A JPH11220701 A JP H11220701A JP 10310971 A JP10310971 A JP 10310971A JP 31097198 A JP31097198 A JP 31097198A JP H11220701 A JPH11220701 A JP H11220701A
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- vertical
- screen
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/48—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed
- G11B5/4806—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed specially adapted for disk drive assemblies, e.g. assembly prior to operation, hard or flexible disk drives
- G11B5/484—Integrated arm assemblies, e.g. formed by material deposition or by etching from single piece of metal or by lamination of materials forming a single arm/suspension/head unit
Landscapes
- Supporting Of Heads In Record-Carrier Devices (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 フリッカを視覚的に低減するとともに垂直方
向の解像度の低下を抑え、さらに独自の拡大機能を盛り
込むことによりディスプレイ上の細かい文字等も読むこ
とができる。 【解決手段】 １フレーム単位で入力されるノンインタ
ーレース画像を１フィールド単位のインターレース画像
に変換する際、画面垂直拡大位置情報に基づき、垂直方
向補間手段では垂直方向の画素を補間する。また、上記
画面拡大位置情報発生手段より出力される画面水平拡大
位置情報に基づき、水平方向補間手段では水平方向の画
素を補間する。そして、少なくとも垂直方向補間手段で
は垂直方向の画素が補間された１フレーム単位のノンイ
ンターレース画像より所定のラインを間引くことにより
１フィールド単位のインターレース画像を構成する。
向の解像度の低下を抑え、さらに独自の拡大機能を盛り
込むことによりディスプレイ上の細かい文字等も読むこ
とができる。 【解決手段】 １フレーム単位で入力されるノンインタ
ーレース画像を１フィールド単位のインターレース画像
に変換する際、画面垂直拡大位置情報に基づき、垂直方
向補間手段では垂直方向の画素を補間する。また、上記
画面拡大位置情報発生手段より出力される画面水平拡大
位置情報に基づき、水平方向補間手段では水平方向の画
素を補間する。そして、少なくとも垂直方向補間手段で
は垂直方向の画素が補間された１フレーム単位のノンイ
ンターレース画像より所定のラインを間引くことにより
１フィールド単位のインターレース画像を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、パーソナルコン
ピュータ（以下、パソコンと記す。）等より出力される
ノンインターレース画像を、インターレース画像に変換
しテレビジョン（以下、テレビ、あるいはＴＶと記
す。）等の表示装置に表示する際の走査線変換装置及び
フリッカ除去装置に関するものである。
ピュータ（以下、パソコンと記す。）等より出力される
ノンインターレース画像を、インターレース画像に変換
しテレビジョン（以下、テレビ、あるいはＴＶと記
す。）等の表示装置に表示する際の走査線変換装置及び
フリッカ除去装置に関するものである。
【０００２】
【従来の技術】近年、パソコンの需要が世界各国で急成
長している。しかし、現在普及しつつあるパソコンの多
くは企業、あるいは個人がビジネス用に購入したもので
ある。したがって、今後は家庭への普及が最大の課題と
なってくる。パソコンを家庭内に普及させるためには、
操作の簡単化、低価格化以外に、家族で使用することを
考慮した製品開発が望まれる。最近になり、多くのパソ
コンメーカーより操作性を考慮した一体型パソコンが発
売されている。これら製品群は、パソコン本体、ディス
プレイ、ハードディスク、フロッピーディスク、ＣＤ−
ＲＯＭ等を一体型にまとめることにより機器同士の接続
をユーザが行わなくてもよい構成になっている。また、
各社とも初期インストールソフトウェア（メニュー表
示、操作の説明等のソフトウェア）に工夫をこらしパソ
コンの操作性の向上を図っている。
長している。しかし、現在普及しつつあるパソコンの多
くは企業、あるいは個人がビジネス用に購入したもので
ある。したがって、今後は家庭への普及が最大の課題と
なってくる。パソコンを家庭内に普及させるためには、
操作の簡単化、低価格化以外に、家族で使用することを
考慮した製品開発が望まれる。最近になり、多くのパソ
コンメーカーより操作性を考慮した一体型パソコンが発
売されている。これら製品群は、パソコン本体、ディス
プレイ、ハードディスク、フロッピーディスク、ＣＤ−
ＲＯＭ等を一体型にまとめることにより機器同士の接続
をユーザが行わなくてもよい構成になっている。また、
各社とも初期インストールソフトウェア（メニュー表
示、操作の説明等のソフトウェア）に工夫をこらしパソ
コンの操作性の向上を図っている。
【０００３】しかし、上述の一体型パソコンは個人をタ
ーゲットとしており、家庭（家族）をターゲットとした
ものではない。上記一体型パソコンは従来のパソコンと
同様に１５インチ程度のディスプレイの前でユーザがキ
ーボード、あるいはマウスを操作してＣＤ−ＲＯＭ、あ
るいはゲーム等を楽しむものである。一方、家庭（家
族）をターゲットとした製品開発においては、パソコン
のきめ細やかな画像、あるいは音声を家族全員で視聴す
るために大きなディスプレイ上にパソコン画面を表示す
る必要がある。また、操作に関しても従来のキーボー
ド、およびマウスを使用するのではなく、オーディオビ
ジアル機器（以下、ＡＶ機器と記す。）等の家電製品に
用いられるワイヤレスリモコン等を用いて離れた場所か
らパソコンを操作できる必要がある。
ーゲットとしており、家庭（家族）をターゲットとした
ものではない。上記一体型パソコンは従来のパソコンと
同様に１５インチ程度のディスプレイの前でユーザがキ
ーボード、あるいはマウスを操作してＣＤ−ＲＯＭ、あ
るいはゲーム等を楽しむものである。一方、家庭（家
族）をターゲットとした製品開発においては、パソコン
のきめ細やかな画像、あるいは音声を家族全員で視聴す
るために大きなディスプレイ上にパソコン画面を表示す
る必要がある。また、操作に関しても従来のキーボー
ド、およびマウスを使用するのではなく、オーディオビ
ジアル機器（以下、ＡＶ機器と記す。）等の家電製品に
用いられるワイヤレスリモコン等を用いて離れた場所か
らパソコンを操作できる必要がある。
【０００４】家庭用をターゲットとしたディスプレイモ
ニタの開発に際しては以下のような問題点を有する。一
般に表示用装置としてパソコン用のディスプレイを用い
た場合は、同一サイズのテレビに比べディスプレイの価
格が４倍程度になる。家庭用にパソコンを普及させるに
あたってはこの価格差（価格）が非常に問題になる。一
方、パソコンの出力（表示画像）を従来の家庭用テレビ
画面上に表示する方法がある。その際、パソコンの表示
画面が順次走査（以下、ノンインターレース走査と記
す。）であるのに対して、テレビの表示はインターレー
ス走査であるため、ノンインターレース走査で送られて
きた画像データ（以下、ノンインターレース画像と記
す。）をインターレース走査の画像（以下、インターレ
ース画像と記す。）に変換する必要がある。その場合、
テレビ画面上にフリッカが発生して非常に見苦しい画像
になる。以下、パソコン、およびテレビの画面表示方
法、フリッカの発生要因、および従来のフリッカ除去回
路を組み込んだ走査線変換装置について説明する。
ニタの開発に際しては以下のような問題点を有する。一
般に表示用装置としてパソコン用のディスプレイを用い
た場合は、同一サイズのテレビに比べディスプレイの価
格が４倍程度になる。家庭用にパソコンを普及させるに
あたってはこの価格差（価格）が非常に問題になる。一
方、パソコンの出力（表示画像）を従来の家庭用テレビ
画面上に表示する方法がある。その際、パソコンの表示
画面が順次走査（以下、ノンインターレース走査と記
す。）であるのに対して、テレビの表示はインターレー
ス走査であるため、ノンインターレース走査で送られて
きた画像データ（以下、ノンインターレース画像と記
す。）をインターレース走査の画像（以下、インターレ
ース画像と記す。）に変換する必要がある。その場合、
テレビ画面上にフリッカが発生して非常に見苦しい画像
になる。以下、パソコン、およびテレビの画面表示方
法、フリッカの発生要因、および従来のフリッカ除去回
路を組み込んだ走査線変換装置について説明する。
【０００５】まず始め、パソコンの画面表示方法（画面
表示モード）について簡単に説明する。パソコンの画面
表示モードに関しては複数のモードが存在する。その中
で、よく用いられているＶＧＡ規格について簡単に説明
する。ＶＧＡ規格では、１ラインの有効画像数を６４０
画素とし、１フレームの有効走査線数を４８０ラインと
規定している。また、ディスプレイ上には上記画像をノ
ンインターレースで表示する。なお、フレーム周波数に
関しては明確な規定がない。（およそ６０Ｈｚのフレー
ム周波数で出力される場合が多い。）次に、テレビの画
面表示方法（画面表示モード）について説明する。ＩＴ
Ｕ−Ｒ勧告ＢＴ．６０１（システム５２５）によるとテ
レビ画面の水平方向の有効画素数は７２０画素（１３．
５ＭＨｚサンプリング時）、１フレームの有効走査線数
は４８６ラインとなっている。また、テレビはフィール
ド周波数が５９．９４Ｈｚのインターレース画像として
ディスプレイ上に表示される。従って、パソコンより出
力されるＶＧＡ出力を単純にインターレース画像に変換
しテレビ画面に表示するとフリッカが発生し非常に見苦
しい画像になる。
表示モード）について簡単に説明する。パソコンの画面
表示モードに関しては複数のモードが存在する。その中
で、よく用いられているＶＧＡ規格について簡単に説明
する。ＶＧＡ規格では、１ラインの有効画像数を６４０
画素とし、１フレームの有効走査線数を４８０ラインと
規定している。また、ディスプレイ上には上記画像をノ
ンインターレースで表示する。なお、フレーム周波数に
関しては明確な規定がない。（およそ６０Ｈｚのフレー
ム周波数で出力される場合が多い。）次に、テレビの画
面表示方法（画面表示モード）について説明する。ＩＴ
Ｕ−Ｒ勧告ＢＴ．６０１（システム５２５）によるとテ
レビ画面の水平方向の有効画素数は７２０画素（１３．
５ＭＨｚサンプリング時）、１フレームの有効走査線数
は４８６ラインとなっている。また、テレビはフィール
ド周波数が５９．９４Ｈｚのインターレース画像として
ディスプレイ上に表示される。従って、パソコンより出
力されるＶＧＡ出力を単純にインターレース画像に変換
しテレビ画面に表示するとフリッカが発生し非常に見苦
しい画像になる。
【０００６】次に、図７〜図９を用いてノンインターレ
ース画像をインターレース画像に変換する際に発生する
フリッカの発生プロセスについて簡単に説明する。図７
はノンインターレース画像の空間周波数の特性を示す図
であり、走査線数５２５ライン、フレーム周波数６０Ｈ
ｚの場合を示している。図において、横軸は時間軸方向
の空間周波数を示し、縦軸は垂直方向の空間周波数を示
している。ノンインターレース画像の場合は時間軸方向
には６０Ｈｚの間隔で、また垂直方向には５２５ライン
の間隔で上記ノンインターレース画像の空間周波数上の
特性（以下、周波数スペクトラムと記す。）が繰り返し
現れる。（図７参照）
ース画像をインターレース画像に変換する際に発生する
フリッカの発生プロセスについて簡単に説明する。図７
はノンインターレース画像の空間周波数の特性を示す図
であり、走査線数５２５ライン、フレーム周波数６０Ｈ
ｚの場合を示している。図において、横軸は時間軸方向
の空間周波数を示し、縦軸は垂直方向の空間周波数を示
している。ノンインターレース画像の場合は時間軸方向
には６０Ｈｚの間隔で、また垂直方向には５２５ライン
の間隔で上記ノンインターレース画像の空間周波数上の
特性（以下、周波数スペクトラムと記す。）が繰り返し
現れる。（図７参照）
【０００７】図８はインターレース画像の空間周波数特
性を示す図であり、詳しくは、図７に示す周波数スペク
トラムを有するノンインターレース画像をインターレー
ス画像に変換した際の空間周波数上の特性（周波数スペ
クトラム）を示している。（フィールド周波数６０Ｈ
ｚ、走査線数５２５本のインターレース画像）なお、図
中、横軸は時間軸方向の空間周波数を示し、縦軸は垂直
方向の空間周波数を示す。ノンインターレース画像をイ
ンターレース画像に変換した際に発生するフリッカは、
垂直方向の高域成分が時間軸方向からみた場合垂直方向
の低域成分に折り返してくるため発生する。図中斜線を
施した部分が時間軸方向からみた際の、垂直方向の高域
成分折り返し部分（フリッカ成分）に相当する。
性を示す図であり、詳しくは、図７に示す周波数スペク
トラムを有するノンインターレース画像をインターレー
ス画像に変換した際の空間周波数上の特性（周波数スペ
クトラム）を示している。（フィールド周波数６０Ｈ
ｚ、走査線数５２５本のインターレース画像）なお、図
中、横軸は時間軸方向の空間周波数を示し、縦軸は垂直
方向の空間周波数を示す。ノンインターレース画像をイ
ンターレース画像に変換した際に発生するフリッカは、
垂直方向の高域成分が時間軸方向からみた場合垂直方向
の低域成分に折り返してくるため発生する。図中斜線を
施した部分が時間軸方向からみた際の、垂直方向の高域
成分折り返し部分（フリッカ成分）に相当する。
【０００８】図９はインターレース画像の２次元周波数
特性を示す図である。図中、横軸は水平方向の空間周波
数を示し、縦軸は垂直方向の空間周波数を示す。なお、
図中斜線を施した部分が、２次元周波数上での上記垂直
方向の折り返し成分（フリッカ成分）となる。従って、
垂直方向の高域成分を抑圧することによりフリッカを除
去することができる。
特性を示す図である。図中、横軸は水平方向の空間周波
数を示し、縦軸は垂直方向の空間周波数を示す。なお、
図中斜線を施した部分が、２次元周波数上での上記垂直
方向の折り返し成分（フリッカ成分）となる。従って、
垂直方向の高域成分を抑圧することによりフリッカを除
去することができる。
【０００９】図１０は従来の走査線変換装置のブロック
構成図である。なお、この従来例ではＶＧＡ規格に基づ
く信号をＮＴＳＣ標準画像に変換する場合について説明
する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規
格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信
号の同期信号の入力端子、３ａ〜３ｃは入力されたアナ
ログ映像信号をディジタル映像信号に変換するアナログ
／ディジタル変換回路（以下、Ａ／Ｄ変換回路、あるい
はＡ／Ｄと記す。）、４は入力端子２より入力されるＶ
ＧＡ信号の同期信号より垂直同期信号、および水平同期
信号を検出する第１の同期検出回路、５は第１の同期検
出回路４より出力される同期信号を基準にしてクロック
を発生する第１のＰＬＬ回路、６ａ〜６ｃは入力された
ディジタル映像信号の垂直方向の低域成分を抽出する第
１の垂直低域通過フィルタ（以下、第１のＶＬＰＦと記
す。）、７ａ〜７ｃは第１のＶＬＰＦ６ａ〜６ｃより出
力されるディジタル映像信号を記憶するフレームメモリ
である。
構成図である。なお、この従来例ではＶＧＡ規格に基づ
く信号をＮＴＳＣ標準画像に変換する場合について説明
する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規
格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信
号の同期信号の入力端子、３ａ〜３ｃは入力されたアナ
ログ映像信号をディジタル映像信号に変換するアナログ
／ディジタル変換回路（以下、Ａ／Ｄ変換回路、あるい
はＡ／Ｄと記す。）、４は入力端子２より入力されるＶ
ＧＡ信号の同期信号より垂直同期信号、および水平同期
信号を検出する第１の同期検出回路、５は第１の同期検
出回路４より出力される同期信号を基準にしてクロック
を発生する第１のＰＬＬ回路、６ａ〜６ｃは入力された
ディジタル映像信号の垂直方向の低域成分を抽出する第
１の垂直低域通過フィルタ（以下、第１のＶＬＰＦと記
す。）、７ａ〜７ｃは第１のＶＬＰＦ６ａ〜６ｃより出
力されるディジタル映像信号を記憶するフレームメモリ
である。
【００１０】８は上記第１のＶＬＰＦ６ａ〜６ｃ中のラ
インメモリ２３ａ，２３ｂ、および上記フレームメモリ
７ａ〜７ｃへのディジタル映像信号の書き込み、および
読み出し制御信号を発生する第１のメモリ制御回路、９
ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるデ
ィジタル映像信号をアナログ映像信号に変換するディジ
タル／アナログ変換回路（以下、Ｄ／Ａ変換回路、ある
いはＤ／Ａと記す。）、１０は入力されたＲ、Ｇ、Ｂ信
号を、輝度信号（以下、Ｙ信号と記す。）、および２つ
の色差信号（以下、Ｒ−Ｙ信号、およびＢ−Ｙ信号と記
す。）に変換するマトリクス回路、１１は第２の同期検
出回路１２より出力される同期信号を基準にしてクロッ
クを発生する第２のＰＬＬ回路、１２は入力端子１６よ
り入力されるＴＶ側の同期信号より垂直同期信号、水平
同期信号等を検出する第２の同期検出回路である。
インメモリ２３ａ，２３ｂ、および上記フレームメモリ
７ａ〜７ｃへのディジタル映像信号の書き込み、および
読み出し制御信号を発生する第１のメモリ制御回路、９
ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるデ
ィジタル映像信号をアナログ映像信号に変換するディジ
タル／アナログ変換回路（以下、Ｄ／Ａ変換回路、ある
いはＤ／Ａと記す。）、１０は入力されたＲ、Ｇ、Ｂ信
号を、輝度信号（以下、Ｙ信号と記す。）、および２つ
の色差信号（以下、Ｒ−Ｙ信号、およびＢ−Ｙ信号と記
す。）に変換するマトリクス回路、１１は第２の同期検
出回路１２より出力される同期信号を基準にしてクロッ
クを発生する第２のＰＬＬ回路、１２は入力端子１６よ
り入力されるＴＶ側の同期信号より垂直同期信号、水平
同期信号等を検出する第２の同期検出回路である。
【００１１】１３は、マトリクス回路１０より出力され
るＹ信号に垂直同期信号、および水平同期信号を付加す
る同期付加回路、１４はマトリクス回路１０より出力さ
れる２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）
を変調色信号（以下、Ｃ信号と記す。）に変換するクロ
マエンコーダ回路、１５ａおよび１５ｂはＹ信号および
Ｃ信号の出力端子、１６はＴＶ側の同期信号の入力端子
である。
るＹ信号に垂直同期信号、および水平同期信号を付加す
る同期付加回路、１４はマトリクス回路１０より出力さ
れる２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）
を変調色信号（以下、Ｃ信号と記す。）に変換するクロ
マエンコーダ回路、１５ａおよび１５ｂはＹ信号および
Ｃ信号の出力端子、１６はＴＶ側の同期信号の入力端子
である。
【００１２】図１１は例えば特開平７−９５４９０号公
報に示された従来の第１のＶＬＰＦのブロック構成図で
ある。図において、２０はディジタル映像信号の入力端
子、２１は第１のメモリ制御回路８より出力されるメモ
リ制御信号の入力端子、２２はディジタル映像信号の出
力端子、２３ａ，２３ｂは入力されたディジタル映像信
号を１ライン遅延するラインメモリ、２４ａ，２４ｂは
入力されたディジタル映像信号に０．２５を乗算する乗
算回路、２５は入力されたディジタル映像信号に０．５
を乗算する乗算回路、２６は加算回路である。図１２は
図１１に示す第１のＶＬＰＦの周波数特性を示す図であ
る。図において、横軸は垂直方向の空間周波数を、縦軸
には振幅特性を示す。
報に示された従来の第１のＶＬＰＦのブロック構成図で
ある。図において、２０はディジタル映像信号の入力端
子、２１は第１のメモリ制御回路８より出力されるメモ
リ制御信号の入力端子、２２はディジタル映像信号の出
力端子、２３ａ，２３ｂは入力されたディジタル映像信
号を１ライン遅延するラインメモリ、２４ａ，２４ｂは
入力されたディジタル映像信号に０．２５を乗算する乗
算回路、２５は入力されたディジタル映像信号に０．５
を乗算する乗算回路、２６は加算回路である。図１２は
図１１に示す第１のＶＬＰＦの周波数特性を示す図であ
る。図において、横軸は垂直方向の空間周波数を、縦軸
には振幅特性を示す。
【００１３】以下、図１０〜図１２を用いて従来の走査
線変換装置の動作を説明する。なお、本従来例ではＶＧ
Ａ規格に基づき入力されたノンインターレース画像をイ
ンターレース画像に変換し出力する場合について説明す
る。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、お
よびＢ信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル映
像信号に変換される。一方、入力端子２を介して入力さ
れたＶＧＡ信号の同期信号は第１の同期検出回路４で垂
直同期信号、および水平同期信号が分離される。第１の
同期検出回路４で分離された水平同期信号は第１のＰＬ
Ｌ回路５に入力される。第１のＰＬＬ回路５では上記入
力された水平同期信号を基準にしてＶＧＡ側の基準クロ
ックを発生する。第１のＰＬＬ回路５で発生した上記ク
ロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第１のメモ
リ制御回路８へ入力される。なお、第１の同期検出回路
４で検出された垂直同期信号、および水平同期信号は第
１のメモリ制御回路８へも入力される。
線変換装置の動作を説明する。なお、本従来例ではＶＧ
Ａ規格に基づき入力されたノンインターレース画像をイ
ンターレース画像に変換し出力する場合について説明す
る。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、お
よびＢ信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル映
像信号に変換される。一方、入力端子２を介して入力さ
れたＶＧＡ信号の同期信号は第１の同期検出回路４で垂
直同期信号、および水平同期信号が分離される。第１の
同期検出回路４で分離された水平同期信号は第１のＰＬ
Ｌ回路５に入力される。第１のＰＬＬ回路５では上記入
力された水平同期信号を基準にしてＶＧＡ側の基準クロ
ックを発生する。第１のＰＬＬ回路５で発生した上記ク
ロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第１のメモ
リ制御回路８へ入力される。なお、第１の同期検出回路
４で検出された垂直同期信号、および水平同期信号は第
１のメモリ制御回路８へも入力される。
【００１４】第１のメモリ制御回路８では第１の同期検
出回路４より出力されるＶＧＡ信号の水平同期信号を用
いて第１のＶＬＰＦ６中のラインメモリ２３ａ，２３ｂ
へのディジタル映像信号の書き込みおよび読み出し制御
信号を発生する。例えば、上記ラインメモリ２３ａ，２
３ｂにＦＩＦＯ（ファーストインファーストアウト）メ
モリを使用した場合は、第１のメモリ制御回路８からは
書き込みおよび読み出し時のラインアドレスリセット信
号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信
号）、ならびに書き込みおよび読み出しクロック信号が
出力される。また、第１のメモリ制御回路８では第１の
同期検出回路４より出力される垂直同期信号、および水
平同期信号を用いてフレームメモリ７ａ〜７ｃへのディ
ジタル映像信号の書き込み制御信号も発生する。なお、
フレームメモリ７ａ〜７ｃの具体的な制御方式に関して
は後述する。また、本従来例では第１のＶＬＰＦ６中の
ラインメモリ２３ａ，２３ｂに上記ＦＩＦＯメモリを用
いるものとする。
出回路４より出力されるＶＧＡ信号の水平同期信号を用
いて第１のＶＬＰＦ６中のラインメモリ２３ａ，２３ｂ
へのディジタル映像信号の書き込みおよび読み出し制御
信号を発生する。例えば、上記ラインメモリ２３ａ，２
３ｂにＦＩＦＯ（ファーストインファーストアウト）メ
モリを使用した場合は、第１のメモリ制御回路８からは
書き込みおよび読み出し時のラインアドレスリセット信
号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信
号）、ならびに書き込みおよび読み出しクロック信号が
出力される。また、第１のメモリ制御回路８では第１の
同期検出回路４より出力される垂直同期信号、および水
平同期信号を用いてフレームメモリ７ａ〜７ｃへのディ
ジタル映像信号の書き込み制御信号も発生する。なお、
フレームメモリ７ａ〜７ｃの具体的な制御方式に関して
は後述する。また、本従来例では第１のＶＬＰＦ６中の
ラインメモリ２３ａ，２３ｂに上記ＦＩＦＯメモリを用
いるものとする。
【００１５】Ａ／Ｄ変換回路３ａ〜３ｃでディジタル映
像信号に変換されたＲ、Ｇ、およびＢ信号は第１のＶＬ
ＰＦ６ａ〜６ｃへ入力される。以下、図１１を用いて第
１のＶＬＰＦ６の動作を説明する。入力端子２０を介し
て入力されたディジタル映像信号は乗算回路２４ａ、お
よびラインメモリ２３ａに入力される。ラインメモリ２
３ａでは入力されたディジタル映像信号を１ライン遅延
し出力する。ラインメモリ２３ａより出力されたディジ
タル映像信号は乗算回路２５、およびラインメモリ２３
ｂへ入力される。ラインメモリ２３ｂでは，ラインメモ
リ２３ａと同様に入力されたディジタル映像信号を１ラ
イン遅延して出力する。ラインメモリ２３ｂの出力は乗
算回路２４ｂに入力される。
像信号に変換されたＲ、Ｇ、およびＢ信号は第１のＶＬ
ＰＦ６ａ〜６ｃへ入力される。以下、図１１を用いて第
１のＶＬＰＦ６の動作を説明する。入力端子２０を介し
て入力されたディジタル映像信号は乗算回路２４ａ、お
よびラインメモリ２３ａに入力される。ラインメモリ２
３ａでは入力されたディジタル映像信号を１ライン遅延
し出力する。ラインメモリ２３ａより出力されたディジ
タル映像信号は乗算回路２５、およびラインメモリ２３
ｂへ入力される。ラインメモリ２３ｂでは，ラインメモ
リ２３ａと同様に入力されたディジタル映像信号を１ラ
イン遅延して出力する。ラインメモリ２３ｂの出力は乗
算回路２４ｂに入力される。
【００１６】乗算回路２４ａ，２４ｂに入力されたディ
ジタル映像信号は０．２５が乗算され出力される。（具
体的には、データが２ビットシフトされ出力される。）
また、乗算回路２５へ入力されたディジタル映像信号は
０．５が乗算され出力される。（具体的には、データが
１ビットシフトされ出力される。）乗算回路２４ａ，２
４ｂ、および乗算回路２５の出力は加算回路２６で加算
され、垂直方向の高域成分が除去され出力端子２２を介
してフレームメモリ７へ出力される。なお、図１２に上
記第１のＶＬＰＦ６の周波数特性を示した。また、ライ
ンメモリ２３ａ，２３ｂは、入力端子２１を介して第１
のメモリ制御回路８より出力される上記データ書き込み
制御信号、およびデータ読み出し制御信号に基づき上記
ディジタル映像信号のメモリ内への書き込み、および読
み出し制御を行う。
ジタル映像信号は０．２５が乗算され出力される。（具
体的には、データが２ビットシフトされ出力される。）
また、乗算回路２５へ入力されたディジタル映像信号は
０．５が乗算され出力される。（具体的には、データが
１ビットシフトされ出力される。）乗算回路２４ａ，２
４ｂ、および乗算回路２５の出力は加算回路２６で加算
され、垂直方向の高域成分が除去され出力端子２２を介
してフレームメモリ７へ出力される。なお、図１２に上
記第１のＶＬＰＦ６の周波数特性を示した。また、ライ
ンメモリ２３ａ，２３ｂは、入力端子２１を介して第１
のメモリ制御回路８より出力される上記データ書き込み
制御信号、およびデータ読み出し制御信号に基づき上記
ディジタル映像信号のメモリ内への書き込み、および読
み出し制御を行う。
【００１７】第１のＶＬＰＦ６ａ〜６ｃで垂直高域成分
が除去されたディジタル映像信号はフレームメモリ７ａ
〜７ｃへ入力される。以下、フレームメモリ７への上記
ディジタル映像信号の書き込み動作について説明する。
第１のメモリ制御回路８では６０Ｈｚのフレーム周波数
で入力されるノンインターレースのディジタル映像信号
をフィールド周波数６０Ｈｚのインターレースのディジ
タル映像信号に変換するための制御信号をフレームメモ
リ７へ出力する。具体的には、フレームメモリ７への書
き込み時にフレーム構造で入力されるディジタル映像信
号をフィールド構造に変換し書き込む。
が除去されたディジタル映像信号はフレームメモリ７ａ
〜７ｃへ入力される。以下、フレームメモリ７への上記
ディジタル映像信号の書き込み動作について説明する。
第１のメモリ制御回路８では６０Ｈｚのフレーム周波数
で入力されるノンインターレースのディジタル映像信号
をフィールド周波数６０Ｈｚのインターレースのディジ
タル映像信号に変換するための制御信号をフレームメモ
リ７へ出力する。具体的には、フレームメモリ７への書
き込み時にフレーム構造で入力されるディジタル映像信
号をフィールド構造に変換し書き込む。
【００１８】以下、第１のメモリ制御回路８より出力さ
れるフレームメモリ７へのデータ書き込み制御信号の発
生方法について説明する。まず始め、第１の同期検出回
路４より垂直同期信号が入力されると第１のメモリ制御
回路８では次にフレームメモリ７に書き込むディジタル
映像信号のフィールドを設定する。そして、前記フィー
ルド設定結果が第１フィールドの場合は奇数ラインのみ
をフレームメモリ７へ書き込むための制御信号を発生
し、第２フィールドの場合は偶数ラインのみをフレーム
メモリ７へ書き込むための制御信号を発生する。なお、
上記制御は第１の同期検出回路４より出力される水平同
期信号を用いて上記偶数／奇数ラインを判別し行う。な
お、その際、本従来例ではフレームメモリ７へはＶＧＡ
信号の有効映像信号部分のみが書き込まれるように制御
する。
れるフレームメモリ７へのデータ書き込み制御信号の発
生方法について説明する。まず始め、第１の同期検出回
路４より垂直同期信号が入力されると第１のメモリ制御
回路８では次にフレームメモリ７に書き込むディジタル
映像信号のフィールドを設定する。そして、前記フィー
ルド設定結果が第１フィールドの場合は奇数ラインのみ
をフレームメモリ７へ書き込むための制御信号を発生
し、第２フィールドの場合は偶数ラインのみをフレーム
メモリ７へ書き込むための制御信号を発生する。なお、
上記制御は第１の同期検出回路４より出力される水平同
期信号を用いて上記偶数／奇数ラインを判別し行う。な
お、その際、本従来例ではフレームメモリ７へはＶＧＡ
信号の有効映像信号部分のみが書き込まれるように制御
する。
【００１９】フレームメモリ７ａ〜７ｃに入力されたノ
ンインターレースのディジタル映像信号は第１のメモリ
制御回路８より出力される上記書き込み制御信号に基づ
きフィールド構造のディジタル映像信号（インターレー
ス構造のディジタル映像信号）に変換されフレームメモ
リ７ａ〜７ｃ内へ記憶される。なお、本従来例ではフレ
ームメモリ７は第１フィールド用、および第２フィール
ド用の２枚のフィールドメモリで構成されているものと
する。よって、上記ノンインターレース構造のディジタ
ル映像信号をフレームメモリ７へ書き込む際は１フィー
ルドごとに使用する上記フィールドメモリを切り換え
る。その際に、フィールドメモリの切り換え制御信号も
上記フィールド判別結果に基づき上記第１のメモリ制御
回路８より出力される。
ンインターレースのディジタル映像信号は第１のメモリ
制御回路８より出力される上記書き込み制御信号に基づ
きフィールド構造のディジタル映像信号（インターレー
ス構造のディジタル映像信号）に変換されフレームメモ
リ７ａ〜７ｃ内へ記憶される。なお、本従来例ではフレ
ームメモリ７は第１フィールド用、および第２フィール
ド用の２枚のフィールドメモリで構成されているものと
する。よって、上記ノンインターレース構造のディジタ
ル映像信号をフレームメモリ７へ書き込む際は１フィー
ルドごとに使用する上記フィールドメモリを切り換え
る。その際に、フィールドメモリの切り換え制御信号も
上記フィールド判別結果に基づき上記第１のメモリ制御
回路８より出力される。
【００２０】一方、入力端子１６を介して入力されたＴ
Ｖ側の同期信号は第２の同期検出回路１２で垂直同期信
号、および水平同期信号が検出される。その際、フィー
ルドの判別も上記第２の同期検出回路１２で行われる。
第２のＰＬＬ回路１１では、第２の同期検出回路１２で
検出された水平同期信号を基準にしてテレビ側の基準ク
ロックを発生する。第２のＰＬＬ回路１１で発生した上
記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第１の
メモリ制御回路８へ入力される。なお、第２の同期検出
回路１２で検出された垂直同期信号、水平同期信号、お
よびフィールド判別結果は第１のメモリ制御回路８へも
入力される。
Ｖ側の同期信号は第２の同期検出回路１２で垂直同期信
号、および水平同期信号が検出される。その際、フィー
ルドの判別も上記第２の同期検出回路１２で行われる。
第２のＰＬＬ回路１１では、第２の同期検出回路１２で
検出された水平同期信号を基準にしてテレビ側の基準ク
ロックを発生する。第２のＰＬＬ回路１１で発生した上
記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第１の
メモリ制御回路８へ入力される。なお、第２の同期検出
回路１２で検出された垂直同期信号、水平同期信号、お
よびフィールド判別結果は第１のメモリ制御回路８へも
入力される。
【００２１】第１のメモリ制御回路８では、テレビ側の
上記垂直同期信号、水平同期信号、およびフィールド判
別結果をもとに上記フレームメモリ７内に記憶されたイ
ンターレース画像を読み出すための読み出し制御信号
（上記フィールドメモリの切り換え信号、データの読み
出しアドレス、読み出し制御信号など）を発生する。フ
レームメモリ７ａ〜７ｃでは第１のメモリ制御回路８よ
り出力される上記読み出し制御信号に基づきインターレ
ース構造のディジタル映像信号を出力する。
上記垂直同期信号、水平同期信号、およびフィールド判
別結果をもとに上記フレームメモリ７内に記憶されたイ
ンターレース画像を読み出すための読み出し制御信号
（上記フィールドメモリの切り換え信号、データの読み
出しアドレス、読み出し制御信号など）を発生する。フ
レームメモリ７ａ〜７ｃでは第１のメモリ制御回路８よ
り出力される上記読み出し制御信号に基づきインターレ
ース構造のディジタル映像信号を出力する。
【００２２】フレームメモリ７ａ〜７ｃより読み出され
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜
９ｃでは入力されたインターレース構造のディジタル映
像信号をインターレース構造のアナログ映像信号に変換
する。Ｄ／Ａ変換回路９ａ〜９ｃより出力されるＲ、
Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、お
よび２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）
に変換される。マトリクス回路１０より出力されるＹ信
号は同期付加回路１３で垂直同期信号、および水平同期
信号が付加された後に出力端子１５ａを介して出力され
る。なお、同期付加回路１３は第２の同期検出回路１２
より出力される垂直同期信号、水平同期信号、およびフ
ィールド判別結果に基づき同期信号を発生しＹ信号に付
加する。
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜
９ｃでは入力されたインターレース構造のディジタル映
像信号をインターレース構造のアナログ映像信号に変換
する。Ｄ／Ａ変換回路９ａ〜９ｃより出力されるＲ、
Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、お
よび２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）
に変換される。マトリクス回路１０より出力されるＹ信
号は同期付加回路１３で垂直同期信号、および水平同期
信号が付加された後に出力端子１５ａを介して出力され
る。なお、同期付加回路１３は第２の同期検出回路１２
より出力される垂直同期信号、水平同期信号、およびフ
ィールド判別結果に基づき同期信号を発生しＹ信号に付
加する。
【００２３】また、２つの色差信号（Ｒ−Ｙ信号、およ
びＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信
号（Ｃ信号）に変換され出力端子１５ｂを介して出力さ
れる。なお、クロマエンコードの際（２つの色差信号を
変調色信号に変換する際）には第２の同期検出回路１２
より出力される垂直同期信号、水平同期信号、およびフ
ィールド判別結果に基づき２つの色差信号に変調を施
す。変調の施された変調色信号（Ｃ信号）は出力端子１
５ｂを介して出力される。
びＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信
号（Ｃ信号）に変換され出力端子１５ｂを介して出力さ
れる。なお、クロマエンコードの際（２つの色差信号を
変調色信号に変換する際）には第２の同期検出回路１２
より出力される垂直同期信号、水平同期信号、およびフ
ィールド判別結果に基づき２つの色差信号に変調を施
す。変調の施された変調色信号（Ｃ信号）は出力端子１
５ｂを介して出力される。
【００２４】
【発明が解決しようとする課題】従来の走査線変換装置
は以上のように構成されているので、ノンインターレー
ス画像をインターレース画像に変換する際に発生するフ
リッカは除去できるものの垂直方向の周波数帯域が制限
されるため垂直解像度が低下する。すなわち、従来の走
査線変換装置により除去されるフリッカ成分の中には垂
直解像度成分を含んでおり単純に垂直方向の帯域を制限
しただけでは垂直解像度が落ち、特にディスプレイ上の
細かい文字等が読めない等の問題点が生じる。
は以上のように構成されているので、ノンインターレー
ス画像をインターレース画像に変換する際に発生するフ
リッカは除去できるものの垂直方向の周波数帯域が制限
されるため垂直解像度が低下する。すなわち、従来の走
査線変換装置により除去されるフリッカ成分の中には垂
直解像度成分を含んでおり単純に垂直方向の帯域を制限
しただけでは垂直解像度が落ち、特にディスプレイ上の
細かい文字等が読めない等の問題点が生じる。
【００２５】また、上述のようにノンインターレース画
像をインターレース画像に変換する際には解像度の低下
が避けられない。よって、細かい文字等を読もうとすれ
ば拡大機能が必要となる。従来、前記拡大機能の手法と
して単純に第２フィールドの映像信号を第１フィールド
内の隣接する上下２ラインの映像信号を用いて平均値補
間するという手法、あるいは第２フィールドの映像信号
を第１フィールドと同一の映像信号で補間する等の手法
が採られてきた。しかし、第２フィールドの映像信号を
第１フィールド内の隣接する上下２ラインの映像信号か
ら平均値補間して作る拡大の場合には、第１フィールド
の映像信号は原信号そのものであるため明瞭な映像であ
るのに対して、第２フィールドの映像信号は第１フィー
ルドの映像信号の上下２ラインの平均値補間であるため
第１フィールドの映像に比べてぼやけた映像となる。よ
って、上述のようにして作られた第１フィールド画像と
第２フィールド画像をインターレース画像として表示す
ると、画面全体がフリッカを起こしているように見え視
覚上非常に見苦しい。また、第２フィールドの映像信号
を第１フィールドの映像信号と同一の映像信号で補間す
る場合には、第１フィールド映像と第２フィールド映像
の間には画像の明瞭さにずれはないが、画像のエッジ部
分でフリッカが発生するという問題が発生する。
像をインターレース画像に変換する際には解像度の低下
が避けられない。よって、細かい文字等を読もうとすれ
ば拡大機能が必要となる。従来、前記拡大機能の手法と
して単純に第２フィールドの映像信号を第１フィールド
内の隣接する上下２ラインの映像信号を用いて平均値補
間するという手法、あるいは第２フィールドの映像信号
を第１フィールドと同一の映像信号で補間する等の手法
が採られてきた。しかし、第２フィールドの映像信号を
第１フィールド内の隣接する上下２ラインの映像信号か
ら平均値補間して作る拡大の場合には、第１フィールド
の映像信号は原信号そのものであるため明瞭な映像であ
るのに対して、第２フィールドの映像信号は第１フィー
ルドの映像信号の上下２ラインの平均値補間であるため
第１フィールドの映像に比べてぼやけた映像となる。よ
って、上述のようにして作られた第１フィールド画像と
第２フィールド画像をインターレース画像として表示す
ると、画面全体がフリッカを起こしているように見え視
覚上非常に見苦しい。また、第２フィールドの映像信号
を第１フィールドの映像信号と同一の映像信号で補間す
る場合には、第１フィールド映像と第２フィールド映像
の間には画像の明瞭さにずれはないが、画像のエッジ部
分でフリッカが発生するという問題が発生する。
【００２６】この発明は上記のような問題点を解決する
ためになされたもので、フリッカを視覚的に低減すると
ともに垂直方向の解像度の低下を抑え、さらに独自の拡
大機能を盛り込むことによりディスプレイ上の細かい文
字等も読むことができる走査線変換装置及びフリッカ除
去装置を得ることを目的とする。
ためになされたもので、フリッカを視覚的に低減すると
ともに垂直方向の解像度の低下を抑え、さらに独自の拡
大機能を盛り込むことによりディスプレイ上の細かい文
字等も読むことができる走査線変換装置及びフリッカ除
去装置を得ることを目的とする。
【００２７】
【課題を解決するための手段】この発明に係る走査線変
換装置は、１フレーム単位で入力されるノンインターレ
ース画像を１フィールド単位のインターレース画像に変
換する走査線変換装置において、画面拡大時に画面拡大
位置情報を発生する画面拡大位置情報発生手段と、上記
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素を補間する垂直方向補
間手段と、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素を補間
する水平方向補間手段と、少なくとも垂直方向補間手段
で垂直方向の画素が補間された１フレーム単位のノンイ
ンターレース画像より所定のラインを間引くことにより
１フィールド単位のインターレース画像を構成するフィ
ールド画像生成手段を有し、上記、垂直方向補間手段で
垂直方向の画素を補間する際、隣接する上、あるいは下
の画素で補間した後、垂直方向の帯域を制限しフリッカ
成分を除去するように構成するものである。
換装置は、１フレーム単位で入力されるノンインターレ
ース画像を１フィールド単位のインターレース画像に変
換する走査線変換装置において、画面拡大時に画面拡大
位置情報を発生する画面拡大位置情報発生手段と、上記
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素を補間する垂直方向補
間手段と、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素を補間
する水平方向補間手段と、少なくとも垂直方向補間手段
で垂直方向の画素が補間された１フレーム単位のノンイ
ンターレース画像より所定のラインを間引くことにより
１フィールド単位のインターレース画像を構成するフィ
ールド画像生成手段を有し、上記、垂直方向補間手段で
垂直方向の画素を補間する際、隣接する上、あるいは下
の画素で補間した後、垂直方向の帯域を制限しフリッカ
成分を除去するように構成するものである。
【００２８】また、画面拡大位置情報発生手段より出力
される画面水平拡大位置情報に基づき水平方向の画素の
補間をする上記水平方向補間手段を上記フィールド画像
生成手段の後段に配置するよう構成するものである。
される画面水平拡大位置情報に基づき水平方向の画素の
補間をする上記水平方向補間手段を上記フィールド画像
生成手段の後段に配置するよう構成するものである。
【００２９】また、垂直方向補間手段において上記画面
拡大位置情報発生手段より出力される画面垂直拡大位置
情報に基づき垂直方向の画素の補間を行う際、隣接する
上、あるいは下の画素で補間した後に、輝度信号のみ垂
直方向の帯域を制限してフリッカ除去を行い、色差信号
についてはフリッカ除去を行わないよう構成するもので
ある。
拡大位置情報発生手段より出力される画面垂直拡大位置
情報に基づき垂直方向の画素の補間を行う際、隣接する
上、あるいは下の画素で補間した後に、輝度信号のみ垂
直方向の帯域を制限してフリッカ除去を行い、色差信号
についてはフリッカ除去を行わないよう構成するもので
ある。
【００３０】又、この発明に係るフリッカ除去装置は、
入力される映像信号を拡大表示する際、該拡大信号中に
含まれるフリッカ成分を除去するフリッカ除去装置にお
いて、画面拡大時に画面拡大位置情報を発生する画面拡
大位置情報発生手段と、上記画面拡大位置情報発生手段
より出力される画面垂直拡大位置情報に基づき垂直方向
の画素を補間するとともに、垂直方向の帯域を制限する
ことによりフリッカ除去を行なう垂直方向補間・フリッ
カ除去手段と、上記画面拡大位置情報発生手段より出力
される画面水平拡大位置情報に基づき水平方向の画素を
補間する水平方向補間手段とを有し、上記垂直方向補間
・フリッカ除去手段で垂直方向の画素を補間し、フリッ
カ除去する際、隣接する上、あるいは下の画素で補間し
た後、該補間画像の垂直方向の高域成分の信号帯域を制
限しフリッカ成分を除去するように構成するものであ
る。
入力される映像信号を拡大表示する際、該拡大信号中に
含まれるフリッカ成分を除去するフリッカ除去装置にお
いて、画面拡大時に画面拡大位置情報を発生する画面拡
大位置情報発生手段と、上記画面拡大位置情報発生手段
より出力される画面垂直拡大位置情報に基づき垂直方向
の画素を補間するとともに、垂直方向の帯域を制限する
ことによりフリッカ除去を行なう垂直方向補間・フリッ
カ除去手段と、上記画面拡大位置情報発生手段より出力
される画面水平拡大位置情報に基づき水平方向の画素を
補間する水平方向補間手段とを有し、上記垂直方向補間
・フリッカ除去手段で垂直方向の画素を補間し、フリッ
カ除去する際、隣接する上、あるいは下の画素で補間し
た後、該補間画像の垂直方向の高域成分の信号帯域を制
限しフリッカ成分を除去するように構成するものであ
る。
【００３１】また、上記垂直方向補間・フリッカ除去手
段において上記画面拡大位置情報発生手段より出力され
る画面垂直拡大位置情報に基づき垂直方向の画素を補間
し、フリッカ除去する際、隣接する上、あるいは下の画
素で補間した後に、少なくとも該補間された輝度信号の
み垂直方向の帯域を制限してフリッカ除去するように構
成するものである。
段において上記画面拡大位置情報発生手段より出力され
る画面垂直拡大位置情報に基づき垂直方向の画素を補間
し、フリッカ除去する際、隣接する上、あるいは下の画
素で補間した後に、少なくとも該補間された輝度信号の
み垂直方向の帯域を制限してフリッカ除去するように構
成するものである。
【００３２】
【発明の実施の形態】この発明の実施の形態である走査
線変換装置においては、１フレーム単位で入力されるノ
ンインターレース画像を１フィールド単位のインターレ
ース画像に変換する際、画面拡大時に画面拡大位置情報
発生手段により画面拡大位置情報を発生する。上記画面
拡大位置情報発生手段より出力される画面垂直拡大位置
情報に基づき、垂直方向補間手段では垂直方向の画素を
補間する。また、上記画面拡大位置情報発生手段より出
力される画面水平拡大位置情報に基づき、水平方向補間
手段では水平方向の画素を補間する。そして、少なくと
も垂直方向補間手段では垂直方向の画素が補間された１
フレーム単位のノンインターレース画像より所定のライ
ンを間引くことにより１フィールド単位のインターレー
ス画像を構成する。なお、上記、垂直方向補間手段で垂
直方向の画素を補間する際、隣接する上、あるいは下の
画素で補間した後、垂直方向の帯域を制限しフリッカ成
分を除去し出力する。
線変換装置においては、１フレーム単位で入力されるノ
ンインターレース画像を１フィールド単位のインターレ
ース画像に変換する際、画面拡大時に画面拡大位置情報
発生手段により画面拡大位置情報を発生する。上記画面
拡大位置情報発生手段より出力される画面垂直拡大位置
情報に基づき、垂直方向補間手段では垂直方向の画素を
補間する。また、上記画面拡大位置情報発生手段より出
力される画面水平拡大位置情報に基づき、水平方向補間
手段では水平方向の画素を補間する。そして、少なくと
も垂直方向補間手段では垂直方向の画素が補間された１
フレーム単位のノンインターレース画像より所定のライ
ンを間引くことにより１フィールド単位のインターレー
ス画像を構成する。なお、上記、垂直方向補間手段で垂
直方向の画素を補間する際、隣接する上、あるいは下の
画素で補間した後、垂直方向の帯域を制限しフリッカ成
分を除去し出力する。
【００３３】また、１フレーム単位のノンインターレー
ス画像を１フィールド単位のインターレース画像に変換
した後に、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素の補間
をする。
ス画像を１フィールド単位のインターレース画像に変換
した後に、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素の補間
をする。
【００３４】また、上記垂直方向補間手段において上記
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素の補間を行う際、隣接
する上、あるいは下の画素で補間画素を生成する。その
後、輝度信号についてのみ垂直方向の帯域を制限してフ
リッカ除去を行う。
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素の補間を行う際、隣接
する上、あるいは下の画素で補間画素を生成する。その
後、輝度信号についてのみ垂直方向の帯域を制限してフ
リッカ除去を行う。
【００３５】以下、添付した図面を参照して、この発明
の実施の形態を説明する。
の実施の形態を説明する。
【００３６】図１はこの発明の実施の形態である走査線
変換装置のブロック構成図である。なお、本実施の形態
においても、従来例と同様にＶＧＡ規格に基づく信号を
ＮＴＳＣ標準画像に変換する場合について説明する。図
において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づ
くＲ、Ｇ、およびＢ信号）の入力端子、２はＶＧＡ信号
の同期信号の入力端子、３ａ〜３ｃはマトリクス回路１
０で輝度信号（Ｙ信号）、および２つの色差信号に変換
されたアナログ映像信号をディジタル映像信号に変換す
るＡ／Ｄ変換回路、４は入力端子２より入力されるＶＧ
Ａ信号より垂直同期信号、および水平同期信号を検出す
る第１の同期検出回路、５は第１の同期検出回路４より
出力される同期信号を基準にしてクロックを発生する第
１のＰＬＬ回路、７ａ〜７ｃはフリッカ除去回路９１よ
り出力される輝度信号（Ｙ信号）、Ａ／Ｄ変換回路３
ｂ，３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、
およびＢーＹ信号）を記憶するフレームメモリである。
変換装置のブロック構成図である。なお、本実施の形態
においても、従来例と同様にＶＧＡ規格に基づく信号を
ＮＴＳＣ標準画像に変換する場合について説明する。図
において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づ
くＲ、Ｇ、およびＢ信号）の入力端子、２はＶＧＡ信号
の同期信号の入力端子、３ａ〜３ｃはマトリクス回路１
０で輝度信号（Ｙ信号）、および２つの色差信号に変換
されたアナログ映像信号をディジタル映像信号に変換す
るＡ／Ｄ変換回路、４は入力端子２より入力されるＶＧ
Ａ信号より垂直同期信号、および水平同期信号を検出す
る第１の同期検出回路、５は第１の同期検出回路４より
出力される同期信号を基準にしてクロックを発生する第
１のＰＬＬ回路、７ａ〜７ｃはフリッカ除去回路９１よ
り出力される輝度信号（Ｙ信号）、Ａ／Ｄ変換回路３
ｂ，３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、
およびＢーＹ信号）を記憶するフレームメモリである。
【００３７】９ａ〜９ｃは水平補間回路９３ａ〜９３ｃ
より出力されるディジタル映像信号をアナログ映像信号
に変換するＤ／Ａ変換回路、１０は入力されたＲ、Ｇ、
およびＢ信号を、Ｙ信号、および２つの色差信号（Ｒ−
Ｙ信号、およびＢ−Ｙ信号）に変換するマトリクス回
路、１１は第２の同期検出回路１２より出力されるＴＶ
側の同期信号を基準にしてクロックを発生する第２のＰ
ＬＬ回路、１２は入力端子１６より入力されるＴＶ側の
同期信号より垂直同期信号、および水平同期信号を検出
する第２の同期検出回路である。
より出力されるディジタル映像信号をアナログ映像信号
に変換するＤ／Ａ変換回路、１０は入力されたＲ、Ｇ、
およびＢ信号を、Ｙ信号、および２つの色差信号（Ｒ−
Ｙ信号、およびＢ−Ｙ信号）に変換するマトリクス回
路、１１は第２の同期検出回路１２より出力されるＴＶ
側の同期信号を基準にしてクロックを発生する第２のＰ
ＬＬ回路、１２は入力端子１６より入力されるＴＶ側の
同期信号より垂直同期信号、および水平同期信号を検出
する第２の同期検出回路である。
【００３８】１３はＤ／Ａ変換回路９ａより出力される
Ｙ信号に垂直同期信号、および水平同期信号を付加する
同期付加回路、１４はＤ／Ａ変換回路９ｂ，９ｃより出
力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）を変調色信号（Ｃ信号）に変換するクロマエンコー
ダ回路、１５ａ、および１５ｂはＹ信号、およびＣ信号
の出力端子、１６は同期信号の入力端子である。
Ｙ信号に垂直同期信号、および水平同期信号を付加する
同期付加回路、１４はＤ／Ａ変換回路９ｂ，９ｃより出
力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）を変調色信号（Ｃ信号）に変換するクロマエンコー
ダ回路、１５ａ、および１５ｂはＹ信号、およびＣ信号
の出力端子、１６は同期信号の入力端子である。
【００３９】３０ａ，３０ｂはマトリクス回路１０より
出力されるＲ−Ｙ信号、およびＢ−Ｙ信号の水平方向の
信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと
記す。）、９１は入力されたＹ信号中のフリッカ成分を
除去、あるいはＹ信号を垂直方向に補間するフリッカ除
去回路、９２は上記フリッカ除去回路９１中のラインメ
モリ１１５ａ，１１５ｂ、ラインメモリ４３、および上
記フレームメモリ７ａ〜７ｃへのディジタル映像信号の
書き込み、および読み出し制御信号を出力する第２のメ
モリ制御回路である。９２はさらに拡大表示モード時に
上記フレームメモリ７ａ〜７ｃに画面拡大位置情報を出
力する。９３ａ〜９３ｃは水平補間回路である。９０は
通常／拡大モード切り換え信号、および画面拡大位置情
報の入力端子である。
出力されるＲ−Ｙ信号、およびＢ−Ｙ信号の水平方向の
信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと
記す。）、９１は入力されたＹ信号中のフリッカ成分を
除去、あるいはＹ信号を垂直方向に補間するフリッカ除
去回路、９２は上記フリッカ除去回路９１中のラインメ
モリ１１５ａ，１１５ｂ、ラインメモリ４３、および上
記フレームメモリ７ａ〜７ｃへのディジタル映像信号の
書き込み、および読み出し制御信号を出力する第２のメ
モリ制御回路である。９２はさらに拡大表示モード時に
上記フレームメモリ７ａ〜７ｃに画面拡大位置情報を出
力する。９３ａ〜９３ｃは水平補間回路である。９０は
通常／拡大モード切り換え信号、および画面拡大位置情
報の入力端子である。
【００４０】図２は図１におけるフリッカ除去回路９１
のブロック構成図である。図において１０１はディジタ
ル映像信号（Ｙ信号）の垂直低域成分を抽出あるいはＹ
信号を垂直方向に補間する第２のＶＬＰＦ、４０はＹ信
号の入力端子、４１は第２のメモリ制御回路９２より出
力されるメモリ制御信号の入力端子、１００は第２のメ
モリ制御回路９２より出力される通常／拡大表示モード
切り替え信号の入力端子、４２ａはＹ信号の第１フィー
ルド映像信号の出力端子、４２ｂはＹ信号の第２フィー
ルド映像信号の出力端子、４３は入力されたＹ信号を１
ライン遅延するラインメモリ、４４はラインメモリ４３
より１ライン遅延されたＹ信号から第２のＶＬＰＦ１０
１より出力される垂直低域成分を減算する減算回路であ
る。上記ラインメモリ４３の出力より第２のＶＬＰＦ１
０１の出力を減算することによりＹ信号の垂直高域成分
が分離される。４６および５１はレジスタ、５０および
５２は加算回路、４７は減算回路、４９はリミッタであ
る。また、４８は入力された垂直高域−水平高域成分よ
り水平方向の直流成分を検出する第１のＤＣ検出回路、
４５はＹ信号の垂直高域−水平低域成分を抽出する第１
のＨＬＰＦである。１０２は通常／拡大表示モード切り
替え信号により出力端子４２ａ，４２ｂに出力する映像
信号を切り換えるセレクタである。
のブロック構成図である。図において１０１はディジタ
ル映像信号（Ｙ信号）の垂直低域成分を抽出あるいはＹ
信号を垂直方向に補間する第２のＶＬＰＦ、４０はＹ信
号の入力端子、４１は第２のメモリ制御回路９２より出
力されるメモリ制御信号の入力端子、１００は第２のメ
モリ制御回路９２より出力される通常／拡大表示モード
切り替え信号の入力端子、４２ａはＹ信号の第１フィー
ルド映像信号の出力端子、４２ｂはＹ信号の第２フィー
ルド映像信号の出力端子、４３は入力されたＹ信号を１
ライン遅延するラインメモリ、４４はラインメモリ４３
より１ライン遅延されたＹ信号から第２のＶＬＰＦ１０
１より出力される垂直低域成分を減算する減算回路であ
る。上記ラインメモリ４３の出力より第２のＶＬＰＦ１
０１の出力を減算することによりＹ信号の垂直高域成分
が分離される。４６および５１はレジスタ、５０および
５２は加算回路、４７は減算回路、４９はリミッタであ
る。また、４８は入力された垂直高域−水平高域成分よ
り水平方向の直流成分を検出する第１のＤＣ検出回路、
４５はＹ信号の垂直高域−水平低域成分を抽出する第１
のＨＬＰＦである。１０２は通常／拡大表示モード切り
替え信号により出力端子４２ａ，４２ｂに出力する映像
信号を切り換えるセレクタである。
【００４１】図３は図２における第２のＶＬＰＦ１０１
のブロック構成図である。図において１１０はディジタ
ル映像信号（Ｙ信号）の入力端子、１１１は第２のメモ
リ制御回路９２より出力されるメモリ制御信号の入力端
子、１１２は通常表示モード時におけるＹ信号の出力端
子、１１３は拡大表示モード時におけるＹ信号の第２フ
ィールド映像信号の出力端子、１１４は拡大表示モード
時におけるＹ信号の第１フィールド映像信号の出力端
子、１１５ａ，１１５ｂは入力されたＹ信号を１ライン
遅延するラインメモリ、１１６ａ〜１１６ｃは入力され
た映像信号に０．２５を乗算する乗算回路、１１７は入
力された映像信号に０．５を乗算する乗算回路、１１８
〜１２２は加算回路である。
のブロック構成図である。図において１１０はディジタ
ル映像信号（Ｙ信号）の入力端子、１１１は第２のメモ
リ制御回路９２より出力されるメモリ制御信号の入力端
子、１１２は通常表示モード時におけるＹ信号の出力端
子、１１３は拡大表示モード時におけるＹ信号の第２フ
ィールド映像信号の出力端子、１１４は拡大表示モード
時におけるＹ信号の第１フィールド映像信号の出力端
子、１１５ａ，１１５ｂは入力されたＹ信号を１ライン
遅延するラインメモリ、１１６ａ〜１１６ｃは入力され
た映像信号に０．２５を乗算する乗算回路、１１７は入
力された映像信号に０．５を乗算する乗算回路、１１８
〜１２２は加算回路である。
【００４２】図４は図１における水平補間回路９３のブ
ロック構成図である。図において、１３０はディジタル
映像信号（Ｙ信号）の入力端子、１３１はＹ信号の出力
端子、１３２は原画像と補間画像を交互に切り換える切
り替え信号の入力端子、１３３は通常／拡大表示モード
切り換え信号の入力端子、１３４と１３５はレジスタ、
１３６は加算回路、１３７は入力された映像信号に０．
５を乗算する乗算回路、１３８は拡大表示モードにおけ
る補間画素と入力画素を切り換えるセレクタ、１３９は
通常／拡大表示モード切り換え信号により通常表示モー
ド時の映像信号と拡大表示モード時の映像信号とを切り
換えるセレクタである。
ロック構成図である。図において、１３０はディジタル
映像信号（Ｙ信号）の入力端子、１３１はＹ信号の出力
端子、１３２は原画像と補間画像を交互に切り換える切
り替え信号の入力端子、１３３は通常／拡大表示モード
切り換え信号の入力端子、１３４と１３５はレジスタ、
１３６は加算回路、１３７は入力された映像信号に０．
５を乗算する乗算回路、１３８は拡大表示モードにおけ
る補間画素と入力画素を切り換えるセレクタ、１３９は
通常／拡大表示モード切り換え信号により通常表示モー
ド時の映像信号と拡大表示モード時の映像信号とを切り
換えるセレクタである。
【００４３】次に、本実施の形態の概念について簡単に
説明する。一般に、垂直高域成分より視覚上フリッカの
目立たない垂直高域−水平高域成分と小振幅の垂直高域
−水平低域成分を抽出し出力画像にフィードバックする
ことによりフリッカを十分に抑えるとともに垂直方向の
解像度を向上できる。しかし、走査線変換装置によって
垂直方向の解像度を向上して、非常に細かいフォントを
用いた文字等を読む場合拡大機能が必要となる。ここで
は走査線変換装置に補助機能として独自の拡大機能を盛
り込むことによりディスプレイ上の細かい文字等も読め
るようにすることを目的とする。
説明する。一般に、垂直高域成分より視覚上フリッカの
目立たない垂直高域−水平高域成分と小振幅の垂直高域
−水平低域成分を抽出し出力画像にフィードバックする
ことによりフリッカを十分に抑えるとともに垂直方向の
解像度を向上できる。しかし、走査線変換装置によって
垂直方向の解像度を向上して、非常に細かいフォントを
用いた文字等を読む場合拡大機能が必要となる。ここで
は走査線変換装置に補助機能として独自の拡大機能を盛
り込むことによりディスプレイ上の細かい文字等も読め
るようにすることを目的とする。
【００４４】実施の形態の走査線変換装置の拡大機能に
ついて説明する。前述したように従来の拡大機能の手法
として単純に第２フィールドの映像信号を第１フィール
ド内の隣接する上下２ラインの映像信号を用いて平均値
補間するという手法、あるいは第２フィールドの映像信
号を第１フィールドと同一の映像信号で補間する等の手
法がある。しかし、第２フィールドの映像信号を第１フ
ィールド内の隣接する上下２ラインの映像信号から平均
値補間して作る拡大の場合には、第１フィールドの映像
信号は原信号そのものであるため明瞭な映像であるのに
対して、第２フィールドの映像信号は第１フィールドの
映像信号の上下２ラインの平均値補間であるため第１フ
ィールドの映像に比べてぼやけた映像となる。よって、
上述のようにして作られた第１フィールド画像と第２フ
ィールド画像をインターレース画像として表示すると、
画面全体がフリッカを起こしているように見え視覚上非
常に見苦しい。また、第２フィールドの映像信号を第１
フィールドの映像信号と同一の映像信号で補間する場合
には、第１フィールド映像と第２フィールド映像の間に
は画像の明瞭さにずれはないが、画像のエッジ部分でフ
リッカを発生するという問題が発生する。
ついて説明する。前述したように従来の拡大機能の手法
として単純に第２フィールドの映像信号を第１フィール
ド内の隣接する上下２ラインの映像信号を用いて平均値
補間するという手法、あるいは第２フィールドの映像信
号を第１フィールドと同一の映像信号で補間する等の手
法がある。しかし、第２フィールドの映像信号を第１フ
ィールド内の隣接する上下２ラインの映像信号から平均
値補間して作る拡大の場合には、第１フィールドの映像
信号は原信号そのものであるため明瞭な映像であるのに
対して、第２フィールドの映像信号は第１フィールドの
映像信号の上下２ラインの平均値補間であるため第１フ
ィールドの映像に比べてぼやけた映像となる。よって、
上述のようにして作られた第１フィールド画像と第２フ
ィールド画像をインターレース画像として表示すると、
画面全体がフリッカを起こしているように見え視覚上非
常に見苦しい。また、第２フィールドの映像信号を第１
フィールドの映像信号と同一の映像信号で補間する場合
には、第１フィールド映像と第２フィールド映像の間に
は画像の明瞭さにずれはないが、画像のエッジ部分でフ
リッカを発生するという問題が発生する。
【００４５】以下、本実施の形態の走査線変換装置の拡
大方式の概要を図５に示すフローチャートを用いて説明
する。本実施の形態の走査線変換装置において拡大表示
モードが選択されると、まず画面拡大位置が検出され
る。そして、上記画面拡大位置情報に基づいて画面拡大
位置の先頭ラインから映像信号に垂直方向の補間を施
し、１フレームの垂直補間画像を生成する。垂直方向の
補間は第２フィールドの映像信号を第１フィールドと同
一の映像信号で行う。次に、上記１フレームの垂直補間
画像を３タップの垂直低域通過フィルタに通してフリッ
カを除去し、フリッカ除去された１フレームの垂直補間
画像を生成する。
大方式の概要を図５に示すフローチャートを用いて説明
する。本実施の形態の走査線変換装置において拡大表示
モードが選択されると、まず画面拡大位置が検出され
る。そして、上記画面拡大位置情報に基づいて画面拡大
位置の先頭ラインから映像信号に垂直方向の補間を施
し、１フレームの垂直補間画像を生成する。垂直方向の
補間は第２フィールドの映像信号を第１フィールドと同
一の映像信号で行う。次に、上記１フレームの垂直補間
画像を３タップの垂直低域通過フィルタに通してフリッ
カを除去し、フリッカ除去された１フレームの垂直補間
画像を生成する。
【００４６】以下、図６を用いて１フレームの垂直補間
画像の生成方法、およびフリッカ除去について説明す
る。まず始め、第２フィールドの映像信号を図に示すよ
うに隣接する原信号で補間する。補間後、隣接する３ラ
インのデータを用いてフリッカ成分を除去する。すなわ
ち、入力された第ｎ−１ライン目の映像信号をａn-1 、
第ｎライン目の映像信号をａn 、第ｎ＋１ライン目の映
像信号をａn+1 としたとき、拡大表示モード時の第１フ
ィールドの第ｎライン目の映像信号は（３ａn ＋ａ
n-1 ）／４、第２フィールドの第ｎライン目の映像信号
は（ａn+1＋３ａn）／４となる。
画像の生成方法、およびフリッカ除去について説明す
る。まず始め、第２フィールドの映像信号を図に示すよ
うに隣接する原信号で補間する。補間後、隣接する３ラ
インのデータを用いてフリッカ成分を除去する。すなわ
ち、入力された第ｎ−１ライン目の映像信号をａn-1 、
第ｎライン目の映像信号をａn 、第ｎ＋１ライン目の映
像信号をａn+1 としたとき、拡大表示モード時の第１フ
ィールドの第ｎライン目の映像信号は（３ａn ＋ａ
n-1 ）／４、第２フィールドの第ｎライン目の映像信号
は（ａn+1＋３ａn）／４となる。
【００４７】次に、以上のような手順で生成された上記
フリッカ除去された１フレームの垂直補間画像に上記画
面拡大位置情報に基づいて画面拡大位置の先頭画素から
水平方向の補間を施す。水平方向の補間は隣接する原画
素の平均値補間で行う。本実施の形態の拡大機能は以上
のように構成されているので、上述したような従来の拡
大機能で発生するような問題は生じず、フリッカを十分
抑えられる上に良好な拡大画像が得られる。
フリッカ除去された１フレームの垂直補間画像に上記画
面拡大位置情報に基づいて画面拡大位置の先頭画素から
水平方向の補間を施す。水平方向の補間は隣接する原画
素の平均値補間で行う。本実施の形態の拡大機能は以上
のように構成されているので、上述したような従来の拡
大機能で発生するような問題は生じず、フリッカを十分
抑えられる上に良好な拡大画像が得られる。
【００４８】以下、図１〜図４を用いてこの発明の実施
の形態の走査線変換装置の動作を説明する。なお、本実
施の形態においても、従来例と同様にＶＧＡ規格に基づ
き入力されたノンインターレース画像をインターレース
画像に変換し出力する場合について説明する。入力端子
１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号
は、マトリクス回路１０でＹ信号、および２つの色差信
号に変換される。マトリクス回路１０より出力される２
つの色差信号はＬＰＦ３０ａ，３０ｂで水平方向の帯域
が半分に制限される。マトリクス回路１０より出力され
るＹ信号、およびＬＰＦ３０ａ，３０ｂより出力される
２つの色差信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタ
ル映像信号に変換される。その際、上記２つの色差信号
はＹ信号の半分のサンプリングクロックでディジタル映
像信号に変換される。
の形態の走査線変換装置の動作を説明する。なお、本実
施の形態においても、従来例と同様にＶＧＡ規格に基づ
き入力されたノンインターレース画像をインターレース
画像に変換し出力する場合について説明する。入力端子
１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号
は、マトリクス回路１０でＹ信号、および２つの色差信
号に変換される。マトリクス回路１０より出力される２
つの色差信号はＬＰＦ３０ａ，３０ｂで水平方向の帯域
が半分に制限される。マトリクス回路１０より出力され
るＹ信号、およびＬＰＦ３０ａ，３０ｂより出力される
２つの色差信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタ
ル映像信号に変換される。その際、上記２つの色差信号
はＹ信号の半分のサンプリングクロックでディジタル映
像信号に変換される。
【００４９】一方、入力端子２を介して入力されたＶＧ
Ａ信号の同期信号は、第１の同期検出回路４で垂直同期
信号、および水平同期信号が検出される。第１のＰＬＬ
回路５では上記検出された水平同期信号を基準にしてＶ
ＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５
で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、
フリッカ除去回路９１、および第２のメモリ制御回路９
２に入力される。その際、上述のように２つの色差信号
用のクロックはＹ信号用のクロックの半分の周波数に分
周され出力される。また、第１の同期検出回路４で検出
された垂直同期信号、および水平同期信号は第２のメモ
リ制御回路９２にも入力される。
Ａ信号の同期信号は、第１の同期検出回路４で垂直同期
信号、および水平同期信号が検出される。第１のＰＬＬ
回路５では上記検出された水平同期信号を基準にしてＶ
ＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５
で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、
フリッカ除去回路９１、および第２のメモリ制御回路９
２に入力される。その際、上述のように２つの色差信号
用のクロックはＹ信号用のクロックの半分の周波数に分
周され出力される。また、第１の同期検出回路４で検出
された垂直同期信号、および水平同期信号は第２のメモ
リ制御回路９２にも入力される。
【００５０】第２のメモリ制御回路９２では、入力端子
９０より入力される通常／拡大モード切り換え信号、お
よび第１の同期検出回路４より出力されるＶＧＡ信号の
水平同期信号を用いてフリッカ除去回路９１中のライン
メモリ１１５ａ，１１５ｂ、ラインメモリ４３へのディ
ジタル映像信号の書き込みおよび読み出し制御信号、な
らびにセレクタ１０２および１３９の切り換え制御信号
を発生する。なお、上記ラインメモリ１０５ａ，１０５
ｂ、およびラインメモリ４３はＦＩＦＯメモリを用いて
構成するものとする。よって、第２のメモリ制御回路９
２からは、書き込みおよび読み出し時のラインアドレス
リセット信号、書き込みおよび読み出し可能信号（ＥＮ
ＡＢＬ信号）、ならびに書き込みおよび読み出しクロッ
クがフリッカ除去回路９１に出力される。また、第２の
メモリ制御回路９２では入力端子９０より入力される通
常／拡大モード切り換え信号、および第１の同期検出回
路４より出力される垂直同期信号、および水平同期信号
を用いてフレームメモリ７ａ〜７ｃへのディジタル映像
信号の書き込み制御信号も発生する。
９０より入力される通常／拡大モード切り換え信号、お
よび第１の同期検出回路４より出力されるＶＧＡ信号の
水平同期信号を用いてフリッカ除去回路９１中のライン
メモリ１１５ａ，１１５ｂ、ラインメモリ４３へのディ
ジタル映像信号の書き込みおよび読み出し制御信号、な
らびにセレクタ１０２および１３９の切り換え制御信号
を発生する。なお、上記ラインメモリ１０５ａ，１０５
ｂ、およびラインメモリ４３はＦＩＦＯメモリを用いて
構成するものとする。よって、第２のメモリ制御回路９
２からは、書き込みおよび読み出し時のラインアドレス
リセット信号、書き込みおよび読み出し可能信号（ＥＮ
ＡＢＬ信号）、ならびに書き込みおよび読み出しクロッ
クがフリッカ除去回路９１に出力される。また、第２の
メモリ制御回路９２では入力端子９０より入力される通
常／拡大モード切り換え信号、および第１の同期検出回
路４より出力される垂直同期信号、および水平同期信号
を用いてフレームメモリ７ａ〜７ｃへのディジタル映像
信号の書き込み制御信号も発生する。
【００５１】Ａ／Ｄ変換回路３ａでディジタル映像信号
に変換されたＹ信号はフリッカ除去回路９１に入力され
る。以下、図２を用いてフリッカ除去回路９１の動作を
説明する。入力端子４０を介して入力されたＹ信号は第
２のＶＬＰＦ１０１、およびラインメモリ４３に入力さ
れる。図３を用いて第２のＶＬＰＦ１０１の動作を説明
する。入力端子１１０を介して入力されたＹ信号は乗算
回路１１６ａ、およびラインメモリ１１５ａに入力され
る。ラインメモリ１１５ａでは入力されたＹ信号を１ラ
イン遅延し出力する。ラインメモリ１１５ａより出力さ
れたＹ信号は乗算回路１１６ｂ、１１７、およびライン
メモリ１１５ｂに入力される。ラインメモリ１１５ｂで
はラインメモリ１１５ａと同様に入力されたＹ信号を１
ライン遅延して出力する。ラインメモリ１１５ｂの出力
は乗算回路１１６ｃに入力される。なお、ラインメモリ
１１５ａ，１１５ｂの制御は入力端子１１１を介して第
２のメモリ制御回路９２より入力される上記データ書き
込み、および読み出し制御信号を用いて行うものとす
る。
に変換されたＹ信号はフリッカ除去回路９１に入力され
る。以下、図２を用いてフリッカ除去回路９１の動作を
説明する。入力端子４０を介して入力されたＹ信号は第
２のＶＬＰＦ１０１、およびラインメモリ４３に入力さ
れる。図３を用いて第２のＶＬＰＦ１０１の動作を説明
する。入力端子１１０を介して入力されたＹ信号は乗算
回路１１６ａ、およびラインメモリ１１５ａに入力され
る。ラインメモリ１１５ａでは入力されたＹ信号を１ラ
イン遅延し出力する。ラインメモリ１１５ａより出力さ
れたＹ信号は乗算回路１１６ｂ、１１７、およびライン
メモリ１１５ｂに入力される。ラインメモリ１１５ｂで
はラインメモリ１１５ａと同様に入力されたＹ信号を１
ライン遅延して出力する。ラインメモリ１１５ｂの出力
は乗算回路１１６ｃに入力される。なお、ラインメモリ
１１５ａ，１１５ｂの制御は入力端子１１１を介して第
２のメモリ制御回路９２より入力される上記データ書き
込み、および読み出し制御信号を用いて行うものとす
る。
【００５２】乗算回路１１６ａ〜１１６ｃに入力された
Ｙ信号は０．２５が乗算され出力される。また、乗算回
路１１７に入力されたＹ信号は０．５が乗算され出力さ
れる。乗算回路１１６ａ，１１６ｂの出力は加算回路１
１８で加算され、加算回路１２０、１２１に出力され
る。同様に、乗算回路１１６ｂ，１１６ｃの出力は加算
回路１１９で加算され、加算回路１２０、１２２に出力
される。加算回路１２０では加算回路１１８、および１
１９の出力が加算され、Ｙ信号の垂直高域成分が除去さ
れ出力端子１１２を介して出力される。上記出力端子１
１２より出力される信号は通常表示モード時におけるＹ
信号である。加算回路１２１では加算回路１１８と乗算
回路１１７の出力が加算され、出力端子１１３を介して
セレクタ１０２に出力される。同様に、加算回路１２２
では加算回路１１９と乗算回路１１７の出力が加算さ
れ、出力端子１１４を介してセレクタ１０２に出力され
る。なお、上述のように出力端子１１４より出力される
信号は拡大表示モード時にフレームメモリ７ａの第１フ
ィールドメモリに書き込まれるＹ信号であり、出力端子
１１３より出力される信号は拡大表示モード時にフレー
ムメモリ７ａの第２フィールドメモリに書き込まれるＹ
信号である。
Ｙ信号は０．２５が乗算され出力される。また、乗算回
路１１７に入力されたＹ信号は０．５が乗算され出力さ
れる。乗算回路１１６ａ，１１６ｂの出力は加算回路１
１８で加算され、加算回路１２０、１２１に出力され
る。同様に、乗算回路１１６ｂ，１１６ｃの出力は加算
回路１１９で加算され、加算回路１２０、１２２に出力
される。加算回路１２０では加算回路１１８、および１
１９の出力が加算され、Ｙ信号の垂直高域成分が除去さ
れ出力端子１１２を介して出力される。上記出力端子１
１２より出力される信号は通常表示モード時におけるＹ
信号である。加算回路１２１では加算回路１１８と乗算
回路１１７の出力が加算され、出力端子１１３を介して
セレクタ１０２に出力される。同様に、加算回路１２２
では加算回路１１９と乗算回路１１７の出力が加算さ
れ、出力端子１１４を介してセレクタ１０２に出力され
る。なお、上述のように出力端子１１４より出力される
信号は拡大表示モード時にフレームメモリ７ａの第１フ
ィールドメモリに書き込まれるＹ信号であり、出力端子
１１３より出力される信号は拡大表示モード時にフレー
ムメモリ７ａの第２フィールドメモリに書き込まれるＹ
信号である。
【００５３】一方、ラインメモリ４３に入力されたＹ信
号は１ライン遅延され出力される。なお、ラインメモリ
４３の制御は入力端子４１を介して第２のメモリ制御回
路９２より出力される上記データ書き込み、および読み
出し制御信号を用いて行うものとする。
号は１ライン遅延され出力される。なお、ラインメモリ
４３の制御は入力端子４１を介して第２のメモリ制御回
路９２より出力される上記データ書き込み、および読み
出し制御信号を用いて行うものとする。
【００５４】減算回路４４ではラインメモリ４３より出
力される１ライン遅延されたＹ信号より第２のＶＬＰＦ
１０１より出力されるＹ信号の垂直低域成分を減算する
ことによりＹ信号の垂直高域成分を分離する。（なお、
ラインメモリ４３では入力されたＹ信号と第２のＶＬＰ
Ｆ１０１より出力される垂直低域成分との位相をあわせ
るためにＹ信号を１ライン遅延する。）減算回路４４の
出力は第１のＨＬＰＦ４５とレジスタ４６へ入力され
る。
力される１ライン遅延されたＹ信号より第２のＶＬＰＦ
１０１より出力されるＹ信号の垂直低域成分を減算する
ことによりＹ信号の垂直高域成分を分離する。（なお、
ラインメモリ４３では入力されたＹ信号と第２のＶＬＰ
Ｆ１０１より出力される垂直低域成分との位相をあわせ
るためにＹ信号を１ライン遅延する。）減算回路４４の
出力は第１のＨＬＰＦ４５とレジスタ４６へ入力され
る。
【００５５】第１のＨＬＰＦ４５で分離されたＹ信号の
垂直高域−水平低域成分はリミッタ回路４９に入力され
るとともに、減算回路４７に入力される。減算回路４７
ではレジスタ４６で１クロック遅延された上記Ｙ信号の
垂直高域成分より、第１のＨＬＰＦ４５より出力される
上記Ｙ信号の垂直高域−水平低域成分を減算し、Ｙ信号
の垂直高域−水平高域成分を出力する。（なお、レジス
タ４６ではＹ信号の垂直高域成分と第１のＨＬＰＦ４５
より出力されるＹ信号の垂直高域−水平低域成分との位
相をあわせるためにＹ信号の垂直高域成分を１クロック
遅延する。）減算回路４７の出力は第１のＤＣ検出回路
４８、および加算回路５０に入力される。
垂直高域−水平低域成分はリミッタ回路４９に入力され
るとともに、減算回路４７に入力される。減算回路４７
ではレジスタ４６で１クロック遅延された上記Ｙ信号の
垂直高域成分より、第１のＨＬＰＦ４５より出力される
上記Ｙ信号の垂直高域−水平低域成分を減算し、Ｙ信号
の垂直高域−水平高域成分を出力する。（なお、レジス
タ４６ではＹ信号の垂直高域成分と第１のＨＬＰＦ４５
より出力されるＹ信号の垂直高域−水平低域成分との位
相をあわせるためにＹ信号の垂直高域成分を１クロック
遅延する。）減算回路４７の出力は第１のＤＣ検出回路
４８、および加算回路５０に入力される。
【００５６】第１のＤＣ検出回路４８では、減算回路４
７より出力されるＹ信号の垂直高域−水平高域成分から
Ｙ信号の水平方向の直流成分（ＤＣ成分）を検出する。
以下、簡単に本実施の形態に示す第１のＤＣ検出回路４
８の動作について説明する。第１のＤＣ検出回路４８で
はまず始めに、入力されたＹ信号の垂直高域−水平高域
成分をあらかじめ定められた値と比較することにより水
平方向の直流成分を検出する。具体的には、上記入力さ
れたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨと
したとき、例えば、ＹＨＨ≦ａ、かつＹＨＨ≧−ａの場
合直流成分を検出したと判断する。（ａは正の実数）な
お、ａを３程度に設定してシミュレーションを行った結
果、良好な結果が得られた。（なお、ＹＨＨの振幅は−
１２７以上１２８以下でシミュレーションを行った。）
７より出力されるＹ信号の垂直高域−水平高域成分から
Ｙ信号の水平方向の直流成分（ＤＣ成分）を検出する。
以下、簡単に本実施の形態に示す第１のＤＣ検出回路４
８の動作について説明する。第１のＤＣ検出回路４８で
はまず始めに、入力されたＹ信号の垂直高域−水平高域
成分をあらかじめ定められた値と比較することにより水
平方向の直流成分を検出する。具体的には、上記入力さ
れたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨと
したとき、例えば、ＹＨＨ≦ａ、かつＹＨＨ≧−ａの場
合直流成分を検出したと判断する。（ａは正の実数）な
お、ａを３程度に設定してシミュレーションを行った結
果、良好な結果が得られた。（なお、ＹＨＨの振幅は−
１２７以上１２８以下でシミュレーションを行った。）
【００５７】リミッタ４９では、上記第１のＤＣ検出回
路４８の直流検出情報に基づいて、入力された上記Ｙ信
号の垂直高域−水平低域成分の振幅を制限し出力する。
路４８の直流検出情報に基づいて、入力された上記Ｙ信
号の垂直高域−水平低域成分の振幅を制限し出力する。
【００５８】加算回路５０では減算回路４７、およびリ
ミッタ回路４９の出力を加算する。加算回路５２ではレ
ジスタ５１、および加算回路５０の出力を加算する。加
算回路５２の出力はセレクタ１０２に入力される。
ミッタ回路４９の出力を加算する。加算回路５２ではレ
ジスタ５１、および加算回路５０の出力を加算する。加
算回路５２の出力はセレクタ１０２に入力される。
【００５９】セレクタ１０２では加算回路５２の出力
（通常表示モードにおけるＹ信号）と出力端子１１３お
よび１１４を介して入力される第２のＶＬＰＦ１０１の
出力（拡大表示モードにおけるＹ信号）を入力端子１０
０を介して入力された通常／拡大表示モード切替信号に
基づいて切り換えて出力する。セレクタ１０２の出力は
出力端子４２ａ，４２ｂを介してフレームメモリ７ａに
入力される。なお、出力端子４２ａからは第１フィール
ドの映像信号、出力端子４２ｂからは第２フィールドの
映像信号が出力される。
（通常表示モードにおけるＹ信号）と出力端子１１３お
よび１１４を介して入力される第２のＶＬＰＦ１０１の
出力（拡大表示モードにおけるＹ信号）を入力端子１０
０を介して入力された通常／拡大表示モード切替信号に
基づいて切り換えて出力する。セレクタ１０２の出力は
出力端子４２ａ，４２ｂを介してフレームメモリ７ａに
入力される。なお、出力端子４２ａからは第１フィール
ドの映像信号、出力端子４２ｂからは第２フィールドの
映像信号が出力される。
【００６０】フリッカ除去回路９１でフリッカ成分を除
去、あるいは垂直方向に画像が補間されたＹ信号、およ
びＡ／Ｄ変換回路３ｂ，３ｃより出力される２つの色差
信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモ
リ７ａ〜７ｃへ出力される。以下、フレームメモリ７へ
の上記ディジタル映像信号の書き込み動作について説明
する。
去、あるいは垂直方向に画像が補間されたＹ信号、およ
びＡ／Ｄ変換回路３ｂ，３ｃより出力される２つの色差
信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモ
リ７ａ〜７ｃへ出力される。以下、フレームメモリ７へ
の上記ディジタル映像信号の書き込み動作について説明
する。
【００６１】第２のメモリ制御回路９２では６０Ｈｚの
フレーム周波数で入力されるノンインターレースのディ
ジタル映像信号をフィールド周波数６０Ｈｚのインター
レースのディジタル映像信号に変換するための制御信号
をフレームメモリ７へ出力する。具体的には、フレーム
メモリ７への書き込み時にフレーム構造で入力されるデ
ィジタル映像信号をフィールド構造に変換し書き込む。
Ｙ信号を例にとると、フリッカ除去回路９１の出力端子
４２ａから出力される第１フィールドのＹ信号をフレー
ムメモリ７ａの第１フィールドメモリに、出力端子４２
ｂから出力される第２フィールドのＹ信号をフレームメ
モリ７ａの第２フィールドメモリに書き込む。
フレーム周波数で入力されるノンインターレースのディ
ジタル映像信号をフィールド周波数６０Ｈｚのインター
レースのディジタル映像信号に変換するための制御信号
をフレームメモリ７へ出力する。具体的には、フレーム
メモリ７への書き込み時にフレーム構造で入力されるデ
ィジタル映像信号をフィールド構造に変換し書き込む。
Ｙ信号を例にとると、フリッカ除去回路９１の出力端子
４２ａから出力される第１フィールドのＹ信号をフレー
ムメモリ７ａの第１フィールドメモリに、出力端子４２
ｂから出力される第２フィールドのＹ信号をフレームメ
モリ７ａの第２フィールドメモリに書き込む。
【００６２】以下、第２のメモリ制御回路９２より出力
されるフレームメモリ７へのデータ書き込み制御信号の
発生方法について説明する。まず始めに、第１の同期検
出回路４より垂直同期信号が入力されると、第２のメモ
リ制御回路９２では入力端子９０より入力される通常／
拡大表示モード切り換え信号を用いて表示モードを検出
する。上記データ書き込み制御信号は通常表示モードと
拡大表示モードで異なるため、それぞれの場合の動作を
説明する。
されるフレームメモリ７へのデータ書き込み制御信号の
発生方法について説明する。まず始めに、第１の同期検
出回路４より垂直同期信号が入力されると、第２のメモ
リ制御回路９２では入力端子９０より入力される通常／
拡大表示モード切り換え信号を用いて表示モードを検出
する。上記データ書き込み制御信号は通常表示モードと
拡大表示モードで異なるため、それぞれの場合の動作を
説明する。
【００６３】通常表示モードの場合について説明する。
通常表示モードが検出されると、上記第２のメモリ制御
回路９２では次にフレームメモリ７に書き込むフィール
ドを設定するとともに、フリッカ除去回路９１へ通常表
示モードであることを示す信号を出力する。そして、上
記フィールド設定結果が第１フィールドの場合には奇数
ラインをフレームメモリ７の第１フィールドメモリに書
き込むための制御信号を発生し、第２フィールドの場合
には偶数ラインをフレームメモリ７の第２フィールドメ
モリへ書き込むための制御信号を発生する。具体的に
は、Ｙ信号の場合、上記フィールド設定結果が第１フィ
ールドならフリッカ除去回路９１の出力端子４２ａの出
力をフレームメモリ７ａの第１フィールドメモリに、フ
ィールド設定結果が第２フィールドならフリッカ除去回
路９１の出力端子４２ｂの出力をフレームメモリ７ａの
第２フィールドメモリに書き込むための信号を発生す
る。なお、上記制御は第１の同期検出回路４より出力さ
れる水平同期信号を用いて偶数／奇数ラインを判別し上
記制御信号を発生する。その際、フレームメモリ７へは
ＶＧＡ信号の有効映像信号部分のみが書き込まれるよう
制御する。
通常表示モードが検出されると、上記第２のメモリ制御
回路９２では次にフレームメモリ７に書き込むフィール
ドを設定するとともに、フリッカ除去回路９１へ通常表
示モードであることを示す信号を出力する。そして、上
記フィールド設定結果が第１フィールドの場合には奇数
ラインをフレームメモリ７の第１フィールドメモリに書
き込むための制御信号を発生し、第２フィールドの場合
には偶数ラインをフレームメモリ７の第２フィールドメ
モリへ書き込むための制御信号を発生する。具体的に
は、Ｙ信号の場合、上記フィールド設定結果が第１フィ
ールドならフリッカ除去回路９１の出力端子４２ａの出
力をフレームメモリ７ａの第１フィールドメモリに、フ
ィールド設定結果が第２フィールドならフリッカ除去回
路９１の出力端子４２ｂの出力をフレームメモリ７ａの
第２フィールドメモリに書き込むための信号を発生す
る。なお、上記制御は第１の同期検出回路４より出力さ
れる水平同期信号を用いて偶数／奇数ラインを判別し上
記制御信号を発生する。その際、フレームメモリ７へは
ＶＧＡ信号の有効映像信号部分のみが書き込まれるよう
制御する。
【００６４】フレームメモリ７ａ〜７ｃに入力されたノ
ンインターレースのディジタル映像信号は、第２のメモ
リ制御回路９２より出力される上記書き込み制御信号に
基づきフィールド構造のディジタル映像信号（インター
レース構造のディジタル映像信号）に変換され、フレー
ムメモリ７ａ〜７ｃ内へ記憶される。なお、本実施の形
態では、従来例と同様にフレームメモリ７は第１フィー
ルド用および第２フィールド用の２枚のフィールドメモ
リで構成されているものとする。よって、上記第２のメ
モリ制御回路９２では、インターレース構造に変換され
たディジタル映像信号をフレームメモリ７へ書き込むた
めに、上記２つのフィールドメモリの切り換え制御信号
を上記フィールド判別結果に基づき発生する。また、第
２のメモリ制御回路９２では、フレームメモリ７へのデ
ータの書き込み制御信号（データの書き込みアドレス、
フィールドメモリの切り換え信号、書き込み制御信号な
ど）を第１の同期検出回路４で検出された垂直同期信
号、および水平同期信号をもとに発生する。
ンインターレースのディジタル映像信号は、第２のメモ
リ制御回路９２より出力される上記書き込み制御信号に
基づきフィールド構造のディジタル映像信号（インター
レース構造のディジタル映像信号）に変換され、フレー
ムメモリ７ａ〜７ｃ内へ記憶される。なお、本実施の形
態では、従来例と同様にフレームメモリ７は第１フィー
ルド用および第２フィールド用の２枚のフィールドメモ
リで構成されているものとする。よって、上記第２のメ
モリ制御回路９２では、インターレース構造に変換され
たディジタル映像信号をフレームメモリ７へ書き込むた
めに、上記２つのフィールドメモリの切り換え制御信号
を上記フィールド判別結果に基づき発生する。また、第
２のメモリ制御回路９２では、フレームメモリ７へのデ
ータの書き込み制御信号（データの書き込みアドレス、
フィールドメモリの切り換え信号、書き込み制御信号な
ど）を第１の同期検出回路４で検出された垂直同期信
号、および水平同期信号をもとに発生する。
【００６５】一方、入力端子１６を介して入力されたＴ
Ｖ側の同期信号は第２の同期検出回路１２で垂直同期信
号、および水平同期信号が検出される。その際、フィー
ルドの判別も上記第２の同期検出回路１２で行われる。
第２のＰＬＬ回路１１では、第２の同期検出回路１２で
検出された水平同期信号を基準にしてテレビ側の基準ク
ロックを発生する。その際、色差信号のサンプリングク
ロックの周波数はＹ信号のサンプリングクロックの周波
数の半分に分周される。第２のＰＬＬ回路１１で発生し
た上記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第
２のメモリ制御回路９２へ入力される。なお、第２の同
期検出回路１２で検出された垂直同期信号、水平同期信
号、およびフィールド判別結果は第２のメモリ制御回路
９２へも入力される。
Ｖ側の同期信号は第２の同期検出回路１２で垂直同期信
号、および水平同期信号が検出される。その際、フィー
ルドの判別も上記第２の同期検出回路１２で行われる。
第２のＰＬＬ回路１１では、第２の同期検出回路１２で
検出された水平同期信号を基準にしてテレビ側の基準ク
ロックを発生する。その際、色差信号のサンプリングク
ロックの周波数はＹ信号のサンプリングクロックの周波
数の半分に分周される。第２のＰＬＬ回路１１で発生し
た上記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第
２のメモリ制御回路９２へ入力される。なお、第２の同
期検出回路１２で検出された垂直同期信号、水平同期信
号、およびフィールド判別結果は第２のメモリ制御回路
９２へも入力される。
【００６６】第２のメモリ制御回路９２では、上記垂直
同期信号、水平同期信号、およびフィールド判別結果を
もとに上記フレームメモリ７内に記憶されたインターレ
ース画像を読み出すための読み出し制御信号（上記フィ
ールドメモリの切り換え信号、データの読み出しアドレ
ス、読み出し制御信号など）を発生する。フレームメモ
リ７ａ〜７ｃでは第２のメモリ制御回路９２より出力さ
れる上記読み出し制御信号に基づきインターレース構造
のディジタル映像信号を出力する。
同期信号、水平同期信号、およびフィールド判別結果を
もとに上記フレームメモリ７内に記憶されたインターレ
ース画像を読み出すための読み出し制御信号（上記フィ
ールドメモリの切り換え信号、データの読み出しアドレ
ス、読み出し制御信号など）を発生する。フレームメモ
リ７ａ〜７ｃでは第２のメモリ制御回路９２より出力さ
れる上記読み出し制御信号に基づきインターレース構造
のディジタル映像信号を出力する。
【００６７】フレームメモリ７ａ〜７ｃより読み出され
たインターレース構造のディジタル映像信号は水平補間
回路９３ａ〜９３ｃに入力される。以下、図４を用いて
水平補間回路９３の通常表示モード時の動作を説明す
る。入力端子１３０を介して入力された映像信号はセレ
クタ１３９に入力される。セレクタ１３９では入力端子
１３３より入力された通常表示モード信号により上記入
力された映像信号を出力する。
たインターレース構造のディジタル映像信号は水平補間
回路９３ａ〜９３ｃに入力される。以下、図４を用いて
水平補間回路９３の通常表示モード時の動作を説明す
る。入力端子１３０を介して入力された映像信号はセレ
クタ１３９に入力される。セレクタ１３９では入力端子
１３３より入力された通常表示モード信号により上記入
力された映像信号を出力する。
【００６８】水平補間回路９３ａ〜９３ｃより出力され
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃでインターレース構造のアナログ映像
信号に変換される。Ｄ／Ａ変換回路９ａより出力される
Ｙ信号は同期付加回路１３で垂直同期信号、および水平
同期信号が付加された後に出力端子１５ａを介して出力
される。なお、同期付加回路１３は第２の同期検出回路
１２より出力される垂直同期信号、水平同期信号、およ
びフィールド判別結果に基づく同期信号を発生しＹ信号
に付加する。
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃでインターレース構造のアナログ映像
信号に変換される。Ｄ／Ａ変換回路９ａより出力される
Ｙ信号は同期付加回路１３で垂直同期信号、および水平
同期信号が付加された後に出力端子１５ａを介して出力
される。なお、同期付加回路１３は第２の同期検出回路
１２より出力される垂直同期信号、水平同期信号、およ
びフィールド判別結果に基づく同期信号を発生しＹ信号
に付加する。
【００６９】また、Ｄ／Ａ変換回路９ｂ，９ｃより出力
される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）はクロマエンコーダ回路１４で変調色信号（Ｃ信
号）に変換され出力端子１５ｂを介して出力される。な
お、クロマエンコードの際（２つの色差信号を変調色信
号に変換する際）には第２の同期検出回路１２より出力
される垂直同期信号、水平同期信号、およびフィールド
判別結果に基づき２つの色差信号に変調を施す。
される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）はクロマエンコーダ回路１４で変調色信号（Ｃ信
号）に変換され出力端子１５ｂを介して出力される。な
お、クロマエンコードの際（２つの色差信号を変調色信
号に変換する際）には第２の同期検出回路１２より出力
される垂直同期信号、水平同期信号、およびフィールド
判別結果に基づき２つの色差信号に変調を施す。
【００７０】次に、拡大表示モードの場合について説明
する。拡大表示モードが検出されると、上記第２のメモ
リ制御回路９２では入力端子９０より入力される画面拡
大位置情報に基づいて画面拡大範囲を設定するととも
に、フリッカ除去回路９１に通常／拡大表示モード切り
換え信号（拡大表示モード信号）を出力する。フリッカ
除去回路９１では上記拡大表示モード信号が入力される
と第２のＶＬＰＦ１０１より出力される第１フィール
ド、および第２フィールドの垂直方向に補間されたＹ信
号が出力端子４２ａおよび４２ｂを介して出力される。
する。拡大表示モードが検出されると、上記第２のメモ
リ制御回路９２では入力端子９０より入力される画面拡
大位置情報に基づいて画面拡大範囲を設定するととも
に、フリッカ除去回路９１に通常／拡大表示モード切り
換え信号（拡大表示モード信号）を出力する。フリッカ
除去回路９１では上記拡大表示モード信号が入力される
と第２のＶＬＰＦ１０１より出力される第１フィール
ド、および第２フィールドの垂直方向に補間されたＹ信
号が出力端子４２ａおよび４２ｂを介して出力される。
【００７１】また、上記第２のメモリ制御回路９２では
拡大表示モードが検出されると映像信号をフレームメモ
リ７内の第１フィールド、および第２フィールドに書き
込むための制御信号を発生する。Ｙ信号の場合、フリッ
カ除去回路９１の出力端子４２ａの出力をフレームメモ
リ７ａの第１フィールドメモリに、出力端子４２ｂの出
力をフレームメモリ７ａの第２フィールドメモリに同時
に書き込むための制御信号を発生する。また、２つの色
差信号の場合には、フレームメモリ７ｂ，７ｃ内の第１
フィールドメモリ、および第２フィールドメモリに同一
ラインのデータが書き込まれる。
拡大表示モードが検出されると映像信号をフレームメモ
リ７内の第１フィールド、および第２フィールドに書き
込むための制御信号を発生する。Ｙ信号の場合、フリッ
カ除去回路９１の出力端子４２ａの出力をフレームメモ
リ７ａの第１フィールドメモリに、出力端子４２ｂの出
力をフレームメモリ７ａの第２フィールドメモリに同時
に書き込むための制御信号を発生する。また、２つの色
差信号の場合には、フレームメモリ７ｂ，７ｃ内の第１
フィールドメモリ、および第２フィールドメモリに同一
ラインのデータが書き込まれる。
【００７２】具体的には、まず始め第１の同期検出回路
４で検出された垂直同期信号、および水平同期信号を用
いて拡大時の画像の先頭ライン、および水平方向の先頭
画素の位置を検出する。そして、検出した上記先頭ライ
ン、および水平方向の先頭画素の位置を基準に上記画面
拡大範囲内に属するデータをフレームメモリ７へ書き込
むための制御信号を発生する。結果、通常表示モードの
場合にはフレームメモリ７内の第１フィールドメモリと
第２フィールドメモリに交互に映像信号が書き込まれる
のに対して、拡大表示モードの場合には同時にフレーム
メモリ７内の第１フィールドメモリ、および第２フィー
ルドメモリに映像信号が書き込まれる。なお、本実施の
形態ではフリッカ成分の目立つＹ信号に関してはフリッ
カ除去回路９１より出力される各フィールドの映像信号
を上記フレームメモリ７ａに書き込むとともに、フリッ
カの目立たない２つの色差信号に関しては同一ラインの
映像信号を上記フレームメモリ７ｂ，７ｃ内の上記各フ
ィールドメモリ内に書き込むことにより拡大表示モード
時における回路規模の削減をはかっている。
４で検出された垂直同期信号、および水平同期信号を用
いて拡大時の画像の先頭ライン、および水平方向の先頭
画素の位置を検出する。そして、検出した上記先頭ライ
ン、および水平方向の先頭画素の位置を基準に上記画面
拡大範囲内に属するデータをフレームメモリ７へ書き込
むための制御信号を発生する。結果、通常表示モードの
場合にはフレームメモリ７内の第１フィールドメモリと
第２フィールドメモリに交互に映像信号が書き込まれる
のに対して、拡大表示モードの場合には同時にフレーム
メモリ７内の第１フィールドメモリ、および第２フィー
ルドメモリに映像信号が書き込まれる。なお、本実施の
形態ではフリッカ成分の目立つＹ信号に関してはフリッ
カ除去回路９１より出力される各フィールドの映像信号
を上記フレームメモリ７ａに書き込むとともに、フリッ
カの目立たない２つの色差信号に関しては同一ラインの
映像信号を上記フレームメモリ７ｂ，７ｃ内の上記各フ
ィールドメモリ内に書き込むことにより拡大表示モード
時における回路規模の削減をはかっている。
【００７３】さらに、第２のメモリ制御回路９２では、
第２の同期検出回路１２より入力される垂直同期信号、
水平同期信号、およびフィールド判別結果をもとに上記
フレームメモリ７内に記憶されたインターレース画像を
読み出すための読み出し制御信号（上記フィールドメモ
リの切り換え信号、データの読み出しアドレス、読み出
し制御信号など）を発生する。フレームメモリ７ａ〜７
ｃでは第２のメモリ制御回路９２より出力される上記読
み出し制御信号に基づきインターレース構造のディジタ
ル映像信号を出力する。なお、拡大表示モード時、イン
ターレース構造のディジタル映像信号は通常表示モード
時の半分の周波数で読み出される。
第２の同期検出回路１２より入力される垂直同期信号、
水平同期信号、およびフィールド判別結果をもとに上記
フレームメモリ７内に記憶されたインターレース画像を
読み出すための読み出し制御信号（上記フィールドメモ
リの切り換え信号、データの読み出しアドレス、読み出
し制御信号など）を発生する。フレームメモリ７ａ〜７
ｃでは第２のメモリ制御回路９２より出力される上記読
み出し制御信号に基づきインターレース構造のディジタ
ル映像信号を出力する。なお、拡大表示モード時、イン
ターレース構造のディジタル映像信号は通常表示モード
時の半分の周波数で読み出される。
【００７４】フレームメモリ７ａ〜７ｃより読み出され
たインターレース構造のディジタル映像信号は水平補間
回路９３ａ〜９３ｃに入力される。以下、図４を用いて
水平補間回路９３の拡大表示モード時の動作を説明す
る。入力端子１３０を介して入力された映像信号はレジ
スタ１３４、加算回路１３６に入力される。レジスタ１
３４で１クロック遅延された映像信号はレジスタ１３５
およびセレクタ１３８に入力される。また、レジスタ１
３５で１クロック遅延された映像信号は加算回路１３６
に入力される。加算回路１３６では入力端子１３０を介
して入力された映像信号とレジスタ１３５の出力を加算
して出力する。乗算回路１３７ではレジスタ１３５の出
力に０．５を乗算して出力する。乗算回路１３７の出力
はセレクタ１３８に入力される。セレクタ１３８では、
入力端子１３２を介して入力される切り換え信号により
レジスタ１３４の出力と乗算回路１３７の出力を交互に
切り換えてセレクタ１３９に出力する。なお、レジスタ
１３４の出力画像は原画像、乗算回路１３７の出力画像
は水平方向両隣りの平均値補間画像、セレクタ１３８の
出力は拡大表示モードにおける画像である。セレクタ１
３９では入力端子１３３を介して入力される拡大表示モ
ード信号によりセレクタ１３８の出力が選択される。セ
レクタ１３９の出力は出力端子１３１を介してＤ／Ａ変
換回路９ａ〜９ｃに出力される。
たインターレース構造のディジタル映像信号は水平補間
回路９３ａ〜９３ｃに入力される。以下、図４を用いて
水平補間回路９３の拡大表示モード時の動作を説明す
る。入力端子１３０を介して入力された映像信号はレジ
スタ１３４、加算回路１３６に入力される。レジスタ１
３４で１クロック遅延された映像信号はレジスタ１３５
およびセレクタ１３８に入力される。また、レジスタ１
３５で１クロック遅延された映像信号は加算回路１３６
に入力される。加算回路１３６では入力端子１３０を介
して入力された映像信号とレジスタ１３５の出力を加算
して出力する。乗算回路１３７ではレジスタ１３５の出
力に０．５を乗算して出力する。乗算回路１３７の出力
はセレクタ１３８に入力される。セレクタ１３８では、
入力端子１３２を介して入力される切り換え信号により
レジスタ１３４の出力と乗算回路１３７の出力を交互に
切り換えてセレクタ１３９に出力する。なお、レジスタ
１３４の出力画像は原画像、乗算回路１３７の出力画像
は水平方向両隣りの平均値補間画像、セレクタ１３８の
出力は拡大表示モードにおける画像である。セレクタ１
３９では入力端子１３３を介して入力される拡大表示モ
ード信号によりセレクタ１３８の出力が選択される。セ
レクタ１３９の出力は出力端子１３１を介してＤ／Ａ変
換回路９ａ〜９ｃに出力される。
【００７５】水平補間回路９３ａ〜９３ｃより出力され
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃでインターレース構造のアナログ映像
信号に変換される。Ｄ／Ａ変換回路９ａより出力される
Ｙ信号は同期付加回路１３で垂直同期信号、および水平
同期信号が付加された後に出力端子１５ａを介して出力
される。なお、同期付加回路１３は第２の同期検出回路
１２より出力される垂直同期信号、水平同期信号、およ
びフィールド判別結果に基づく同期信号を発生しＹ信号
に付加する。
たインターレース構造のディジタル映像信号はＤ／Ａ変
換回路９ａ〜９ｃでインターレース構造のアナログ映像
信号に変換される。Ｄ／Ａ変換回路９ａより出力される
Ｙ信号は同期付加回路１３で垂直同期信号、および水平
同期信号が付加された後に出力端子１５ａを介して出力
される。なお、同期付加回路１３は第２の同期検出回路
１２より出力される垂直同期信号、水平同期信号、およ
びフィールド判別結果に基づく同期信号を発生しＹ信号
に付加する。
【００７６】また、Ｄ／Ａ変換回路９ｂ，９ｃより出力
される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）はクロマエンコーダ回路１４で変調色信号（Ｃ信
号）に変換され出力端子１５ｂを介して出力される。な
お、クロマエンコードの際（２つの色差信号を変調色信
号に変換する際）には第２の同期検出回路１２より出力
される垂直同期信号、水平同期信号、およびフィールド
判別結果に基づき２つの色差信号に変調を施す。
される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信
号）はクロマエンコーダ回路１４で変調色信号（Ｃ信
号）に変換され出力端子１５ｂを介して出力される。な
お、クロマエンコードの際（２つの色差信号を変調色信
号に変換する際）には第２の同期検出回路１２より出力
される垂直同期信号、水平同期信号、およびフィールド
判別結果に基づき２つの色差信号に変調を施す。
【００７７】本実施の形態の走査線変換装置は、以上の
ように、Ｙ信号の垂直方向の画素を補間する際、第２フ
ィールドの映像信号を第１フィールドと同一の映像信号
で補間し、その後３タップの垂直低域通過フィルタで垂
直方向の帯域を制限することによりフリッカ成分を除去
して出力するので、従来の拡大方法で問題であった解像
度の低下、およびフリッカの発生を極力抑えることがで
き、視覚的に非常に良好な画面を得ることができる。２
つの色差信号についてはＹ信号に比べてフリッカが気に
ならないので、垂直方向の補間は第２フィールドの映像
信号を第１フィールドと同一の映像信号で補間するだけ
で十分であり、フリッカ除去回路９１が不要であるので
回路規模を小さくすることができる。また、水平方向の
補間についてはノンインターレース画像をインターレー
ス画像に変換した後に行うため、通常の半分の周波数で
補間処理ができ、ＬＳＩ化した際に消費電力を小さく抑
えることができる。なお、水平方向の補間として隣接す
る画素の平均値補間を採用したがこれに限るものではな
く、同一ライン上の前画素の繰り返し補間を採用しても
同様の効果を奏する。さらに、通常表示モード時のフレ
ームメモリ７への書き込み制御方法に関しては、実施の
形態に示すものに限るものではない。例えば、上記拡大
表示モード時と同様にフレームメモリ７内のフィールド
メモリを切り換えて、１フレームの映像信号の奇数ライ
ン目をフレームメモリ７内の第１フィールドメモリに、
偶数ライン目を第２フィールドメモリに書き込むように
制御しても同様の効果を奏する。また、拡大時のフリッ
カ除去回路の構成は図３に示すものに限るものではな
い。
ように、Ｙ信号の垂直方向の画素を補間する際、第２フ
ィールドの映像信号を第１フィールドと同一の映像信号
で補間し、その後３タップの垂直低域通過フィルタで垂
直方向の帯域を制限することによりフリッカ成分を除去
して出力するので、従来の拡大方法で問題であった解像
度の低下、およびフリッカの発生を極力抑えることがで
き、視覚的に非常に良好な画面を得ることができる。２
つの色差信号についてはＹ信号に比べてフリッカが気に
ならないので、垂直方向の補間は第２フィールドの映像
信号を第１フィールドと同一の映像信号で補間するだけ
で十分であり、フリッカ除去回路９１が不要であるので
回路規模を小さくすることができる。また、水平方向の
補間についてはノンインターレース画像をインターレー
ス画像に変換した後に行うため、通常の半分の周波数で
補間処理ができ、ＬＳＩ化した際に消費電力を小さく抑
えることができる。なお、水平方向の補間として隣接す
る画素の平均値補間を採用したがこれに限るものではな
く、同一ライン上の前画素の繰り返し補間を採用しても
同様の効果を奏する。さらに、通常表示モード時のフレ
ームメモリ７への書き込み制御方法に関しては、実施の
形態に示すものに限るものではない。例えば、上記拡大
表示モード時と同様にフレームメモリ７内のフィールド
メモリを切り換えて、１フレームの映像信号の奇数ライ
ン目をフレームメモリ７内の第１フィールドメモリに、
偶数ライン目を第２フィールドメモリに書き込むように
制御しても同様の効果を奏する。また、拡大時のフリッ
カ除去回路の構成は図３に示すものに限るものではな
い。
【００７８】実施の形態ではリミッタ４９の形状を直流
成分とそれ以外で切り換えたがこれに限るものではな
く、第１のＤＣ検出回路４８での直流検出レベルを複数
種類用意しておき、上記複数種類の検出レベルに応じて
リミッタ４９の形状を変えるように構成してもよい。
成分とそれ以外で切り換えたがこれに限るものではな
く、第１のＤＣ検出回路４８での直流検出レベルを複数
種類用意しておき、上記複数種類の検出レベルに応じて
リミッタ４９の形状を変えるように構成してもよい。
【００７９】実施の形態では減算回路４７より出力され
るＹ信号の垂直高域−水平高域成分を用いて水平方向の
直流成分を検出したがこれに限るものではなく、例え
ば、減算回路４４より出力されるＹ信号の垂直高域成分
より水平方向の直流成分を検出する、あるいは入力され
たＹ信号より直接水平方向の直流成分を検出しても同様
の効果を奏することは言うまでもない。また、実施の形
態ではリミッタ４９で第１のＨＬＰＦ４５より入力され
る垂直高域−水平低域成分の振幅を抑圧する場合につい
て述べたが、若干フリッカが発生するが上記垂直高域−
水平低域成分の振幅を増大させ出力画像にフィードバッ
クしてもよくその際は垂直解像度がさらにあがる。ま
た、上記リミッタ４９は複数の振幅変換データを有して
おり、それをユーザ、あるいはパソコンなどが絵柄を判
別して切り換えて（例えば、解像度を必要とするときは
２倍に設定し、フリッカを完全に除去したい場合は０．
５倍に設定し、その他の場合は１．０に設定する等）も
同様の効果を奏する。
るＹ信号の垂直高域−水平高域成分を用いて水平方向の
直流成分を検出したがこれに限るものではなく、例え
ば、減算回路４４より出力されるＹ信号の垂直高域成分
より水平方向の直流成分を検出する、あるいは入力され
たＹ信号より直接水平方向の直流成分を検出しても同様
の効果を奏することは言うまでもない。また、実施の形
態ではリミッタ４９で第１のＨＬＰＦ４５より入力され
る垂直高域−水平低域成分の振幅を抑圧する場合につい
て述べたが、若干フリッカが発生するが上記垂直高域−
水平低域成分の振幅を増大させ出力画像にフィードバッ
クしてもよくその際は垂直解像度がさらにあがる。ま
た、上記リミッタ４９は複数の振幅変換データを有して
おり、それをユーザ、あるいはパソコンなどが絵柄を判
別して切り換えて（例えば、解像度を必要とするときは
２倍に設定し、フリッカを完全に除去したい場合は０．
５倍に設定し、その他の場合は１．０に設定する等）も
同様の効果を奏する。
【００８０】なお、上記実施の形態ではノンインターレ
ース画像の一例としてパソコンのＶＧＡ信号を用いて走
査線変換装置の動作を説明したがこれに限るものではな
く、ノンインターレースで入力される画像（例えば、現
在欧州で規格審議が進んでいるＤＶＢ、米国で規格化が
進んでいるＡＴＶ、あるいは日本で規格化が進んでいる
ＩＳＤＢのようなディジタル放送で送られてくるノンイ
ンターレース画像、あるいはパソコンの他の表示モード
時の画像など。）をインターレース画像に変換する場合
なら上記走査線変換装置を用いてフリッカ成分を除去し
て出力すれば同様の効果を奏する。
ース画像の一例としてパソコンのＶＧＡ信号を用いて走
査線変換装置の動作を説明したがこれに限るものではな
く、ノンインターレースで入力される画像（例えば、現
在欧州で規格審議が進んでいるＤＶＢ、米国で規格化が
進んでいるＡＴＶ、あるいは日本で規格化が進んでいる
ＩＳＤＢのようなディジタル放送で送られてくるノンイ
ンターレース画像、あるいはパソコンの他の表示モード
時の画像など。）をインターレース画像に変換する場合
なら上記走査線変換装置を用いてフリッカ成分を除去し
て出力すれば同様の効果を奏する。
【００８１】また、実施の形態ではＲ、Ｇ、およびＢ信
号をマトリクス回路１０でＹ信号、および２つの色差信
号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後にＹ
信号のフリッカ成分のみ除去したがこれに限るものでは
なく、Ｒ、Ｇ、およびＢ信号中に含まれるフリッカ成分
を上記フリッカ除去回路３１で除去して出力してもよ
い。また、Ｒ−Ｙ信号、およびＢ−Ｙ信号よりフリッカ
成分を上記フリッカ除去回路３１で除去してもよい。ま
た、色差信号中のフリッカ成分を除去する際は輝度信号
中のフリッカ成分を除去する場合とフリッカ除去回路３
１の特性、あるいは構成を変えてもよい。また、各色差
信号で上記フリッカ除去回路３１の特性、あるいは構成
を変えてもよいことはいうまでもない。
号をマトリクス回路１０でＹ信号、および２つの色差信
号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後にＹ
信号のフリッカ成分のみ除去したがこれに限るものでは
なく、Ｒ、Ｇ、およびＢ信号中に含まれるフリッカ成分
を上記フリッカ除去回路３１で除去して出力してもよ
い。また、Ｒ−Ｙ信号、およびＢ−Ｙ信号よりフリッカ
成分を上記フリッカ除去回路３１で除去してもよい。ま
た、色差信号中のフリッカ成分を除去する際は輝度信号
中のフリッカ成分を除去する場合とフリッカ除去回路３
１の特性、あるいは構成を変えてもよい。また、各色差
信号で上記フリッカ除去回路３１の特性、あるいは構成
を変えてもよいことはいうまでもない。
【００８２】なお、実施の形態において、細かい文字な
どのない画像、あるいは視距離が長い場合は従来例に示
すように垂直方向の高域成分を除去した画像を出力する
ように走査線変換装置を構成してもよい。また、上記実
施の形態ではマトリクス回路１０で輝度信号（Ｙ信号）
と２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に
変換したがこれに限るものではなく、例えば、輝度信号
（Ｙ信号）と２つの色信号（Ｕ、およびＶ信号）、ある
いは輝度信号（Ｙ信号）、および他の色信号に変換して
た後にＹ信号からフリッカ成分を除去し、インターレー
ス画像に変換しても同様の効果を奏することはいうまで
もない。また、２つの色差信号を変調色信号に変換した
後に走査線変換を行ってもよい。
どのない画像、あるいは視距離が長い場合は従来例に示
すように垂直方向の高域成分を除去した画像を出力する
ように走査線変換装置を構成してもよい。また、上記実
施の形態ではマトリクス回路１０で輝度信号（Ｙ信号）
と２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に
変換したがこれに限るものではなく、例えば、輝度信号
（Ｙ信号）と２つの色信号（Ｕ、およびＶ信号）、ある
いは輝度信号（Ｙ信号）、および他の色信号に変換して
た後にＹ信号からフリッカ成分を除去し、インターレー
ス画像に変換しても同様の効果を奏することはいうまで
もない。また、２つの色差信号を変調色信号に変換した
後に走査線変換を行ってもよい。
【００８３】また、実施の形態では水平方向の低域通過
フィルタ、垂直方向の低域通過フィルタを、図１１に示
すように構成したがフィルタの構成（タップ数、フィル
タの形状、および種類（ＦＩＲフィルタ，ＩＩＲフィル
タなど））、および周波数特性などはこれに限るもので
はない。また、実施の形態では、垂直方向の高域通過フ
ィルタを入力信号より垂直低域通過フィルタの出力を減
算することにより構成したがこれに限るものではない。
例えば、垂直高域通過フィルタ、および垂直低域通過フ
ィルタを別々に構成する、あるいは、垂直高域通過フィ
ルタを用いて垂直高域成分を分離した後、入力信号より
上記垂直高域成分を減算することにより垂直低域通過フ
ィルタを構成してもよい。同様に、水平低域通過フィル
タ、および水平高域通過フィルタを別々に構成する、あ
るいは、水平高域通過フィルタを用いて水平高域成分を
分離した後、入力信号より上記水平高域成分を減算する
ことにより水平低域通過フィルタを構成してもよい。
フィルタ、垂直方向の低域通過フィルタを、図１１に示
すように構成したがフィルタの構成（タップ数、フィル
タの形状、および種類（ＦＩＲフィルタ，ＩＩＲフィル
タなど））、および周波数特性などはこれに限るもので
はない。また、実施の形態では、垂直方向の高域通過フ
ィルタを入力信号より垂直低域通過フィルタの出力を減
算することにより構成したがこれに限るものではない。
例えば、垂直高域通過フィルタ、および垂直低域通過フ
ィルタを別々に構成する、あるいは、垂直高域通過フィ
ルタを用いて垂直高域成分を分離した後、入力信号より
上記垂直高域成分を減算することにより垂直低域通過フ
ィルタを構成してもよい。同様に、水平低域通過フィル
タ、および水平高域通過フィルタを別々に構成する、あ
るいは、水平高域通過フィルタを用いて水平高域成分を
分離した後、入力信号より上記水平高域成分を減算する
ことにより水平低域通過フィルタを構成してもよい。
【００８４】
【発明の効果】この発明は、以上に説明したように構成
されているので、以下に示すような効果を奏する。
されているので、以下に示すような効果を奏する。
【００８５】１フレーム単位で入力されるノンインター
レース画像を１フィールド単位のインターレース画像に
変換する際、画面拡大時に画面拡大位置情報発生手段に
より画面拡大位置情報を発生する。上記画面拡大位置情
報発生手段より出力される画面垂直拡大位置情報に基づ
き、垂直方向補間手段では垂直方向の画素を補間する。
また、上記画面拡大位置情報発生手段より出力される画
面水平拡大位置情報に基づき、水平方向補間手段では水
平方向の画素を補間する。上記、垂直方向補間手段では
垂直方向の画素を補間する際、隣接する上、あるいは下
の画素で補間した後、垂直方向の帯域を制限しフリッカ
成分を除去し出力するので、従来の拡大方法で問題であ
った解像度の低下、およびフリッカの発生が極力抑える
ことができ、視覚的に非常に良好な画面を得ることがで
きる。
レース画像を１フィールド単位のインターレース画像に
変換する際、画面拡大時に画面拡大位置情報発生手段に
より画面拡大位置情報を発生する。上記画面拡大位置情
報発生手段より出力される画面垂直拡大位置情報に基づ
き、垂直方向補間手段では垂直方向の画素を補間する。
また、上記画面拡大位置情報発生手段より出力される画
面水平拡大位置情報に基づき、水平方向補間手段では水
平方向の画素を補間する。上記、垂直方向補間手段では
垂直方向の画素を補間する際、隣接する上、あるいは下
の画素で補間した後、垂直方向の帯域を制限しフリッカ
成分を除去し出力するので、従来の拡大方法で問題であ
った解像度の低下、およびフリッカの発生が極力抑える
ことができ、視覚的に非常に良好な画面を得ることがで
きる。
【００８６】加えて、従来の走査線変換装置に簡単な回
路を追加するだけで実現することができ、従来の拡大回
路に比べても回路規模を少し増加することにより、フリ
ッカの抑圧された良好な拡大画像を得ることができる。
路を追加するだけで実現することができ、従来の拡大回
路に比べても回路規模を少し増加することにより、フリ
ッカの抑圧された良好な拡大画像を得ることができる。
【００８７】また、１フレーム単位のノンインターレー
ス画像を１フィールド単位のインターレース画像に変換
した後に、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素の補間
をするので、補間処理を行う際のクロック周波数をノン
インターレース画像の状態で行う場合と比較して半分の
周波数で補間処理ができ、ＬＳＩ化した際に消費電力を
小さく抑えることができる。
ス画像を１フィールド単位のインターレース画像に変換
した後に、上記画面拡大位置情報発生手段より出力され
る画面水平拡大位置情報に基づき水平方向の画素の補間
をするので、補間処理を行う際のクロック周波数をノン
インターレース画像の状態で行う場合と比較して半分の
周波数で補間処理ができ、ＬＳＩ化した際に消費電力を
小さく抑えることができる。
【００８８】また、上記垂直方向補間手段において上記
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素の補間を行う際、隣接
する上、あるいは下の画素で補間画素を生成する。その
後、輝度信号についてのみ垂直方向の帯域を制限してフ
リッカ除去を行い、色差信号についてはフリッカ除去回
路を設けないので、回路規模をほぼ１／３程度に削減で
きるとともに、視覚的に良好な拡大画像を得ることがで
きる。
画面拡大位置情報発生手段より出力される画面垂直拡大
位置情報に基づき垂直方向の画素の補間を行う際、隣接
する上、あるいは下の画素で補間画素を生成する。その
後、輝度信号についてのみ垂直方向の帯域を制限してフ
リッカ除去を行い、色差信号についてはフリッカ除去回
路を設けないので、回路規模をほぼ１／３程度に削減で
きるとともに、視覚的に良好な拡大画像を得ることがで
きる。
【図１】 この発明の実施の形態である走査線変換装置
のブロック構成図である。
のブロック構成図である。
【図２】 図１におけるフリッカ除去回路９１のブロッ
ク構成図である。
ク構成図である。
【図３】 図２における第２のＶＬＰＦ１０１のブロッ
ク構成図である。
ク構成図である。
【図４】 この発明の実施の形態における水平補間回路
９３のブロック構成図である。
９３のブロック構成図である。
【図５】 垂直方向の補間方法を示すフローチャートで
ある。
ある。
【図６】 垂直方向の補間による第１フィールドの映像
信号と第２フィールドの映像信号の生成方法を示す図で
ある。
信号と第２フィールドの映像信号の生成方法を示す図で
ある。
【図７】 ノンインターレース画像の空間周波数特性を
示す図である。
示す図である。
【図８】 インターレース画像の空間周波数特性を示す
図である。
図である。
【図９】 インターレース画像の２次元周波数特性を示
す図である。
す図である。
【図１０】 従来の走査線変換装置のブロック構成図で
ある。
ある。
【図１１】 第１のＶＬＰＦ６のブロック構成図であ
る。
る。
【図１２】 図１１に示す第１のＶＬＰＦ６の周波数特
性を示す図である。
性を示す図である。
６ 第１のＶＬＰＦ、７ フレームメモリ、２３ ライ
ンメモリ、２４ 乗算回路、２５ 乗算回路、２６ 加
算回路、４３ ラインメモリ、４４ 減算回路、４５
第１のＨＬＰＦ、４６ レジスタ、４７ 減算回路、４
８ 第１のＤＣ検出回路、４９ リミッタ、５０ 加算
回路、５１ レジスタ、５２ 加算回路、９１ フリッ
カ除去回路、９２ 第２のメモリ制御回路、９３ 水平
補間回路、１０１ 第２のＶＬＰＦ、１０２ セレク
タ、１１５ ラインメモリ、１１６乗算回路、１１７
乗算回路、１１８加算回路、１１９ 加算回路、１２０
加算回路、１２１ 加算回路、１２２ 加算回路、１３
４ レジスタ、１３５レジスタ、１３６ 加算回路、１
３７ 乗算回路、１３８ セレクタ、１３９セレクタ。
ンメモリ、２４ 乗算回路、２５ 乗算回路、２６ 加
算回路、４３ ラインメモリ、４４ 減算回路、４５
第１のＨＬＰＦ、４６ レジスタ、４７ 減算回路、４
８ 第１のＤＣ検出回路、４９ リミッタ、５０ 加算
回路、５１ レジスタ、５２ 加算回路、９１ フリッ
カ除去回路、９２ 第２のメモリ制御回路、９３ 水平
補間回路、１０１ 第２のＶＬＰＦ、１０２ セレク
タ、１１５ ラインメモリ、１１６乗算回路、１１７
乗算回路、１１８加算回路、１１９ 加算回路、１２０
加算回路、１２１ 加算回路、１２２ 加算回路、１３
４ レジスタ、１３５レジスタ、１３６ 加算回路、１
３７ 乗算回路、１３８ セレクタ、１３９セレクタ。
Claims (5)
- 【請求項１】 １フレーム単位で入力されるノンインタ
ーレース画像を１フィールド単位のインターレース画像
に変換する走査線変換装置において、画面拡大時に画面
拡大位置情報を発生する画面拡大位置情報発生手段と、
上記画面拡大位置情報発生手段より出力される画面垂直
拡大位置情報に基づき垂直方向の画素を補間する垂直方
向補間手段と、上記画面拡大位置情報発生手段より出力
される画面水平拡大位置情報に基づき水平方向の画素を
補間する水平方向補間手段と、少なくとも垂直方向補間
手段で垂直方向の画素が補間された１フレーム単位のノ
ンインターレース画像より所定のラインを間引くことに
より１フィールド単位のインターレース画像を構成する
フィールド画像生成手段を有し、上記垂直方向補間手段
で垂直方向の画素を補間する際、隣接する上、あるいは
下の画素で補間した後、垂直方向の帯域を制限しフリッ
カ成分を除去するように構成したことを特徴とする走査
線変換装置。 - 【請求項２】 上記画面拡大位置情報発生手段より出力
される画面水平拡大位置情報に基づき水平方向の画素の
補間をする上記水平方向補間手段を上記フィールド画像
生成手段の後段に配置するよう構成したことを特徴とす
る請求項１記載の走査線変換装置。 - 【請求項３】 上記垂直方向補間手段において上記画面
拡大位置情報発生手段より出力される画面垂直拡大位置
情報に基づき垂直方向の画素の補間を行う際、隣接する
上、あるいは下の画素で補間した後に、輝度信号のみ垂
直方向の帯域を制限してフリッカ除去を行い、色差信号
についてはフリッカ除去を行わないよう構成したことを
特徴とする請求項１記載の走査線変換装置。 - 【請求項４】 入力される映像信号を拡大表示する際、
該拡大信号中に含まれるフリッカ成分を除去するフリッ
カ除去装置において、 画面拡大時に画面拡大位置情報を発生する画面拡大位置
情報発生手段と、 上記画面拡大位置情報発生手段より出力される画面垂直
拡大位置情報に基づき垂直方向の画素を補間するととも
に、垂直方向の帯域を制限することによりフリッカ除去
を行なう垂直方向補間・フリッカ除去手段と、 上記画面拡大位置情報発生手段より出力される画面水平
拡大位置情報に基づき水平方向の画素を補間する水平方
向補間手段とを有し、 上記垂直方向補間・フリッカ除去手段で垂直方向の画素
を補間し、フリッカ除去する際、隣接する上、あるいは
下の画素で補間した後、該補間画像の垂直方向の高域成
分の信号帯域を制限しフリッカ成分を除去するように構
成したことを特徴とするフリッカ除去装置。 - 【請求項５】 上記垂直方向補間・フリッカ除去手段に
おいて上記画面拡大位置情報発生手段より出力される画
面垂直拡大位置情報に基づき垂直方向の画素を補間し、
フリッカ除去する際、隣接する上、あるいは下の画素で
補間した後に、少なくとも該補間された輝度信号のみ垂
直方向の帯域を制限してフリッカ除去するように構成し
たことを特徴とする請求項４記載のフリッカ除去装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/585,983 US5617274A (en) | 1996-01-12 | 1996-01-12 | Low profile integral flexure for closely packed disks in a disk drive assembly |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00078596A Division JP3162283B2 (ja) | 1995-06-30 | 1996-01-08 | 走査線変換装置及びフリッカ除去装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220701A true JPH11220701A (ja) | 1999-08-10 |
| JP3418558B2 JP3418558B2 (ja) | 2003-06-23 |
Family
ID=24343803
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34395696A Expired - Fee Related JP3418514B2 (ja) | 1996-01-12 | 1996-12-24 | ヘッド・サスペンション・システムのロード・ビーム |
| JP31097198A Expired - Fee Related JP3418558B2 (ja) | 1996-01-12 | 1998-10-30 | 走査線変換装置及びフリッカ除去装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34395696A Expired - Fee Related JP3418514B2 (ja) | 1996-01-12 | 1996-12-24 | ヘッド・サスペンション・システムのロード・ビーム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617274A (ja) |
| JP (2) | JP3418514B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3296187B2 (ja) * | 1996-04-15 | 2002-06-24 | ティーディーケイ株式会社 | 磁気ヘッドスライダ支持機構及び該支持機構を用いたヘッドジンバルアセンブリ |
| US5956209A (en) * | 1996-10-04 | 1999-09-21 | International Business Machines Corporation | Integrated suspension flexure having a compliant tip termination platform |
| JP3584306B2 (ja) * | 1996-11-06 | 2004-11-04 | 株式会社日立製作所 | 磁気記録装置 |
| JP2853683B2 (ja) * | 1996-12-03 | 1999-02-03 | 日本電気株式会社 | 磁気ヘッドスライダ支持機構及び磁気ディスク装置 |
| JP3756650B2 (ja) | 1996-12-19 | 2006-03-15 | ハッチンソン テクノロジー インコーポレーティッド | 絶縁体層温湿補整のための平衡パラレルリード線を備えた一体型リード線懸架装置フレクシャ |
| US5982584A (en) * | 1996-12-19 | 1999-11-09 | Hutchinson Technology Incorporated | Integrated lead suspension flexure with serially arranged metal-backed and suspended insulator portions for hygrothermal compensation |
| US6147839A (en) * | 1996-12-23 | 2000-11-14 | Hutchinson Technology, Inc. | Head suspension with outriggers extending across a spring region |
| US5790347A (en) * | 1996-12-23 | 1998-08-04 | Hutchinson Technology Incorporated | Head suspension load beam and flexure construction for reducing structural height |
| US5850319A (en) * | 1997-03-28 | 1998-12-15 | Hutchinson Technology Incorporated | Head suspension for use with a dynamic storage drive having an optimized top profile defined by curved side edges |
| US5781380A (en) * | 1997-04-01 | 1998-07-14 | Western Digital Corporation | Swing-type actuator assembly having internal conductors |
| US6417996B1 (en) * | 1997-09-22 | 2002-07-09 | Seagate Technology Llc | Gimbal for a head of a disc drive with vertical limiter |
| US6612016B1 (en) | 1997-12-18 | 2003-09-02 | Hutchinson Technology Incorporated | Method of making integrated lead suspension flexure with balanced parallel leads for insulator layer hygrothermal compensation |
| US6061205A (en) * | 1998-01-30 | 2000-05-09 | Finegan; Joel D. | Slider support assembly and method |
| US6831814B2 (en) * | 1998-07-24 | 2004-12-14 | Sae Magnetics (H.K.) Ltd. | Flexure design providing improved lift-off in a disk drive |
| JP2001043647A (ja) * | 1999-07-15 | 2001-02-16 | Internatl Business Mach Corp <Ibm> | ハードディスク装置、スライダ保持構造、ヘッド・ジンバル・アッセンブリ及びその製造方法 |
| US6373663B1 (en) * | 2000-02-25 | 2002-04-16 | Magnecomp Corp. | Ultimate low cost disk drive suspension system |
| US7652847B2 (en) * | 2003-12-12 | 2010-01-26 | Seagate Technology Llc | Minimized skew angle slider |
| US7330338B1 (en) * | 2004-05-05 | 2008-02-12 | Hutchinson Technology Incorporated | Method for adjusting pitch and roll in a head suspension |
| JP2008065952A (ja) * | 2006-09-11 | 2008-03-21 | Fujitsu Ltd | ヘッドサスペンションアセンブリおよびフレキシャ並びにヘッドジンバルアセンブリ |
| US7864488B1 (en) | 2007-03-13 | 2011-01-04 | Western Digital Technologies, Inc. | Suspension assembly including a dimple that contacts a flexure tongue dielectric layer through a hole in a flexure tongue structural layer |
| JP4869423B2 (ja) * | 2010-05-28 | 2012-02-08 | 株式会社東芝 | ヘッドジンバルアッセンブリおよびこれを備えたディスク装置 |
| US8760814B1 (en) | 2013-02-26 | 2014-06-24 | Western Digital Technologies, Inc. | Disk drive head suspension assembly having a DLC coating between dimple and tongue |
| JP7077248B2 (ja) * | 2019-02-07 | 2022-05-30 | 株式会社東芝 | ディスク装置 |
| US11557318B1 (en) * | 2022-03-29 | 2023-01-17 | Sae Magnetics (H.K.) Ltd. | Head gimbal assembly, manufacturing method thereof, and disk drive unit |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-01-12 US US08/585,983 patent/US5617274A/en not_active Expired - Fee Related
- 1996-12-24 JP JP34395696A patent/JP3418514B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-30 JP JP31097198A patent/JP3418558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3418558B2 (ja) | 2003-06-23 |
| US5617274A (en) | 1997-04-01 |
| JP3418514B2 (ja) | 2003-06-23 |
| JPH09198826A (ja) | 1997-07-31 |
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