JP3894379B2 - フリッカ除去装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ゲーム機やパーソナルコンピュータ(以下、パソコンと記す。)等より出力される映像信号に含まれるフリッカ成分の除去を行いテレビジョン(以下、テレビ、あるいはTVと記す。)等の表示装置に表示する際のフリッカ除去装置に関するものである。
【0002】
【従来の技術】
パソコンの出力(表示画像)を従来の家庭用テレビ画面上に表示する場合、パソコンの表示が順次走査(以下、ノンインターレース走査と記す。)であるのに対して、テレビの表示はインターレース走査である。そのためノンインターレース走査で送られてきた画像データ(以下、ノンインターレース画像と記す。)をインターレース走査の画像(以下、インターレース画像と記す。)に変換する必要があるが、テレビ画面上にフリッカが発生して非常に見苦しい画像になる。以下、パソコンおよびテレビの画面表示方法、フリッカの発生要因、および従来のフリッカ除去装置について説明する。
【0003】
まず始め、パソコンの画面表示方法(画面表示モード)について簡単に説明する。パソコンの画面表示モードに関しては複数のモードが存在する。その中で、よく用いられているVGA規格について簡単に説明する。VGA規格では、1ラインの有効画素数を640画素とし、1フレームの有効走査線数を480ラインと規定している。また、ディスプレイ上には上記画像をノンインターレースで表示する。なお、フレーム周波数に関しては明確な規定がない。(およそ60Hzのフレーム周波数で出力される場合が多い。)次に、テレビの画面表示方法(画面表示モード)について説明する。ITU−R勧告BT.601(システム525)によるとテレビ画面の水平方向の有効画素数は720画素(13.5MHzサンプリング時)、1フレームの有効走査線数は486ラインとなっている。また、テレビはフィールド周波数が59.94Hzのインターレース画像としてディスプレイ上に表示される。従って、パソコンより出力されるVGA出力を単純にインターレース画像に変換しテレビ画面に表示するとフリッカが発生し非常に見苦しい画像になる。
【0004】
次に、図14〜図16を用いてノンインターレース画像をインターレース画像に変換する際に発生するフリッカの発生プロセスについて簡単に説明する。図14はノンインターレース画像の空間周波数の特性を示す図であり、走査線数525ライン、フレーム周波数60Hzの場合を示している。図において、横軸は時間軸方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示している。ノンインターレース画像の場合は時間軸方向には60Hzの間隔で、また垂直方向には525ラインの間隔で上記ノンインターレース画像の空間周波数上の特性(以下、周波数スペクトラムと記す。)が繰り返し現れる。(図14参照)
【0005】
図15はインターレース画像の空間周波数特性を示す図であり、詳しくは、図14に示す周波数スペクトラム有するノンインターレース画像をインターレース画像に変換した際の空間周波数上の特性(周波数スペクトラム)を示している。(フィールド周波数60Hz、走査線数525本のインターレース画像)なお、図中、横軸は時間軸方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像をインターレース画像に変換した際に発生するフリッカは、垂直方向の高域成分が時間軸方向からみた場合垂直方向の低域成分に折り返してくるため発生する。図中斜線を施した部分が時間軸方向からみた際の、垂直方向の高域成分折り返し部分(フリッカ成分)に相当する。
【0006】
図16はインターレース画像の2次元周波数特性を示す図である。図中、横軸は水平方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示す。なお、図中斜線を施した部分が、2次元周波数上での上記垂直方向の折り返し成分(フリッカ成分)となる。従って、垂直方向の高域成分を抑圧することによりフリッカを除去することができる。
【0007】
図17は従来のフリッカ除去装置のブロック構成図である。なお、この従来例ではVGA規格に基づく信号をNTSC標準画像に変換する場合について説明する。図において、1a〜1cはVGA信号(VGA規格に基づくR、G、B信号)の入力端子、2はVGA信号の同期信号の入力端子、4a〜4cは入力されたアナログ映像信号をディジタル映像信号に変換するアナログ/ディジタル変換回路(以下、A/D変換回路、あるいはA/Dと記す。)、5は入力端子2より入力されるVGA信号の同期信号より垂直同期信号、および水平同期信号を検出する第1の同期検出回路、6は第1の同期検出回路5より出力される同期信号を基準にしてクロックを発生する第1のPLL回路、200a〜200cは入力されたディジタル映像信号の垂直方向の低域成分を抽出する第1の垂直低域通過フィルタ(以下、第1のVLPFと記す。)、8a〜8cは第1のVLPF200a〜200cより出力されるディジタル映像信号を記憶するフレームメモリである。
【0008】
201は上記第1のVLPF200a〜200c中のラインメモリ52、53、および上記フレームメモリ8a〜8cへのディジタル映像信号の書き込み、および読み出し制御信号を発生する第1のメモリ制御回路、13a〜13cはフレームメモリ8a〜8cより出力されるディジタル映像信号をアナログ映像信号に変換するディジタル/アナログ変換回路(以下、D/A変換回路、あるいはD/Aと記す。)、3は入力されたR、G、B信号を輝度信号(以下、Y信号と記す。)、および2つの色差信号(以下、R−Y信号、およびB−Y信号と記す。)に変換するマトリクス回路である。
【0009】
14はマトリクス回路3より出力されるY信号に垂直同期信号、および水平同期信号を付加する同期付加回路、15はマトリクス回路3より出力される2つの色差信号(R−Y信号、およびB−Y信号)を変調色信号(以下、C信号と記す。)に変換するクロマエンコーダ回路、16はTV側の同期信号の入力端子、17は入力端子16より入力されるTV信号の同期信号より垂直同期信号、および水平同期信号を検出する第2の同期検出回路、18は第2の同期検出回路17より出力される同期信号を基準にしてクロックを発生する第2のPLL回路、19aおよび19bはY信号およびC信号の出力端子である。
【0010】
図18は例えば特開平7−95490号公報に示された従来の第1のVLPF200のブロック構成図である。図において、51はディジタル映像信号の入力端子、54は第1のメモリ制御回路201より出力されるメモリ制御信号の入力端子、58はディジタル映像信号の出力端子、52、53は入力されたディジタル映像信号を1ライン遅延するラインメモリ、55a、55cは入力されたディジタル映像信号に0.25を乗算する乗算回路、55bは入力されたディジタル映像信号に0.5を乗算する乗算回路、56は加算回路である。図19は図18に示す第1のVLPF200の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数を、縦軸には振幅特性を示す。
【0011】
以下、図17〜図19を用いて従来のフリッカ除去装置の動作を説明する。なお、本従来例ではVGA規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子1a〜1cを介して入力されたR、G、およびB信号はA/D変換回路4a〜4cでディジタル映像信号に変換される。一方、入力端子2を介して入力されたVGA信号の同期信号は第1の同期検出回路5で垂直同期信号、および水平同期信号が分離される。第1の同期検出回路5で分離された水平同期信号は第1のPLL回路6に入力される。第1のPLL回路6では上記入力された水平同期信号を基準にしてVGA側の基準クロックを発生する。第1のPLL回路6で発生した上記クロックはA/D変換回路4a〜4c、および第1のメモリ制御回路201へ入力される。なお、第1の同期検出回路5で検出された垂直同期信号、および水平同期信号は第1のメモリ制御回路201へも入力される。
【0012】
第1のメモリ制御回路201では第1の同期検出回路5より出力されるVGA信号の水平同期信号を用いて第1のVLPF200中のラインメモリ52、53へのディジタル映像信号の書き込みおよび読み出し制御信号を発生する。例えば、上記ラインメモリ52、53にFIFO(ファーストインファーストアウト)メモリを使用した場合は、第1のメモリ制御回路201からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号(ENABL信号)、ならびに書き込みおよび読み出しクロック信号が出力される。また、第1のメモリ制御回路201では第1の同期検出回路5より出力される垂直同期信号、および水平同期信号を用いてフレームメモリ8a〜8cへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ8a〜8cの具体的な制御方式に関しては後述する。また、本従来例では第1のVLPF200中のラインメモリ52、53に上記FIFOメモリを用いるものとする。
【0013】
A/D変換回路4a〜4cでディジタル映像信号に変換されたR、G、およびB信号は第1のVLPF200a〜200cへ入力される。以下、図18を用いて第1のVLPF200の動作を説明する。入力端子51を介して入力されたディジタル映像信号は乗算回路55a、およびラインメモリ52に入力される。ラインメモリ52では入力されたディジタル映像信号を1ライン遅延し出力する。ラインメモリ52より出力されたディジタル映像信号は乗算回路55b、およびラインメモリ53に入力される。ラインメモリ53では、ラインメモリ52と同様に入力されたディジタル映像信号を1ライン遅延して出力する。ラインメモリ53の出力は乗算回路55cに入力される。
【0014】
乗算回路55a、55cに入力されたディジタル映像信号は0.25が乗算され出力される。(具体的には、データが2ビットシフトされ出力される。)また、乗算回路55bへ入力されたディジタル映像信号は0.5が乗算され出力される。(具体的には、データが1ビットシフトされ出力される。)乗算回路55a〜55cの出力は加算回路56で加算され、垂直方向の高域成分が除去され出力端子58を介してフレームメモリ8へ出力される。なお、図19に上記第1のVLPF200の周波数特性を示した。また、ラインメモリ52、53は、入力端子51を介して第1のメモリ制御回路201より出力される上記データ書き込み制御信号、およびデータ読み出し制御信号に基づき上記ディジタル映像信号のメモリ内への書き込み、および読み出し制御を行う。
【0015】
第1のVLPF200a〜200cで垂直高域成分が除去されたディジタル映像信号はフレームメモリ8a〜8cへ入力される。以下、フレームメモリ8への上記ディジタル映像信号の書き込み動作について説明する。第1のメモリ制御回路201では60Hzのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数60Hzのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ8へ出力する。具体的には、フレームメモリ8への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【0016】
以下、第1のメモリ制御回路201より出力されるフレームメモリ8へのデータ書き込み制御信号の発生方法について説明する。まず始め、第1の同期検出回路5より垂直同期信号が入力されると第1のメモリ制御回路201では次にフレームメモリ8に書き込むディジタル映像信号のフィールドを設定する。そして、前記フィールド設定結果が第1フィールドの場合は奇数ラインのみをフレームメモリ8へ書き込むための制御信号を発生し、第2フィールドの場合は偶数ラインのみをフレームメモリ8へ書き込むための制御信号を発生する。なお、上記制御は第1の同期検出回路5より出力される水平同期信号を用いて上記偶数/奇数ラインを判別し行う。なお、その際、本従来例ではフレームメモリ8へはVGA信号の有効映像信号部分のみが書き込まれるように制御する。
【0017】
フレームメモリ8a〜8cに入力されたノンインターレースのディジタル映像信号は第1のメモリ制御回路201より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号(インターレース構造のディジタル映像信号)に変換されフレームメモリ8a〜8c内へ記憶される。なお、本従来例ではフレームメモリ8は第1フィールド用、および第2フィールド用の2枚のフィールドメモリで構成されているものとする。よって、上記ノンインターレース構造のディジタル映像信号をフレームメモリ8へ書き込む際は1フィールドごとに使用する上記フィールドメモリを切替える。その際に、フィールドメモリの切替え制御信号も上記フィールド判別結果に基づき上記第1のメモリ制御回路201より出力される。
【0018】
一方、入力端子16を介して入力されたTV側の同期信号は第2の同期検出回路17で垂直同期信号、および水平同期信号が検出される。その際、フィールドの判別も上記第2の同期検出回路17で行われる。第2のPLL回路18では、第2の同期検出回路18で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第2のPLL回路18で発生した上記クロックはD/A変換回路13a〜13c、および第1のメモリ制御回路201へ入力される。なお、第2の同期検出回路17で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第1のメモリ制御回路201へも入力される。
【0019】
第1のメモリ制御回路201では、テレビ側の上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ8内に記憶されたインターレース画像を読み出すための読み出し制御信号(上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など)を発生する。フレームメモリ8a〜8cでは第1のメモリ制御回路201より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号を出力する。
【0020】
フレームメモリ8a〜8cより読み出されたインターレース構造のディジタル映像信号はD/A変換回路13a〜13cに入力される。D/A変換回路13a〜13cでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。D/A変換回路13a〜13cより出力されるR、G、およびB信号は、マトリクス回路3でY信号、および2つの色差信号(R−Y信号、およびB−Y信号)に変換される。マトリクス回路3より出力されるY信号は同期付加回路14で垂直同期信号、および水平同期信号が付加された後に出力端子19aを介して出力される。なお、同期付加回路14は第2の同期検出回路17より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しY信号に付加する。
【0021】
また、2つの色差信号(R−Y信号、およびB−Y信号)はクロマエンコーダ回路15で変調色信号(C信号)に変換され出力端子19bを介して出力される。なお、クロマエンコードの際(2つの色差信号を変調色信号に変換する際)には第2の同期検出回路14より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき2つの色差信号に変調を施す。変調の施された変調色信号(C信号)は出力端子19bを介して出力される。
【0022】
【発明が解決しようとする課題】
従来のフリッカ除去装置は以上のように構成されており、フリッカの目立ちにくい動画に対しても静止画同様に垂直方向の帯域を制限しているため、動画像の解像度低下を招く。また2つのインターレース画像からノンインターレース画像を構成してこれに対して従来のフリッカ除去を行った場合、動画像においては垂直方向の信号帯域を制限する際に時間軸方向の帯域も制限されため、時間軸方向のぼけが目立ってしまうという問題点がある。
【0023】
本発明は上記のような問題点を解決するためになされたもので、静止画像と動画像に応じてフリッカの抑制度を制御することで、動画像においてぼけやぶれの少ない最適なフリッカ抑圧のできるフリッカ除去装置を得ることを目的とする。
【0024】
【課題を解決するための手段】
本発明に係る入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去装置においては、入力映像信号より動き検出を行う動き検出手段と、入力映像信号の垂直高域成分と垂直低域成分とを分離する第1の周波数分離手段と、前記第1の周波数分離手段より出力される垂直高域成分に含まれる第1の振幅値以上の成分を抑圧する第1のフリッカ抑圧手段と、前記第1の周波数分離手段より出力される垂直高域成分に含まれる前記第1の振幅値よりも大きい第2の振幅値以上の成分を前記第1のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第2のフリッカ抑圧手段と、前記第1のフリッカ抑圧手段の出力と前記第2のフリッカ抑圧手段の出力とを切替える切替え手段と、前記第1の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、前記動き検出手段で動きが検出された際は、前記第2のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成するものである。
【0030】
【発明の実施の形態】
本発明の実施の形態であるフリッカ除去装置においては、フリッカ成分を除去する際、まず第1の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、上記動き検出手段で動きが検出されない場合には第1のフリッカ抑圧手段の出力を、動きが検出された場合は第2のフリッカ抑圧手段の出力を上記切替え手段により切替える。そして、第1の周波数分離手段で分離された上記垂直低域成分と上記切替え手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【0031】
また、フリッカ成分を除去する際、まず第1の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、第1の振幅制限手段で上記垂直高域成分に施す振幅制限特性を切替える。その際、前記動き検出手段で動きが検出された際は、フリッカ抑圧度の小さい振幅制限を、動きが検出されない場合はフリッカ抑圧度の大きい振幅制限を行うように制御する。そして、第1の周波数分離手段で分離された上記垂直低域成分と上記第1の振幅制限手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【0032】
また、フリッカ成分を除去する際、まず制限帯域の異なる第2と第3の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、第1の切替え手段により第2の周波数分離手段から出力される垂直高域成分と第3の周波数分離手段から出力される垂直高域成分を切替える。また、上記動き検出情報に基づき、第2の切替え手段により前記第2の周波数分離手段から出力される垂直低域成分と前記第3の周波数分離手段から出力される垂直低域成分を切替える。その際、前記動き検出手段で動きが検出された場合は、垂直高域成分の抽出度の小さい第3の周波数分離手段の出力を選択し、動きが検出されない場合は垂直高域成分の抽出度の大きい第2の周波数分離手段の出力を選択するよう上記第1および第2の切替え手段を制御する。また、上記動き検出情報に基づき、第1の振幅制限手段で上記第1の切替え手段の出力に施す振幅制限特性を切替える。その際、前記動き検出手段で動きが検出された際は、フリッカ抑圧度の小さい振幅制限を、動きが検出されない場合はフリッカ抑圧度の大きい振幅制限を行うように制御する。そして、上記第1の振幅制限手段から出力される垂直高域成分と上記第2の切替え手段から出力される垂直低域成分を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【0033】
また、上記入力された映像信号の動き成分を検出する際、記憶手段により上記入力映像信号を1フレーム分記憶し、フレーム差分手段によりフレーム差分をとる。そして、前記フレーム差分値をあらかじめ決めた所定値と比較する。上記動き検出手段では、上記フレーム差分値が所定値以上の場合に上記動き成分が検出されたと判断する。
【0034】
また、上記第2および第3の周波数分離手段の出力を切替える第1および第2の切替え手段において、上記第2および第3の周波数分離手段をディジタルフィルタで構成し、タップ係数を切替えることで異なった帯域をもつ垂直低域成分を出力するように構成する。
【0035】
また、1フィールド単位で入力されるインターレース画像のフリッカ成分を除去する際、まず記憶手段によりインターレースの画像をノンインターレースの画像に構成して記憶する。一方、入力された映像信号から動き検出手段により動きを検出する。入力されたフィールド映像信号と上記記憶手段から読み出された1フィールド前のフィールド映像信号とを用いて、上記第4の周波数分離手段により垂直高域成分と垂直低域成分を分離し、第2の振幅制限手段により前記垂直高域成分の振幅制限を行う。上記動き検出手段により動きが検出されない場合は、上記第2の振幅制限手段により垂直高域成分の振幅を制限し、上記動き検出手段で動きが検出された場合には、上記垂直高域成分の振幅は無変換で出力する。そして、第4の周波数分離手段で分離された上記垂直低域成分と上記第2の振幅制限手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【0036】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態1.
図1は本発明の実施の形態1であるフリッカ除去装置のブロック構成図である。なお、本実施の形態1でも、従来例と同様にVGA規格に基づく信号をNTSC標準画像に変換する場合について説明する。図において、1a〜1cはVGA信号(VGA規格に基づくR、G、およびB信号)の入力端子、2はVGA信号の同期信号の入力端子、3はRGB信号を輝度信号(Y信号)、色差信号(R−Y信号、B−Y信号)に変換するマトリクス回路、4a〜4cはマトリクス回路3で輝度信号、および2つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するA/D変換回路、5は入力端子2より入力されるVGA信号の同期信号より垂直同期信号、および水平同期信号を検出する第1の同期検出回路、6は第1の同期検出回路5より出力される同期信号を基準にしてクロックを発生する第1のPLL回路、7はA/D変換3より出力される輝度信号(Y信号)を記憶するフレームメモリ、8b、8cはA/D変換回路4b、4cより出力される2つの色差信号(R−Y信号、およびB−Y信号)を記憶するフレームメモリ、9はフレームメモリ7、8b、8c、12へのディジタル映像信号書き込み、および読み出し制御信号を出力する第2のメモリ制御回路である。
【0037】
10は減算回路、11は入力されたY信号中のフリッカ成分を除去する第1のフリッカ除去回路、12は第1のフリッカ除去回路11から出力されるY信号を記憶するフレームメモリ、13aはフレームメモリ12から出力されるディジタル映像信号をアナログ映像信号に変換するD/A変換回路、13b、13cはフレームメモリ8b、8cから出力されるディジタル映像信号をアナログ映像信号に変換するD/A変換回路、14はD/A変換回路13aから出力されるY信号に垂直同期信号および水平同期信号を付加する同期付加回路、15はD/A変換回路13bと13cから出力される2つの色差信号(R−Y信号、およびB−Y信号)を変調色信号(C信号)に変換するクロマエンコーダ回路である。
【0038】
16はTV側の同期信号の入力端子、17は入力端子16より入力されるTV側の同期信号より垂直同期信号、水平同期信号等を検出する第2の同期検出回路、18は第2の同期検出回路17より出力されるTV側の同期信号を基準にしてクロックを発生する第2のPLL回路、19aおよび19bはY信号、およびC信号の出力端子、30a、30bはマトリクス回路3より出力されるR−Y信号、およびB−Y信号の水平方向の信号帯域を制限する帯域制限フィルタ(以下、LPFと記す。)である。
【0039】
図2は図1における第1のフリッカ除去回路11のブロック構成図である。図において、20はディジタル映像信号(Y信号)の垂直低域成分を抽出する第1の垂直帯域分離フィルタ、21はA/D変換回路4aから出力されたY信号の入力端子、22は第2のメモリ制御回路9より出力されるメモリ制御信号の入力端子、23は減算回路10の出力信号の入力端子、24は入力されたフレーム差分結果より動きを検出する動き検出回路、25はリミッタ、26は加算回路、27はY信号の出力端子である。
【0040】
図3は図2における第1の垂直帯域分離フィルタのブロック構成である。図において、51はY信号の入力端子、52、53は入力されたY信号を1ライン遅延するラインメモリ、54はラインメモリ52、53へのディジタル映像信号の書き込み制御信号、および読み出し制御信号の入力端子、55a〜55cは乗算回路、56は55a〜55cの乗算回路の出力を加算する加算回路、57は減算回路、58は垂直低域成分の出力端子、59は垂直高域成分の出力端子である。
【0041】
以下、図1〜図3を用いて本実施の形態1のフリッカ除去装置の動作を説明する。なお、本実施例の形態1においても、従来例と同様にVGA規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子1a〜1cを介して入力されたR、G、B信号は、マトリクス回路3でY信号、および2つの色差信号(R−Y信号、およびB−Y信号)に変換される。マトリクス回路3より出力される2つの色差信号(R−Y信号、およびB−Y信号)は、LPF30a、30bで水平方向の帯域が半分に制限される。なお、色差信号は輝度信号(Y信号)に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。マトリクス回路3より出力されるY信号、およびLPF30a、30bより出力されるR−Y、およびB−Y信号はA/D変換回路4a〜4cでディジタル映像信号(ディジタル信号)に変換される。その際、上記2つの色差信号の信号帯域は上述のようにLPF30a、30bでY信号の半分に制限されるので、A/D変換時のサンプリングクロックをY信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【0042】
一方、入力端子2を介して入力されたVGA信号の同期信号は第1の同期検出回路5で垂直同期信号、および水平同期信号が検出される。第1の同期検出回路5で検出された水平同期信号は第1のPLL回路6に入力される。第1のPLL回路6では上記入力された水平同期信号を基準にしてVGA側の基準クロックを発生する。第1のPLL回路6で発生した上記クロックはA/D変換回路4a〜4c、第2のメモリ制御回路9へ入力される。その際、上述のように2つの色差信号を処理する際に用いられるクロックはY信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第1の同期検出回路5で検出された垂直同期信号、および水平同期信号は第2のメモリ制御回路9へも入力される。
【0043】
第2のメモリ制御回路9では第1の同期検出回路5より出力されるVGA信号の水平同期信号を用いて第1のフリッカ除去回路11中のラインメモリ52、およびラインメモリ53へのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。例えば、上記ラインメモリ52、およびラインメモリ53を従来例と同様にFIFOメモリを用いて構成した場合は、第2のメモリ制御回路9からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号(ENABL信号)、ならびに書き込みおよび読み出しクロック信号が出力される。また、第2のメモリ制御回路9では第1の同期検出回路5より出力される垂直同期信号、および水平同期信号を用いてフレームメモリ7、8b、8c、12へのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ8b、8c、12の具体的な制御方式に関しては後述する。
【0044】
A/D変換回路4aでディジタル映像信号に変換されたY信号は第1のフリッカ除去回路11、減算回路10、およびフレームメモリ7へ入力される。フレームメモリ7では入力されたY信号を1フレーム遅延して出力する。減算回路10では、フレームメモリ7から出力されたY信号とA/D変換回路4aの出力との差分をとり、その結果を第1のフリッカ除去回路に入力する。なお、フレームメモリ7の制御は第2のメモリ制御回路9より出力される上記データ書き込み、および読み出し制御信号と上記VGA側基準クロックを用いて行うものとする。
【0045】
以下、図2を用いて第1のフリッカ除去回路11の動作を説明する。入力端子21を介して入力されたY信号は第1の垂直帯域分離フィルタ20に入力される。図3を用いて垂直帯域フィルタ20の動作を説明する。入力端子51を介して入力されたY信号は乗算回路55aおよびラインメモリ52へ入力される。ラインメモリ52では入力されたY信号を1ライン遅延し出力する。ラインメモリ52より出力されたY信号は乗算回路55b、およびラインメモリ53へ入力される。ラインメモリ53では、ラインメモリ52と同様に入力されたY信号を1ライン遅延して出力する。ラインメモリ53の出力は乗算回路55cに入力される。なお、ラインメモリ52、53の制御は入力端子54を介して第2のメモリ制御回路9より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。
【0046】
乗算回路55a、55cに入力されたY信号は0.25が乗算され出力される。また、乗算回路55bに入力されたY信号は0.5が乗算され出力される。乗算回路55a〜55cの出力は加算回路56で加算され、垂直高域成分が除去され出力端子58を介して第1の垂直帯域分離フィルタ20より出力される(図中、VLと記す)。一方、ラインメモリ52に入力されたY信号は1ライン遅延され出力される。なお、ラインメモリ52の制御は入力端子54を介して第2のメモリ制御回路9より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。減算回路57ではラインメモリ52より出力される1ライン遅延されたY信号より加算回路56から出力されるY信号の垂直低域成分を減算することによりY信号の垂直高域成分を分離する(図中、VHと記す)。なお、ラインメモリ52では入力されたY信号と加算回路56より出力される垂直低域成分との位相(群遅延)をあわせるためにY信号を1ライン遅延する。減算回路57の結果は出力端子59より出力される。
【0047】
入力端子23から減算回路10の減算結果が入力され、Y信号の動きを検出する。以下、簡単に本実施例1に示す動き検出回路24の動作について説明する。動き検出回路24ではまず始めに、入力されたY信号のフレーム差分値をあらかじめ定められた値と比較することにより動きの検出を行う。具体的には、上記入力されたY信号のフレーム差分値をYDとしたとき、例えば、YD>a、またはYD<−aの場合動きを検出したと判断する。(aは正の実数)
【0048】
第1の垂直帯域分離フィルタ20から出力された上記垂直高域成分は、リミッタ25に入力され振幅制限を行い出力される。図4および図5は本発明の実施の形態1におけるリミッタ25の入出力特性を示す図である。図4および図5に示すように、リミッタ25では動き検出回路24より出力される動き検出情報をもとにリミッタ形状(特性)を切替える。動きが検出されなかった場合には、本実施例1では図5に示すような特性をもつリミッタでY信号の垂直高域成分の振幅値を制限して出力する。リミッタ25の出力は加算回路24に入力される。加算回路24ではリミッタ25の出力と第1の垂直帯域分離フィルタ20から出力される垂直低域成分を加算する。垂直高域成分の小振幅成分に関してはフリッカが発生しても視覚上あまり気にならないのに対して、大振幅成分に関しては視覚上非常に気になる。そこで、本実施の形態1では、Y信号の垂直高域成分のうち大振幅のものについて振幅を抑えるようなリミッタをかけている。その際、入力されるY信号の動き成分に応じてリミッタ25の形状(特性)を切替えることにより動画、静止画に適応した抑圧を行う。
【0049】
動き検出回路24により動きが検出された場合、図4に示すようなリミッタで振幅制限を行う。動画像の場合にはフリッカは視覚的に目立ちにくく、無理にフリッカ抑圧を行うと画像がぼけたりぶれが強調されるなど逆効果である。そこで動きが検出された場合には垂直高域成分の振幅制限でリニア特性を保たせる。一方動きが検出されない静止画の場合は、図5に示すようなリミッタで振幅制限を行い、振幅の制限を強くして視覚的に目立つ垂直高域の大振幅成分をカットしてフリッカの抑圧を図る。
【0050】
第1のフリッカ除去回路11でフリッカ成分を除去されたY信号、およびA/D変換回路4b、4cより出力される2つの色差信号(R−Y信号、およびB−Y信号)はフレームメモリ8b、8c、12へ入力される。以下、フレームメモリ8b、8c、12への上記ディジタル映像信号の書き込み動作について説明する。第2のメモリ制御回路9では60Hzのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数60Hzのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ8b、8c、12へ出力する。具体的には、フレームメモリ8b、8c、12への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【0051】
以下、第2のメモリ制御回路9より出力されるフレームメモリ8b、8c、12へのデータ書き込み制御信号の発生方法について説明する。まず始め、第1の同期検出回路5より垂直同期信号が入力されると第2のメモリ制御回路9では次にフレームメモリ8b、8c、12に書き込むフィールドを設定する。そして、上記フィールド設定結果が第1フィールドの場合は奇数ラインをフレームメモリ8b、8c、12へ書き込むための制御信号を発生し、第2フィールドの場合は偶数ラインをフレームメモリ8b、8c、12へ書き込むための制御信号を発生する。なお、上記制御は第1の同期検出回路5より出力される水平同期信号を用いて上記偶数/奇数ラインを判別し上記制御信号発生する。その際、本実施の形態1では従来例の場合と同様にフレームメモリ8b、8c、12へはVGA信号の有効映像信号部分のみが書き込まれるように制御する。
【0052】
フレームメモリ8b、8c、12に入力されたノンインターレースのディジタル映像信号は第2のメモリ制御回路9より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号(インターレース構造のディジタル映像信号)に変換されフレームメモリ8b、8c、12内へ記憶される。なお、本実施の形態1では従来例と同様にフレームメモリ8b、8c、12は第1フィールド用、および第2フィールド用の2枚のフィールドメモリで構成されているものとする。よって、上記第2のメモリ制御回路9では、インターレース構造に変換されたディジタル映像信号をフレームメモリ8b、8c、12へ書き込むために上記2つのフィールドメモリの切替え制御信号を上記フィールド判別結果に基づき発生する。具体的には奇数ラインのデータを第1フィールド用のフィールドメモリに書き込み、偶数ラインのデータを第2フィールドのフィールドメモリに書き込む。また、第2のメモリ制御回路9ではフレームメモリ8b、8c、12へのデータの書き込み制御信号(データの書き込みアドレス、フィールドメモリの切替え信号、書き込み制御信号など)を第1の同期検出回路5で検出された垂直同期信号、および水平同期信号をもとに発生する。
【0053】
一方、入力端子16を介して入力されたTV側の同期信号は第2の同期検出回路17で垂直同期信号、および水平同期信号が検出される。その際、フィールドの判別も上記第2の同期検出回路9で行われる。第2のPLL回路18では、第2の同期検出回路9で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。その際、色差信号のサンプリングクロックの周波数はY信号のサンプリングクロックの周波数の半分に分周される。第2のPLL回路18で発生した上記クロックはD/A変換回路13a〜13c、および第2のメモリ制御回路9へ入力される。なお、第2の同期検出回路17で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第2のメモリ制御回路9へも入力される。
【0054】
第2のメモリ制御回路9では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ8b、8c、12内に記憶されたインターレース画像を読み出すための読み出し制御信号(上記フィールドメモリの切替え信号、データの読み出しアドレス、読み出し制御信号など)を発生する。フレームメモリ8b、8c、12では第2のメモリ制御回路9より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号を出力する。
【0055】
フレームメモリ8b、8c、12より読み出されたインターレース構造のディジタル映像信号はD/A変換回路13a〜13cに入力される。D/A変換回路13a〜13cでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。D/A変換回路13aより出力されるY信号は同期付加回路14で垂直同期信号、および水平同期信号が付加された後に出力端子19aを介して出力される。なお、同期付加回路14は第2の同期検出回路17より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しY信号に付加する。
【0056】
また、D/A変換回路13b、13cより出力される2つの色差信号(R−Y信号、およびB−Y信号)はクロマエンコーダ回路15で変調色信号(C信号)に変換され出力端子19bを介して出力される。なお、クロマエンコードの際(2つの色差信号を変調色信号に変換する際)には第2の同期検出回路17より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき2つの色差信号に変調を施す。
【0057】
本実施の形態1のフリッカ除去装置は、以上のようにフリッカ成分を含む垂直高域成分について動き検出情報をもとにリミッタ形状(特性)を切替えたリミッタで抑圧してフィードバックするように構成されているため、静止画、動画に適応して視覚上気になるフリッカを抑えられる。よって、静止画で表などに発生するフリッカを低減できるとともに、動画像の解像度の低下を回避することもできる効果がある。
【0058】
また、本実施の形態1に示す第1のフリッカ除去回路11は従来の垂直方向のローパスフィルタに簡単な回路を追加するだけで実現することができ回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【0059】
実施の形態2.
次に、本発明の実施の形態2を説明する。実施の形態2におけるフリッカ除去装置は図1に示す第1のフリッカ除去回路11の構成、および動作のみが実施の形態1と異なる。よって、第1のフリッカ除去回路11の詳細な構成、および動作のみ説明し、実施の形態1と同一部分の説明は省略する。
【0060】
図6は本発明の実施の形態2における第1のフリッカ除去回路11のブロック構成図である。なお、図中、実施の形態1と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、70は第2の垂直帯域分離フィルタである。また、図7は本発明の実施の形態2における第2の垂直帯域分離フィルタ70のブロック構成図である。図6同様、実施の形態1と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、80a〜80cは乗算係数を切替えるセレクタ、81は動き検出回路24の出力結果を入力する入力端子である。
【0061】
以下、実施の形態2の第1のフリッカ除去回路11の動作を図1、図6、図7を用いて説明する。A/D変換回路4aでディジタル映像信号に変換されたY信号は第1のフリッカ除去回路11へ入力される。入力端子21を介して入力されたY信号は第2の垂直帯域分離フィルタ70に入力される。一方減算回路10からフレーム差分値が入力端子23から入力され、動き検出回路24で動きを検出した後、その結果を第2の垂直帯域分離フィルタ70に入力する。図7を用いて第2の垂直帯域分離フィルタ70の動作を説明する。動き検出回路24からの動き検出情報は、80a〜80cのセレクタに入力される。ここで、動きが検出された場合、乗算回路55aでは入力端子51から入力されたY信号に乗算係数0.125を乗算し、乗算回路55bではラインメモリ52から出力されたY信号に乗算係数0.75を乗算し、乗算回路55cではラインメモリ53から出力されたY信号に乗算係数0.125を乗算するようにセレクタを制御する。一方、動きが検出されない場合は、乗算回路55aでは入力端子51から入力されたY信号に乗算係数0.25を乗算し、乗算回路55bではラインメモリ52から出力されたY信号に乗算係数0.5を乗算し、乗算回路55cではラインメモリ53から出力されたY信号に乗算係数0.25を乗算するようにセレクタを制御する。乗算回路55a〜55cの出力は加算回路56ですべて加算され、出力端子58より垂直低域成分として出力される。また、ラインメモリ52から出力されるY信号より加算回路56から出力された垂直低域成分を減算回路57で減算することで垂直高域成分を得て、出力端子59から出力する。リミッタ25では、第2の垂直帯域分離フィルタから出力された垂直高域成分に振幅制御をかける。リミッタ25の動作については実施の形態1と同様であるので説明を省く。加算回路26では、第2の垂直帯域分離フィルタから出力された垂直低域成分とリミッタ25からの出力を加算して出力する。第1のフリッカ除去回路11でフリッカ成分を除去されたY信号、およびA/D変換回路4a〜4cより出力される2つの色差信号(R−Y、およびB−Y信号)はフレームメモリ8b、8c、12cでノンインターレース構造からインターレース構造に変換され出力される。
【0062】
本実施の形態2に示すフリッカ除去回路11は従来の垂直方向のローパスフィルタにリミッタ25とセレクタなどを追加するだけで実現することができ、回路規模を極端に増加すること無しに良好な出力画像を得ることができる。
【0063】
実施の形態3.
実施の形態3におけるフリッカ除去装置は図1に示す第1のフリッカ除去回路11の構成、および動作のみが実施の形態1と異なる。よって、第1のフリッカ除去回路11の詳細な構成、および動作のみ説明し、実施の形態1と同一部分の説明は省略する。
【0064】
図8は本発明の実施の形態3における第1のフリッカ除去回路11のブロック構成図である。なお、図中、実施の形態1の同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、90は第3の垂直帯域分離フィルタである。また、図9は本発明の実施の形態3における第3の垂直帯域分離フィルタ90のブロック構成図である。図8と同様に実施の形態1と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、91a〜91cは乗算係数を記憶するROM、92は減算回路10から出力されるフレーム差分値を入力する入力端子である。
【0065】
以下、実施の形態3の第1のフリッカ除去回路11の動作を図1、図8、図9を用いて説明する。A/D変換回路4aでディジタル映像信号に変換されたY信号は第1のフリッカ除去回路11へ入力される。入力端子21を介して入力されたY信号は第3の垂直帯域分離フィルタ90に入力される。一方加算回路10からフレーム差分値が入力端子23から入力され、動き検出回路24で動きを検出する。図9を用いて第3の垂直帯域分離フィルタ90の動作を説明する。入力端子92を介してフレーム差分値がROM91a〜91cに入力される。これにより乗算係数がROM91a〜91cから読み出される。入力端子51を介して入力されたY信号とROM91aから読み出された乗算係数を乗算回路55aで乗算し、ラインメモリ52から出力されたY信号とROM91bから読み出された乗算係数を乗算回路55bで乗算し、ラインメモリ53から出力されたY信号とROM91cから読み出された乗算係数を乗算回路55cで乗算する。乗算回路55a〜55cの出力は加算回路56ですべて加算され、出力端子58より垂直低域成分として出力される。また、ラインメモリ52から出力されるY信号より加算回路56から出力された垂直低域成分を減算回路57で減算することで垂直高域成分を得て、出力端子59から出力する。リミッタ25では、第2の垂直帯域分離フィルタから出力された垂直高域成分に振幅制御をかける。リミッタ25の動作については実施の形態1と同様であるので説明を省く。加算回路26では、第3の垂直帯域分離フィルタから出力された垂直低域成分とリミッタ25からの出力を加算して出力する。第1のフリッカ除去回路11でフリッカ成分を除去されたY信号、およびA/D変換回路4b、4cより出力される2つの色差信号(R−Y、およびB−Y信号)はフレームメモリ8b、8c、12でノンインターレース構造からインターレース構造に変換され出力される。
【0066】
本実施の形態3に示すフリッカ除去回路11は従来の垂直方向のローパスフィルタにリミッタ25とROMなどを追加するだけで実現することができ、回路規模を極端に増加すること無しに良好な出力画像を得ることができる。なお、本実施の形態3では、乗算係数をROM91を用いて発生したがこれに限るものではなく、ロジック回路等を組み合わせて構成しても同様の効果が得られることは言うまでもない。
【0067】
実施の形態4.
図10は本発明の実施の形態4であるフリッカ除去装置のブロック構成図である。本実施の形態においては、従来例とは異なり、フリッカ成分を有するインターレース画像(以下入力画像信号と記す)が入力されこれよりフリッカ成分を除去した後に再びNTSC標準画像として出力する場合について説明する。図において、1a〜1cは入力画像信号(R、G、およびB信号)の入力端子、2は入力画像信号の同期信号の入力端子、3はマトリクス回路、4a〜4cはマトリクス回路3で輝度信号(Y信号)、および2つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するA/D変換回路、5は入力端子2より入力される入力画像信号より垂直同期信号、および水平同期信号を検出する第1の同期検出回路、6は第1の同期検出回路5より出力される同期信号を基準にしてクロックを発生する第1のPLL回路、7はA/D変換4より出力される輝度信号(Y信号)を記憶するフレームメモリ、102a、102bはマトリクス回路3より出力されるR−Y信号、およびB−Y信号を記憶して、フリッカ除去を行ったY信号との出力タイミング合わせるためのラインメモリである。
【0068】
10は減算回路、13aは第1のフリッカ除去回路から出力されるディジタル映像信号をアナログ映像信号に変換するD/A変換回路、13b、13cはラインメモリ102a、102bから出力されるディジタル映像信号をアナログ映像信号に変換するD/A変換回路、14はD/A変換回路13aから出力されるY信号に垂直同期信号および水平同期信号を付加する同期付加回路、15はD/A変換回路13bと13cから出力される2つの色差信号(R−Y信号、およびB−Y信号)を変調色信号(C信号)に変換するクロマエンコーダ回路である。
【0069】
19aおよび19bはY信号、およびC信号の出力端子、30a、30bはマトリクス回路3より出力されるR−Y信号、およびB−Y信号の水平方向の信号帯域を制限する帯域制限フィルタ(以下、LPFと記す。)、100はフレームメモリ7、ラインメモリ102a、102bおよび第2のフリッカ除去回路中のラインメモリ53へのディジタル映像信号書き込み、および読み出し制御信号を出力する第3のメモリ制御回路、101は入力されたY信号中のフリッカ成分を除去する第2のフリッカ除去回路である。
【0070】
図11は図10における第2のフリッカ除去回路101のブロック構成図である。図において、21はA/D変換回路4aから出力されたY信号の入力端子、22は第3のメモリ制御回路100より出力されるメモリ制御信号の入力端子、23は減算回路10の出力信号の入力端子、24は入力されたフレーム差分結果より動きを検出する動き検出回路、25はリミッタ、26は加算回路、27はY信号の出力端子、110はディジタル映像信号(Y信号)の垂直低域成分を抽出する第4の垂直帯域分離フィルタ、111はフレームメモリ7からのY信号を入力する入力端子である。
【0071】
図12は図11における第4の垂直帯域分離フィルタのブロック構成である。図において、51はY信号の入力端子、53は入力されたY信号を1ライン遅延するラインメモリ、54はラインメモリ53へのディジタル映像信号の書き込み制御信号、および読み出し制御信号の入力端子、55a〜55cは乗算回路、56は55a〜55cの乗算回路の出力を加算する加算回路、57は減算回路、58は垂直低域成分の出力端子、59は垂直高域成分の出力端子、120はフレームメモリから出力されるY信号の入力端子である。
【0072】
以下、図10〜図12を用いて本実施の形態4のフリッカ除去装置の動作を説明する。なお、本実施の形態4においては、従来例と異なり、インターレース画像をフリッカ除去して再びインターレース画像として出力する場合について説明する。入力端子1a〜1cを介して入力されたR、G、B信号は、マトリクス回路3でY信号、および2つの色差信号(R−Y信号、およびB−Y信号)に変換される。マトリクス回路3より出力される2つの色差信号(R−Y信号、およびB−Y信号)は、LPF30a、30bで水平方向の帯域が半分に制限される。なお、色差信号は輝度信号(Y信号)に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。マトリクス回路3より出力されるY信号、およびLPF30a、30bより出力されるR−Y、およびB−Y信号はA/D変換回路4a〜4cでディジタル映像信号(ディジタル信号)に変換される。その際、上記2つの色差信号の信号帯域は上述のようにLPF30a、30bでY信号の半分に制限されるので、A/D変換時のサンプリングクロックをY信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【0073】
一方、入力端子2を介して入力された同期信号は第1の同期検出回路5で垂直同期信号、および水平同期信号および入力信号のフィールドが検出される。第1の同期検出回路5で検出された水平同期信号は第1のPLL回路6に入力される。第1のPLL回路6では上記入力された水平同期信号を基準にして基準クロックを発生する。第1のPLL回路6で発生した上記クロックはA/D変換回路4a〜4c、第2のメモリ制御回路9およびD/A変換回路13a〜13cへ入力される。その際、上述のように2つの色差信号を処理する際に用いられるクロックはY信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第1の同期検出回路5で検出された垂直同期信号、水平同期信号およびフィールド判別結果は第3のメモリ制御回路100へも入力される。
【0074】
第3のメモリ制御回路100では第1の同期検出回路5より出力される水平同期信号を用いて、第2のフリッカ除去回路101中のラインメモリ53へのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。また、第3のメモリ制御回路100では第1の同期検出回路5より出力される垂直同期信号、水平同期信号およびフィールド判別結果を用いてフレームメモリ7、ラインメモリ102a、102bへのディジタル映像信号の書き込み制御信号も発生する。
【0075】
A/D変換回路4aでディジタル映像信号に変換されたY信号は第2のフリッカ除去回路101、減算回路10、およびフレームメモリ7へ入力される。以下、フレームメモリ7への上記ディジタル映像信号の書き込み動作について説明する。第3のメモリ制御回路100では60Hzのフィールド周波数で入力されるインターレースのディジタル映像信号からフレーム画像を生成するための制御信号および動き検出を行うための制御信号をフレームメモリ7へ出力する。
【0076】
以下、第3のメモリ制御回路100より出力されるフレームメモリ7へのデータ書き込み制御信号の発生方法について説明する。まず始め、第1の同期検出回路5より出力されるフィールド判別結果および垂直同期信号が入力されると第3のメモリ制御回路100では次にフレームメモリ7に書き込むフィールドを設定する。なお、本実施の形態4ではフレームメモリ7は第1フィールド用、および第2フィールド用の2枚のフィールドメモリで構成されているものとする。上記フィールド判別結果が第1フィールドの場合はフレームメモリ7の第1フィールド用メモリへ書き込むための制御信号を発生し、第2フィールドの場合はフレームメモリ7の第2フィールド用メモリへ書き込むための制御信号を発生する。その際、本実施の形態4ではフレームメモリ7へは入力映像信号の有効映像信号成分のみが書き込まれるように制御する。
【0077】
フレームメモリ7に入力されたインターレースのディジタル映像信号は第3のメモリ制御回路100より出力される上記書き込み制御信号に基づきフレームメモリ7内へ記憶される。よって、上記第3のメモリ制御回路100では、ディジタル映像信号をフレームメモリ7へ書き込むために上記2つのフィールドメモリの切替え制御信号を上記フィールド判別結果に基づき発生する。また、第3のメモリ制御回路100ではフレームメモリ7へのデータの書き込み制御信号(データの書き込みアドレス、フィールドメモリの切替え信号、書き込み制御信号など)を第1の同期検出回路5で検出された垂直同期信号、水平同期信号およびフィールド判別結果をもとに発生する。
【0078】
減算回路10では、フレームメモリ7から出力される1フレーム遅延されたY信号とA/D変換回路4aの出力との差分をとり、その結果を第1のフリッカ除去回路に入力する。その際、第3のメモリ制御回路100では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ7内に記憶されたインターレース画像を読み出すための読み出し制御信号(上記フィールドメモリの切替え信号、データの読み出しアドレス、読み出し制御信号など)を発生する。すなわち、第3のメモリ制御回路100では上記フィールド判別結果をもとに、A/D変換回路4aから第1フィールドの映像信号が入力された場合、まずはじめ第2フィールドのデータを読み出し、第2のフリッカ除去回路101へ出力する。同時にフレームメモリ7により1フレーム遅延されたデータを減算回路10へ出力する。また、A/D変換回路4aから第2フィールドの映像信号が入力された場合、フレームメモリ7から第1フィールドのデータを読み出し、第2のフリッカ除去回路101へ出力する。同時にフレームメモリ7により1フレーム遅延されたデータを減算回路10へ出力する。
【0079】
以下、図11を用いて第2のフリッカ除去回路101の動作を説明する。入力端子21を介して入力されたY信号と入力端子111を介して入力されたY信号は第4の垂直帯域分離フィルタ110に入力される。図12を用いて第4の垂直帯域フィルタ110の動作を説明する。入力端子51を介してA/D変換回路4より出力されたY信号は乗算回路55bおよび減算回路57へ入力される。また、入力端子120を介してフレームメモリ7から入力された1フィールド遅延のY信号は乗算回路55aおよびラインメモリ53へ入力される。ラインメモリ53では、入力された1フィールド遅延されたY信号を1ライン遅延して出力する。ラインメモリ53より出力された1フィールド遅延されたY信号は乗算回路55cへ入力される。なお、ラインメモリ53の制御は入力端子54を介して第3のメモリ制御回路100より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。本実施の形態4では、入力されたY信号と上記Y信号に隣接する1フィールド前のY信号を用いることによりインターレース画像をノンインターレース画像に変換し垂直方向の高域成分を抽出し、入力信号よりフリッカ成分を除去する。上記フレームメモリ7では、上記動き検出回路による動き成分の検出の際に用いるフレームメモリとして機能しているだけでなく、フリッカ成分の除去のためのフィールドメモリとして機能しており、これにより回路のメモリ使用量を削減することができ、消費電力も小さく抑えることができる。
【0080】
乗算回路55a、55cに入力されたY信号は0.25が乗算され出力される。また、乗算回路55bに入力されたY信号は0.5が乗算され出力される。乗算回路55a〜55cの出力は加算回路56で加算され、垂直高域成分が除去され出力端子58を介して第4の垂直帯域分離フィルタ110より出力される。減算回路57では入力端子51を介して入力されるY信号より加算回路56から出力されるY信号の垂直低域成分を減算することによりY信号の垂直高域成分を分離する。減算回路57の結果は出力端子59より出力される。
【0081】
本実施の形態4では第1フィールドの映像信号に対してフリッカ除去する際に1フィールド前の第2フィールドの映像信号を用いて行っている。これはまず第1に、動きがない静止画の場合には、フリッカ除去に用いるペアの第2フィールドの映像信号が1フィールド前の第2フィールドと同じであることによる。また第2に、動きがある場合にはインターレースで入力された動画に対してフレーム画像を構成してフリッカ除去を行うと、高速に移動している部位で発生するぶれ(時間軸方向のぼけ)が視覚的に目立つようになる。そのために動きがある場合にはフリッカ除去を行わないようにしているので上記のような処理を行っている。
【0082】
本実施の形態4では動きが検出された場合のリミッタ25の特性を完全なリニア特性として、フリッカ除去を行わないことと等価としている。以下に、リミッタ25の動作の説明を行う。入力端子23から減算回路10の減算結果が入力され、Y信号の動きを検出する。検出方法は上記実施の形態1と同様であるため説明を省略する。第4の垂直帯域分離フィルタ110から出力された上記垂直高域成分は、リミッタ25に入力され振幅制限を行い出力される。図13に動きが検出された場合のリミッタ25の入出力特性の1実施例を示す。動きが検出されなかった場合には、本実施の形態1同様図5に示すような特性をもつリミッタでY信号の垂直高域成分の振幅値を制限して出力する。リミッタ25では動き検出回路24より出力される動き検出情報をもとに図5もしくは図13のリミッタ形状(特性)を切替える。リミッタ25の出力は加算回路26に入力される。加算回路26ではリミッタ25の出力と第4の垂直帯域分離フィルタ110から出力される垂直低域成分を加算する。動画像の場合にはフリッカは視覚的に目立ちにくく、無理にフリッカ抑圧を行うと画像がぼけたりぶれが強調されるなど逆効果であることは既に述べた。そこで動き検出回路24で動きが検出された場合は、図13に示すようなリミッタで振幅制限を行う。このリミッタでは入力した信号はそのまま何も変換されずに出力されるものである。従って第4の垂直帯域分離フィルタ110で1度帯域分離されたY信号も再び加算回路26で加算されるのでフリッカ除去を行わないことと同等である。
【0083】
A/D変換回路4b、4cより出力される2つの色差信号(R−Y信号、およびB−Y信号)はラインメモリ102a、102bへ入力される。第3のメモリ制御回路100では60Hzのフィールド周波数で入力されるインターレースのディジタル映像信号をラインメモリ102a、102bへ書き込む。このとき書き込むのは有効映像信号成分のみである。また、第2のフリッカ除去回路101から出力されるY信号のタイミングに対してラインメモリ102a、102bの読み出しタイミングを合わせるように第3のメモリ制御回路100から読み出し制御信号を送出する。第2のフリッカ除去回路101から出力されたY信号はD/A変換回路13aに入力され、ラインメモリ102a、102bから出力された2つの色差信号(R−Y、およびB−Y信号)はD/A変換回路13b、13cに入力される。D/A変換回路13aでアナログ映像信号に変換されたY信号は同期付加回路14により同期信号が付加されて出力端子19aから出力される。また、D/A変換回路13b、13cでアナログ映像信号に変換された色差信号はクロマエンコーダ回路15を介して変調色信号(C信号)に変換され出力端子19bを介して出力される。なお、クロマエンコードの際(2つの色差信号を変調色信号に変換する際)には第1の同期検出回路5より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき2つの色差信号に変調を施す。
【0084】
本実施の形態4のフリッカ除去装置は、インターレースの映像信号に対してフリッカ成分を含む垂直高域成分について動き情報を検出し、これをもとに動きがある動画の場合はフリッカ除去をせず、動きがない静止画の場合はリミッタで抑圧してフィードバックするように構成している。そのため、同じ回路系で静止画に対してのみ視覚上気になるフリッカを抑えられる。よって、静止画で表などに発生するフリッカを低減できるとともに、動画像においてぶれ(時間軸方向のぼけ)を目立たせることや解像度が低下することを回避できる効果がある。
【0085】
また、本実施の形態4に示す第2のフリッカ除去回路101は従来のローパスフィルタに簡単な回路を追加するだけで実現することができ回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【0086】
また、実施の形態1〜実施の形態4では、動き検出を行ってその結果をもとに動画像と静止画像に応じてフリッカ成分の抑圧度を制御したがこれに限るものではなく、動画像に対しては抑圧度が小さく静止画像に対しては抑圧度が大きくなるようにフリッカ除去の特性を切替えるように構成すれば同様の効果を得られる。
【0087】
また、実施の形態1〜実施の形態4ではR、G、およびB信号をマトリクス回路3でY信号、および2つの色差信号(R−Y信号、およびB−Y信号)に変換した後にY信号のみに対してフリッカ抑圧度をがこれに限るものではなく、R、G、およびB信号に含まれるフリッカ成分を上記フリッカ除去回路31または101で除去して出力してもよい。また、R−Y信号、およびB−Y信号よりフリッカ成分を上記フリッカ除去回路31または101で除去してもよい。また、色差信号中のフリッカ成分を除去する際は輝度信号中のフリッカ成分を除去する場合とフリッカ除去回路31または101の特性、あるいは構成を変えてもよい。また、各色差信号で上記フリッカ除去回路31または101の特性、あるいは構成を変えてもよいことはいうまでもない。
【0088】
また、実施の形態1〜実施の形態4ではマトリクス回路3で輝度信号(Y信号)と2つの色差信号(R−Y信号、およびB−Y信号)に変換したがこれに限るものではなく、例えば、輝度信号(Y信号)と2つの色信号(U、およびV信号)、あるいは輝度信号(Y信号)、および他の色信号に変換してた後にY信号からフリッカ成分を除去し、インターレース画像に変換しても同様の効果を奏することはいうまでもない。また、2つの色差信号を変調色信号に変換した後にフリッカ除去を行ってもよい。
【0089】
また、実施の形態1〜実施の形態4では垂直方向の低域通過フィルタをそれぞれ図3、図7、図9、図12に示すように構成したがフィルタの構成(タップ数、フィルタも形状、および種類(FIRフィルタ、IIRフィルタなど))、および周波数特性などはこれに限るものではない。また、実施の形態1〜実施の形態4では、垂直方向の高域通過フィルタを入力信号より垂直低域通過フィルタの出力を減算することにより構成したがこれに限るものではない。例えば、垂直高域通過フィルタ、および垂直低域通過フィルタを別々に構成する、あるいは、垂直高域通過フィルタを用いて垂直高域成分を分離した後、入力信号より上記垂直高域成分を減算することにより垂直低域通過フィルタを構成してもよい。
【0090】
また、実施の形態1〜実施の形態4では動き検出の方法として、1フレーム前の映像信号とフレーム差分をとり、所定の値と比較することで動きの判定を行っているがこれに限るものではなく、例えば1フィールド前の隣接する周辺との差分をとった時の平均値を所定の値と比較することで動きの判定をでもよい。また、計算機の中に内蔵されるような場合はCPUから動画像/静止画像の情報を受け取り、この情報をもとにフリッカの除去特性を切替えてもよい。
【0091】
また、実施の形態1〜実施の形態4ではフリッカ除去回路として垂直低域通過フィルタを用いて垂直高域成分を抽出し、この垂直高域成分の振幅値を制限するような回路の構成としたがこれに限るものではない。
【0092】
また、実施の形態1〜実施の形態3ではノンインターレース画像の1例としてパソコンのVGA信号を用いてフリッカ除去装置の動作を説明したがこれに限るものではなく、ノンインターレースで入力される画像(例えば、現在欧州で規格審議が進んでいるDVB、米国で規格化が進んでいるATV、あるいは日本で規格化が進んでいるISDBのようなディジタル放送で送られてくるノンインターレース画像、あるいはパソコンの他の表示モード時の画像など。)をインターレース画像に変換する場合なら上記フリッカ除去装置を用いてフリッカ成分を除去して出力すれば同様の効果を奏する。
【0093】
また、実施の形態1〜実施の形態3では動き検出を行い、動きが検出された場合にはフリッカ除去の抑圧度を小さくし、動きが検出された場合にはフリッカ抑圧度を大きくするような制御を行ったが、動きが検出されない場合のみフリッカ除去を行い、動きが検出された場合にフリッカの抑圧を行わないというような制御をしても同様の効果を奏する。
【0094】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【0095】
入力映像信号より動き検出を行う動き検出手段と、入力映像信号の垂直高域成分と垂直低域成分とを分離する第1の周波数分離手段と、前記第1の周波数分離手段より出力される垂直高域成分に含まれる第1の振幅値以上の成分を抑圧する第1のフリッカ抑圧手段と、前記第1の周波数分離手段より出力される垂直高域成分に含まれる前記第1の振幅値よりも大きい第2の振幅値以上の成分を前記第1のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第2のフリッカ抑圧手段と、前記第1のフリッカ抑圧手段の出力と前記第2のフリッカ抑圧手段の出力とを切替える切替え手段と、前記第1の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、前記動き検出手段で動きが検出された際は、前記第2のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成したので、動画像と静止画像に対し最適なフリッカ抑圧が行え、動画像に関して極端な解像度の低下を回避することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1であるフリッカ除去装置のブロック構成図である。
【図2】 図1における第1のフリッカ除去回路のブロック構成図である。
【図3】 図2における第1の垂直帯域分離フィルタである。
【図4】 本発明の実施の形態1におけるリミッタの入出力特性を示す図である。
【図5】 本発明の実施の形態1におけるリミッタの入出力特性を示す図である。
【図6】 本発明の実施の形態2における第1のフリッカ除去回路のブロック構成図である。
【図7】 図6における第2の垂直帯域分離フィルタである。
【図8】 本発明の実施の形態3における第1のフリッカ除去回路のブロック構成図である。
【図9】 図8における第3の垂直帯域分離フィルタである。
【図10】 本発明の実施の形態4であるフリッカ除去装置のブロック構成図である。
【図11】 図10における第2のフリッカ除去回路のブロック構成図である。
【図12】 図11における第4の垂直帯域分離フィルタの構成図である。
【図13】 本発明の実施の形態4におけるリミッタの入出力特性を示す図である。
【図14】 ノンインターレース画像の空間周波数特性を示す図である。
【図15】 インターレース画像の空間周波数特性を示す図である。
【図16】 インターレース画像の2次元周波数特性を示す図である。
【図17】 従来のフリッカ除去装置のブロック構成図である。
【図18】 従来のフリッカ除去装置における第1のVLPFのブロック構成図である。
【図19】 図18に示す第1のVLPFの周波数特性を示す図である。
【符号の説明】
3 マトリクス回路、4 A/D変換回路、5 第1の同期検出回路、6 第1のPLL回路、7 フレームメモリ、8 フレームメモリ、 9 第2のメモリ制御回路、10 減算回路、11 第1のフリッカ除去回路、12 フレームメモリ、13 D/A変換回路、14 同期付加回路、15 クロマエンコーダ回路、 17 第2の同期検出回路、 18 第2のPLL回路、20 第1の垂直帯域分離フィルタ、24 動き検出回路、25 リミッタ、26 加算回路、30 LPF、52 ラインメモリ、53 ラインメモリ、55 乗算回路、56 加算回路、57 減算回路 70 第2の垂直帯域分離フィルタ、80 セレクタ、90 第3の垂直帯域フィルタ、91 ROM、 100 第3のメモリ制御回路、101 第2のフリッカ除去回路、102 ラインメモリ、110 第4の垂直帯域分離フィルタ、200 第1のVLPF、201 第1のメモリ制御回路。
Claims (3)
- 入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去装置において、
入力映像信号より動き検出を行う動き検出手段と、
入力映像信号の垂直高域成分と垂直低域成分とを分離する第1の周波数分離手段と、
前記第1の周波数分離手段より出力される垂直高域成分に含まれる第1の振幅値以上の成分を抑圧する第1のフリッカ抑圧手段と、
前記第1の周波数分離手段より出力される垂直高域成分に含まれる前記第1の振幅値よりも大きい第2の振幅値以上の成分を前記第1のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第2のフリッカ抑圧手段と、
前記第1のフリッカ抑圧手段の出力と前記第2のフリッカ抑圧手段の出力とを切替える切替え手段と、
前記第1の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、
前記動き検出手段で動きが検出された際は、前記第2のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成したことを特徴とするフリッカ除去装置。 - 入力された映像信号を1フレーム分記憶するための記憶手段と、
入力された映像信号のフレーム差分をとるフレーム差分手段を有し、
前記フレーム差分手段の出力を所定値と比較し該フレーム差分値の絶対値が前記所定値以上の場合に前記動き成分を検出するよう前記動き検出手段を構成することを特徴とする請求項1に記載のフリッカ除去装置。 - 入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去方法において、
入力映像信号より動き検出を行う動き検出ステップと、
入力映像信号の垂直高域成分と垂直低域成分とを分離する第1の周波数分離ステップと、
前記第1の周波数分離ステップで出力される垂直高域成分に含まれる第1の振幅値以上の成分を抑圧する第1のフリッカ抑圧ステップと、
前記第1の周波数分離ステップで出力される垂直高域成分に含まれる前記第1の振幅値よりも大きい第2の振幅値以上の成分を前記第1のフリッカ抑圧ステップの抑圧度よりも小さい抑圧度で抑圧する第2のフリッカ抑圧ステップと、
前記第1のフリッカ抑圧ステップの出力と前記第2のフリッカ抑圧ステップの出力とを切替える切替えステップと、
前記第1の周波数分離ステップで出力される垂直低域成分と前記切替えステップの出力とを加算する加算ステップを含み、
前記切替えステップにおいて、前記動き検出ステップで動きが検出された場合には、前記第2のフリッカ抑圧ステップの出力を選択することを特徴とするフリッカ除去方法。
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