JP2000041201A - 画像縮小表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＶ画像の縮小時における静止画部の解像度
の低下を抑えるとともに、残像等の発生を抑えた画像縮
小表示装置を得る。 【解決手段】 画像縮小表示装置の画面縮小回路１００
は、垂直方向の補間処理を施す動き対応垂直画素補間回
路１０６を有し、動き対応垂直画素補間回路１０６は、
現フィールド信号を１フィールド遅延して出力するフィ
ールドメモリ１１５ａ〜１１５ｃ、入力された水平補間
信号に垂直方向の補間処理を施す垂直方向画素補間回路
１１４ａ〜１１４ｆ、現フィールド信号と前フィールド
信号よりＴＶ画像の動きを検出する動き検出回路１１
７、動き検出回路１１７から出力される動き量に応じて
現フィールドと前フィールドの混合比率を決定する重み
付け制御回路１１８、混合比率を基準に現フィールド信
号と前フィールド信号を混合するフィールド混合回路１
１６ａ〜１１６ｃを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像縮小表示装
置に関し、詳細には、入力されたインターレース画像を
縮小する画像縮小表示装置に関する。

【０００２】

【従来の技術】近年インターネットの普及に伴い、パー
ソナルコンピュータ（以下、パソコンという）の需要が
増加している。そのような中、インターネットＴＶのよ
うに、パソコンの一部の機能を取り込んだ家電製品が商
品化されつつある。特にインターネットＴＶでは、ＴＶ
画面とパソコン画面を同時に表示することが必須であ
り、ＴＶ画面側を高画質に縮小表示することが必要とな
る。

【０００３】図９はパソコン画面と縮小したＴＶ画面を
２画面同時に表示する表示例を示す図であり、同図
（ａ）はパソコン画面に縮小したＴＶ画面を表示するＰ
ＩＰ（picture in picture）を、同図（ｂ）はパソコン
画面と縮小したＴＶ画面を表示するダブルウィンドウ
を、同図（ｃ）はパソコン画面に縮小したＴＶ画面を表
示する縮小表示をそれぞれ示している。

【０００４】図１０は従来のＴＶ画面とパソコン画面の
同時表示における画像縮小表示装置のブロック構成図で
ある。

【０００５】図において、１はＮＴＳＣ信号の入力端
子、２はＶＧＡ信号（ＶＧＡ規格に基づくＲ信号、Ｇ信
号、及びＢ信号）の入力端子、３はＶＧＡ信号の同期信
号の入力端子、４はスイッチ制御信号の入力端子、５は
アナログ出力信号の出力端子、６は入力端子１より入力
されたＮＴＳＣ信号を輝度信号（以下、Ｙ信号という）
及び色信号（以下、Ｃ信号という）に分離し、分離され
たＣ信号についてはさらに色信号復調処理を行い２つの
色差信号（以下、Ｒ−Ｙ信号、Ｂ−Ｙ信号という）に復
調するＹ／Ｃ分離回路である。

【０００６】なお、Ｙ／Ｃ分離回路６からＹ信号、Ｒ−
Ｙ信号、及びＢ−Ｙ信号が出力されるが、図中は簡略化
のため一本線で示している。

【０００７】７は入力端子１より入力されたＮＴＳＣ信
号から水平同期信号と垂直同期信号を分離するととも
に、分離した水平同期信号に同期したクロックを発生す
るＮＴＳＣ同期分離回路、８はＹ／Ｃ分離回路６から出
力される上記Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号の補間
処理及び縮小処理を施す画面縮小回路、９は入力端子２
より入力されたＶＧＡ信号（ノンインターレース信号）
のＲ信号、Ｇ信号及びＢ信号をマトリクス回路でＹ信
号、ＲーＹ信号及びＢ−Ｙ信号に変換した後、上記変換
したＹ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号をインターレー
ス信号に変換する走査線変換回路、１０は走査線変換回
路９から出力されるディジタル映像信号と画面縮小回路
８から出力されるディジタル縮小信号を合成する画面合
成回路、１１は画面合成回路１０から出力される画面合
成信号と走査線変換回路９から出力されるディジタル映
像信号を切り換えるスイッチ、１２はスイッチ１１から
出力される上記ディジタル信号をアナログ信号（Ｙ信
号、Ｒ−Ｙ信号及びＢ−Ｙ信号）に変換するディジタル
／アナログ変換回路（以下、Ｄ／Ａ変換回路という）、
１３はＤ／Ａ変換回路１２から出力される上記アナログ
信号とＹ／Ｃ分離回路６から出力されるアナログ信号を
切り換えるスイッチ、１４は入力端子４より入力される
スイッチの制御信号によりスイッチ１１及び１３を切り
換え制御する制御信号を発生する画面表示制御回路であ
る。

【０００８】図１１は、図１０における画面縮小回路８
のブロック構成図である。

【０００９】図において、２０ａ〜２０ｃはＹ／Ｃ分離
回路６から出力されるアナログ信号（Ｙ信号、Ｒ−Ｙ信
号及びＢ−Ｙ信号）の入力端子、２１ａはＮＴＳＣ同期
分離回路７から出力されるＮＴＳＣ同期信号の入力端
子、２１ｂはＮＴＳＣ同期分離回路７から出力されるク
ロックの入力端子、２２ａ〜２２ｃはディジタル縮小信
号の出力端子、２３は画面合成回路１０によりパソコン
画面と縮小したＴＶ画面を合成する際の制御信号の出力
端子、２４ａ〜２４ｃは入力端子２０ａ〜２０ｃより入
力されるアナログ信号（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ
信号）をディジタル信号（Ｙ信号、Ｒ−Ｙ信号及びＢ−
Ｙ信号）に変換するアナログ／ディジタル変換回路（以
下、Ａ／Ｄ変換回路という）、２５ａ〜２５ｃはＡ／Ｄ
変換回路２４ａ〜２４ｃから出力されたディジタル信号
（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号）に対し、入力画
像における水平方向の補間処理を施す水平方向画素補間
回路、２６ａ〜２６ｃは水平方向画素補間回路２５ａ〜
２５ｃから出力される水平方向の補間信号に対し、入力
画像における垂直方向の補間処理を施す垂直方向画素補
間回路、２７ａ〜２７ｃは垂直方向画素補間回路２６ａ
〜２６ｃから出力される垂直方向の補間信号を記憶する
とともに、上記信号の縮小処理を施すフィールドメモ
リ、２８は入力端子２１ａ及び２１ｂより入力されたＮ
ＴＳＣ同期信号、及びクロックを基準にして、垂直方向
画素補間回路２６ａ〜２６ｃ中のラインメモリ４４ａ及
び４４ｂ（後述）及びフィールドメモリ２７ａ〜２７ｃ
へのデータの書き込み、読み出し制御信号等の発生、水
平方向画素補間回路２５ａ〜２５ｃ中のスイッチ３８及
び垂直方向画素補間回路２６ａ〜２６ｃ中のスイッチ４
９の制御を行うスイッチ制御信号の発生、ならびに画面
合成回路１０でパソコン画面と縮小したＴＶ画面を合成
する際の制御信号を発生する画像縮小制御回路である。

【００１０】図１２は、図１１における水平方向画素補
間回路２５のブロック構成図である。

【００１１】図において、３０はＡ／Ｄ変換回路２４か
ら出力されるディジタル信号の入力端子、３１は画像縮
小制御回路２８から出力されるスイッチ制御信号の入力
端子、３２は水平補間信号の出力端子、３３ａ及び３３
ｂは入力されたディジタル信号を１クロック遅延するレ
ジスタ、３４は入力されたディジタル信号にｈ０を乗算
する乗算回路、３５ａ及び３５ｂは入力されたディジタ
ル信号にｈ１を乗算する乗算回路、３６ａ及び３６ｂは
入力されたディジタル信号にｈ２を乗算する乗算回路、
３７ａ〜３７ｃは加算回路、３８は加算回路３７ｂから
出力される水平補間信号と加算回路３７ｃから出力され
る水平補間信号を切り換えるスイッチである。

【００１２】図１３は、図１１における垂直方向画素補
間回路２６のブロック構成図である。

【００１３】図において、４０は水平方向画素補間回路
２５から出力される水平補間信号の入力端子、４１は画
像縮小制御回路２８から出力されるメモリ制御信号の入
力端子、４２は画像縮小制御回路２８から出力されるス
イッチ制御信号の入力端子、４３は水平・垂直補間信号
の出力端子、４４ａ及び４４ｂは入力された水平補間信
号を１ライン遅延するラインメモリ、４５は入力された
水平補間信号にｖ０を乗算する乗算回路、４６ａ及び４
６ｂは入力された水平補間信号にｖ１を乗算する乗算回
路、４７ａ及び４７ｂは入力された水平補間信号にｖ２
を乗算する乗算回路、４８ａ〜４８ｃは加算回路、４９
は加算回路４８ｂから出力される水平・垂直補間信号と
加算回路４８ｃから出力される水平・垂直補間信号を切
り換えるスイッチである。

【００１４】図１４は、図１０における走査線変換回路
９のブロック構成図である。

【００１５】図において、５０ａ〜５０ｃはＶＧＡ信号
（Ｒ信号、Ｇ信号及びＢ信号）の入力端子、５１はＶＧ
Ａ信号の同期信号の入力端子、５２ａはＮＴＳＣ同期分
離回路７から出力されるＮＴＳＣ同期信号の入力端子、
５２ｂはＮＴＳＣ同期分離回路７から出力されるクロッ
クの入力端子、５３ａ〜５３ｃはディジタル映像信号
（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号）の出力端子、５
４ａ〜５４ｃは入力端子５０ａ〜５０ｃより入力された
ＶＧＡ信号をディジタル信号に変換するＡ／Ｄ変換回
路、５５はＡ／Ｄ変換回路５４ａ〜５４ｃから出力され
る上記Ｒ信号、Ｇ信号及びＢ信号を、Ｙ信号、Ｒ−Ｙ信
号及びＢ−Ｙ信号に変換するマトリクス回路、５６ａ〜
５６ｃはマトリクス回路５５から出力される信号の垂直
方向低域成分を抽出し、ノンインターレース画像をイン
ターレース画像に変換する際に発生するフリッカ成分を
除去する垂直低域通過フィルタ（以下、ＶＬＰＦとい
う）、５７ａ〜５７ｃはＶＬＰＦ５６ａ〜５６ｃから出
力される信号を記憶するフレームメモリ、５８は入力端
子５１より入力されたＶＧＡ信号の同期信号より水平同
期信号及び垂直同期信号を分離するとともに、分離した
水平同期信号に同期したクロックを発生するＶＧＡ同期
分離回路、５９はＶＧＡ同期分離回路５８から出力され
る上記ＶＧＡ信号の同期信号及びクロックと入力端子５
２ａ及び５２ｂより入力されたＮＴＳＣ同期信号及びク
ロックを基準にして、ＶＬＰＦ５６中のラインメモリ及
びフレームメモリ５７ａ〜５７ｃへのディジタル映像信
号の書き込み、及び読み出し制御信号を発生するメモリ
制御回路である。

【００１６】ここで、ＴＶ画面とパソコン画面を２画面
同時に表示する方法とその表示例について説明する。

【００１７】家庭用のＴＶはインターレース表示である
のでノンインターレース画像であるパソコン画像を家庭
用のＴＶ画面上に表示する場合は、インターレース画像
に変換する必要がある。また、ノンインターレース画像
からインターレース画像に変換されたパソコン画面とＴ
Ｖ画面を同時に表示する例として、前記図９（ａ）〜
（ｃ）のような方法がある。この従来例では、図９
（ｃ）に示すようにパソコン画面をＴＶ画面に表示する
ため、ＴＶ画面側を縮小し、パソコン画面の表示エリア
の確保をする場合について説明する。

【００１８】従来の画像縮小表示装置の動作を説明する
前に、入力画像を２／３倍に縮小する場合の画素の内挿
方法と補間処理による画面縮小の概略について図１５を
用いて説明する。

【００１９】図１５は画素の内挿方法と補間処理方法を
説明するための図である。

【００２０】図１５（ａ）左側はサンプリング周波数ｆ
ｓでサンプリングを行った場合の入力信号の波形であ
り、図中横軸は時間である。図中●はサンプリング画素
を示す。また、同図（ａ）右側はその際の周波数特性で
あり、図中横軸は周波数、縦軸は振幅を示す。

【００２１】入力信号を２／３倍に縮小する際は、まず
はじめサプサンプリングする際に必要になる画素を内挿
し補間する。

【００２２】以下、同図（ｂ）及び（ｃ）を用いて上記
内挿方法、及び補間方法について説明する。

【００２３】入力信号を２／３倍に縮小する際は、同図
（ｂ）左側に示すように、上記サンプル点（この従来例
では画素）の中央に内挿画素（以下、０点と記す。）を
内挿し、サンプリング周波数を見かけ上２倍に上げる。
図中×は内挿した０点を示す。

【００２４】同図（ｂ）右側には、その際の周波数特性
を示した。同図（ｂ）に示すように０点を内挿した場
合、サンプリング周波数が２倍の２ｆｓに上がるが、周
波数特性は同図（ａ）に示したものと変わらない。

【００２５】以下、０点に施す補間処理について説明す
る。上述したように、この従来例では入力信号を２／３
倍に縮小するので補間処理を施す際は、縮小処理後の画
像に折り返しひずみが発生しないように同図（ｂ）右側
に示すような周波数特性を持つ補間フィルタを用いて上
記入力信号の信号帯域をｆｓ／３に制限する。理想的な
補間フィルタの特性を同図（ｂ）右側に破線で示す。

【００２６】同図（ｃ）左側は上記補間フィルタで補間
処理の施された信号を示し、同図（ｃ）右側にはその際
の周波数特性を示している。

【００２７】そして、同図（ｃ）に示す補間処理の施さ
れた信号を同図（ｄ）に示すように２つおきにリサンプ
ル処理を施し画素数を１／３倍に削減する。同図（ｄ）
右側にその際の周波数特性を示した。同図（ｂ）に破線
で示した補間フィルタによりあらかじめ入力信号の高域
成分を除去しているのでリサンプリング処理に伴う折り
返しの発生は抑えられる。

【００２８】そして、上記リサンプリング処理の施され
た信号を一旦時間軸変換用のメモリヘ書き込み、サンプ
リング周波数ｆｓで読み出すことにより入力信号を縮小
する。

【００２９】上述の補間処理法をハードウェアで実現す
ると図１６に示す構成になる。

【００３０】図１６は従来の補間回路のブロック構成図
である。

【００３１】図において、７０は信号の入力端子、７１
は出力端子、７２ａ〜７２ｄは入力された信号を１クロ
ック遅延して出力するレジスタ、７３は入力される信号
にｈ０を乗算する乗算回路、７４ａ、及び７４ｂは入力
される信号にｈ１を乗算する乗算回路、７５ａ及び７５
ｂは入力される信号にｈ２を乗算する乗算回路、７６は
加算回路である。

【００３２】以下、図１６に示す従来の補間回路の動作
を説明する。

【００３３】入力端子７０より入力される信号は乗算回
路７５ａ、及びレジスタ７２ａに入力される。レジスタ
７２ａでは入力された信号を１クロック遅延して出力す
る。レジスタ７２ａから出力される信号は乗算回路７４
ａ及びレジスタ７２ｂに出力される。同様に、レジスタ
７２ｂでは入力された信号を１クロック遅延して、乗算
回路７３及びレジスタ７２ｃに出力し、レジスタ７２ｃ
では入力された信号を１クロック遅延して、乗算回路７
４ｂ及びレジスタ７２ｄに出力する。また、レジスタ７
２ｄでは入力された信号を１クロック遅延して、乗算回
路７５ｂに出力する。

【００３４】乗算回路に入力された信号は各乗算回路の
乗算係数が乗算され、加算回路７６で加算された後、出
力端子７１を介して出力される。

【００３５】次に、入力信号と内挿された０点を用いた
補間処理方法について図１５〜図１７を用いて具体的に
説明する。

【００３６】図１７は補間回路におけるスイッチの制御
動作を説明するための図であり、図１７（ａ）〜（ｃ）
は前記図１６に示す補間回路より補間処理を行う場合の
タイミングチャートを示す。

【００３７】図において、（ａ）はレジスタ７２ｂに記
憶されているデータ、（ｂ）は出力端子７１に出力され
る信号、（ｃ）は入力画像を２／３に縮小する場合に必
要なデータである。

【００３８】まず、前記図１５（ａ）左側に示すよう
に、入力された第ｎ−１番目の信号をｊ（ｎ−１）、第
ｎ番目の信号をｊ（ｎ）、第ｎ＋１番目の信号をｊ（ｎ
＋１）とする。この入力信号間に図１５（ｂ）左側に示
すようサンプル点の間に０点を内挿し、サンプリング周
波数を２倍にする。

【００３９】次いで、図１６に示す補間回路の動作を説
明する。入力端子７０にｊ（ｎ＋１）が入力されると、
レジスタ７２ａにｊ（ｎ＋１）とｊ（ｎ）の間に内挿さ
れた０点、レジスタ７２ｂにｊ（ｎ）、レジスタ７２ｃ
にｊ（ｎ）とｊ（ｎ−１）の間の０点、レジスタ７２ｄ
にｊ（ｎ−１）が記憶される。それぞれのレジスタに記
憶されている信号が乗算回路７３〜７５を通り、各乗算
回路の乗算係数が乗算され、加算回路７６で加算された
後、出力端子７１を介して、ｊ（ｎ）×ｈ０＋［ｊ（ｎ
−１）＋ｊ（ｎ＋１）］×ｈ２が出力される。

【００４０】その後、入力端子７０に０点が入力される
と、上述したように、ｊ（ｎ＋１）とｊ（ｎ）の間に内
挿された０点の補間処理が施され、出力端子７１に［ｊ
（ｎ）＋ｊ（ｎ＋１）］×ｈ１が出力される。さらに入
力端子７０にｊ（ｎ＋２）が入力されると、出力端子７
１にｊ（ｎ＋１）×ｈ０＋［ｊ（ｎ）＋ｊ（ｎ＋２）］
×ｈ２が出力される。この時レジスタにおけるクロック
周波数は、入力信号をサンプリングする際のサンプリン
グ周波数の２倍、つまり２ｆｓである。

【００４１】以上より、入力端子７０に入力される信号
は図１５（ｂ）左側に等しく、また出力端子７１に出力
される信号は図１５（ｃ）左側に示す信号に等しい。上
述したように入力信号を補間処理した後、例えばＴＶ画
像を２／３に縮小する場合は、図１７（ｂ）に示す補間
処理後のデータを同図（ｃ）に示すように２つおきにリ
サンプリングすることによりＴＶ画像を２／３に縮小す
る信号が得られる（図１７（ｃ）参照）。

【００４２】上記説明ではサンプリング周波数を上げる
ため、入力信号のサンプル点の間に０点を内挿し、入力
信号と内挿した０点を用いた補間処理を行った。しかし
実際には、０点を内挿せず前記図１２に示す補間回路を
用いて補間処理を施す。前記図１２における補間処理方
法を同図、及び図１７を用いて具体的に説明する。

【００４３】図１７（ｄ）〜（ｇ）は前記図１２に示す
補間回路により補間処理を行う場合のタイミングチャー
トを示す。

【００４４】図において、（ｄ）はレジスタ３３ａに記
憶されているデータ、（ｅ）はスイッチ３８のａ側に出
力される信号、（ｆ）はスイッチ３８のｂ側に出力され
る信号、（ｇ）は入力画像を２／３に縮小する場合に必
要なデータである。

【００４５】まず、入力端子３０にｊ（ｎ＋１）が入力
されると、レジスタ３３ａにｊ（ｎ）が、レジスタ３３
ｂにｊ（ｎ−１）が記憶される。それぞれのレジスタに
記憶されている信号が乗算回路３４〜３６を通り、各乗
算回路の乗算係数が乗算され、加算回路３７で加算され
た後、スイッチ３８ａ側にｊ（ｎ）×ｈ０＋［ｊ（ｎ−
１）＋ｊ（ｎ＋１）］×ｈ２が出力され、一方スイッチ
３８ｂ側に［ｊ（ｎ）＋ｊ（ｎ＋１）］×ｈ１が出力さ
れる。

【００４６】これを上述した図１６を参照して考える
と、レジスタ３３ａに記憶されている信号（例えば、ｊ
（ｎ））に対し補間処理が施され、スイッチ３８のａ側
に入力信号ｊ（ｎ）の補間処理結果（図１７（ｅ）参
照）が出力され、スイッチ３８のｂ側にｊ（ｎ）とｊ
（ｎ＋１）の間に内挿された０点の補間処理結果（図１
７（ｆ）参照）が出力されることを示している。また、
この時のレジスタにおけるクロック周波数は図１６の場
合と異なり、サンプリング周波数ｆｓと同じである。

【００４７】画面縮小処理の際は、スイッチ３８のスイ
ッチング動作によって図１７（ｇ）に示すようにリサン
プリングすることでＴＶ画像を２／３に縮小する信号が
得られる。

【００４８】なお、同図（ｇ）中の網目を施した部分は
リサンプリングした後、フィールドメモリで間引かれる
ので、回路動作としてはスイッチ３８の動作によりａ側
から出力される信号、あるいはｂ側から出力される信号
のどちらを選択しても構わないことを示す。

【００４９】以上より、図１２で構成される補間回路
は、０点を内挿した図１６で構成される補間回路と同様
の動作を得ることができるとともに、回路規模を小さく
できる。

【００５０】次に、前記図９（ｃ）に示す縮小表示を例
にとり、図１０〜図１４を用いて従来の画像縮小表示装
置の動作を説明する。

【００５１】入力端子１を介して入力されたＮＴＳＣ信
号はＮＴＳＣ同期分離回路７で、垂直同期信号及び水平
同期信が分離されるとともに、分離された水平同期信号
に同期したクロックを発生する。分離された垂直同期信
号及び水平同期信号は、画面縮小回路８及び走査線変換
回路９に入力される。一方、クロックは画面縮小回路
８、走査線変換回路９及びＤ／Ａ変換回路１２に入力さ
れる。

【００５２】また、入力端子１を介して入力されたＮＴ
ＳＣ信号は、Ｙ／Ｃ分離回路６でＹ信号及びＣ信号に分
離され、さらに分離されたＣ信号については色信号復調
処理が施され、２つの色差信号（Ｒ−Ｙ信号、Ｂ−Ｙ信
号）に変換される。Ｙ／Ｃ分離回路６で分離されたアナ
ログ信号（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号）は画面
縮小回路８に入力され、補間処理及び縮小処理が施され
る。

【００５３】以下、図１１を用いて画面縮小回路８の動
作を説明する。

【００５４】入力端子２１ａ及び２１ｂを介して入力さ
れたＮＴＳＣ信号の垂直同期信号、水平同期信号及びク
ロックは画像縮小制御回路２８に入力される。また、入
力されたクロックはＡ／Ｄ変換回路２４ａ〜２４ｃに入
力される。画像縮小制御回路２８は、ＮＴＳＣ信号の垂
直同期信号、水平同期信号及びクロックを用いて、垂直
方向画素補間回路２６ａ〜２６ｃ中のラインメモリ４４
ａ及び４４ｂへのディジタル信号の書き込み、読み出し
制御を行うメモリ制御信号の発生、フィールドメモリ２
７ａ〜２７ｃへのデータの書き込み、及び読み出し制御
を行うメモリ制御信号の発生を行う。

【００５５】また、水平方向画素補間回路２５ａ〜２５
ｃ中のスイッチ３８の制御、及び垂直方向画素補間回路
２６ａ〜２６ｃ中のスイッチ４９の制御を行うスイッチ
制御信号の発生を行う。さらに、画面縮小回路８から出
力されるディジタル縮小信号と走査線変換回路９から出
力されるディジタル映像信号を画面合成回路１０で合成
する際の制御信号の発生を行う。

【００５６】一方、入力端子２０ａ〜２０ｃを介して入
力されたアナログ信号はＡ／Ｄ変換回路２４ａ〜２４ｃ
に入力され、アナログ信号からディジタル信号に変換さ
れる。Ａ／Ｄ変換回路２４ａ〜２４ｃでディジタル信号
に変換された信号は、水平方向画素補間回路２５ａ〜２
５ｃに入力される。

【００５７】以下、図１２を用いて水平方向画素補間回
路２５の動作を説明する。

【００５８】入力端子３０を介して入力されたディジタ
ル信号は乗算回路３６ａ、３５ａ、及びレジスタ３３ａ
に入力される。レジスタ３３ａでは入力されたディジタ
ル信号を１クロック遅延して出力する。レジスタ３３ａ
から出力されたディジタル信号は乗算回路３４、３５
ｂ、及びレジスタ３３ｂに入力される。レジスタ３３ｂ
はレジスタ３３ａと同様に入力されたディジタル信号を
１クロック遅延して出力する。レジスタ３３ｂの出力は
乗算回路３６ｂに入力される。

【００５９】乗算回路３４に入力されたディジタル信号
は、ｈ０が乗算されて出力され、乗算回路３５ａ及び３
５ｂに入力されたディジタル信号はｈ１が乗算されて出
力され、また、乗算回路３６ａ及び３６ｂに入力された
ディジタル信号はｈ２が乗算され出力される。

【００６０】乗算回路３４及び３６ａの出力は加算回路
３７ａで加算され、加算回路３７ａ、及び乗算回路３６
ｂの出力は加算回路３７ｂで加算される。また、乗算回
路３５ａ及び３５ｂの出力は加算回路３７ｃで加算され
る。スイッチ３８では、入力端子３１を介して入力され
るスイッチ制御信号に基づいて入力が切り換えられる。
具体的には、水平補間後の画素をリサンプリングするた
め、前記図１７（ｇ）に示す要領で１画素単位でスイッ
チ３８を切り換える。

【００６１】水平方向画素補間回路２５ａ〜２５ｃで水
平方向の補間処理が施された水平補間信号は、垂直方向
画素補間回路２６ａ〜２６ｃに入力される。

【００６２】以下、図１３を用いて垂直方向画素補間回
路の動作を説明する。

【００６３】入力端子４０を介して入力された水平補間
信号は乗算回路４７ａ、４６ａ、及びラインメモリ４４
ａに入力される。ラインメモリ４４ａでは入力された水
平補間信号を１ライン遅延し出力する。ラインメモリ４
４ａから出力された水平補間信号は乗算回路４５、４６
ｂ、及びラインメモリ４４ｂに入力される。ラインメモ
リ４４ｂはラインメモリ４４ａと同様に入力された水平
補間信号を１ライン遅延して出力する。ラインメモリ４
４ｂの出力は乗算回路４７ｂに入力される。

【００６４】乗算回路４５に入力された水平補間信号
は、ｖ０が乗算されて出力され、乗算回路４６ａ及び４
６ｂに入力された水平補間信号はｖ１が乗算されて出力
され、また、乗算回路４７ａ及び４７ｂに入力された水
平補間信号はｖ２が乗算され出力される。乗算回路４５
及び４７ａの出力は加算回路４８ａで加算され、乗算回
路４７ｂ、及び加算回路４８ａの出力は加算回路４８ｂ
で加算され、また、乗算回路４６ａ及び４６ｂの出力は
加算回路４８ｃで加算される。スイッチ４９では、入力
端子４２を介して入力されるスイッチ制御信号に基づい
て動作が切り換えられる。具体的には、垂直補間後の各
ラインをリサンプリングするため、１ライン単位でスイ
ッチ４９を切り換える（図１７参照）。

【００６５】なお、上記ラインメモリ４４ａ、及び４４
ｂへのデータの書き込み、及び読み出し信号は画像縮小
制御回路２８から出力されるメモリ制御信号によって行
われる。例えば、上記ラインメモリ４４ａ及び４４ｂに
ＦＩＦＯ（first-in first-out）メモリを使用した場
合、画像縮小制御回路２８からは書き込み及び読み出し
時のラインアドレスリセット信号、書き込み及び読み出
し可能信号、ならびに書き込み及び読み出しクロック信
号が出力される。この従来例では垂直方向画素補間回路
２６中のラインメモリ４４ａ及び４４ｂに上記のＦＩＦ
Ｏメモリを使用するものとする。

【００６６】以下、画像縮小制御回路２８から出力され
るフィールドメモリ２７ａ〜２７ｃへのデータの書き込
み制御信号の発生について説明する。

【００６７】入力端子２１ａを介してＮＴＳＣ同期分離
回路７から出力される垂直同期信号が画像縮小制御回路
２８に入力されると、画像縮小制御回路２８からは書き
込み及び読み出し時のアドレスリセット信号、ならびに
書き込み及び読み出しの制御信号が発生する。上記制御
信号よりフィールドメモリ２７ａ〜２７ｃは、１フィー
ルド単位のデータの書き込み及び読み出しが行われる。
水平方向画素補間回路２５ａ〜２５ｃ及び垂直方向画素
補間回路２６ａ〜２６ｃで水平方向ならびに垂直方向の
補間処理が施された水平・垂直補間信号に対し、縮小処
理をフィールドメモリ２７ａ〜２７ｃで行う。これを図
１８を用いて説明する。

【００６８】図１８は従来のフィールドメモリへのデー
タの書き込み動作を説明するための図であり、データ領
域空間を示している。

【００６９】図１８（ａ）に示すように、入力端子２０
より入力された信号の１フィールドのデータ数が（ｍ×
ｎ）であった時、水平方向補間処理回路２５、及び垂直
方向補間処理回路２６によって補間処理を施された信号
は（ｍ×ｎ）のデータを持っている。このうち、図１８
（ｂ）の網目を施した領域においては、ＴＶ画像を２／
３に縮小する際には不要なデータとなるため、フィール
ドメモリ２７では図１８（ｃ）に示すように、同図
（ｂ）での網目を施した領域を除いた領域を書き込むよ
うにする。

【００７０】フィールドメモリ２７からの読み出しは、
前記図１０のＮＴＳＣ同期分離回路７から出力される同
期信号に同期し、所定のタイミングで読み出される。そ
して、出力端子２２ａを介してＹ信号が、出力端子２２
ｂを介してＲ−Ｙ信号が、出力端子２２ｃを介してＢ−
Ｙ信号がそれぞれ出力される。画面縮小回路８で変換さ
れた上記ディジタル縮小信号は画面合成回路１０に入力
される。

【００７１】一方、入力端子２を介して入力されるＶＧ
Ａ信号のＲ信号、Ｇ信号、Ｂ信号、及び入力端子３を介
して入力されるＶＧＡ信号の同期信号は走査線変換回路
９に入力される。

【００７２】以下、図１４を用いて走査線変換回路９の
動作を説明する。なお、この従来例ではＶＧＡ規格の基
づいて入力されたノンインターレース画像をインターレ
ース画像に変換し出力する場合について説明する。

【００７３】入力端子５１を介して入力されたＶＧＡ信
号の同期信号は、ＶＧＡ同期分離回路５８で垂直同期信
号、及び水平同期信号に分離されるとともに、分離した
水平同期信号に同期したクロックを発生する。垂直同期
信号及び水平同期信号は、メモリ制御回路５９に入力さ
れ、一方、クロックはＡ／Ｄ変換回路５４ａ〜５４ｃ、
及びメモリ制御回路５９に入力される。

【００７４】メモリ制御回路５９では、ＶＧＡの垂直同
期信号、及び水平同期信号を用いて、ＶＬＰＦ５６中の
ラインメモリへのディジタル信号の書き込み及び読み出
し制御を行うメモリ制御信号の発生、及びフレームメモ
リ５７へのデータの書き込み及び読み出し制御を行うメ
モリ制御信号の発生を行う。

【００７５】一方、入力端子５０ａ〜５０ｃを介して入
力されたＶＧＡ信号（Ｒ信号、Ｇ信号及びＢ信号）は、
Ａ／Ｄ変換回路５４ａ〜５４ｃに入力され、ディジタル
信号に変換される。Ａ／Ｄ変換回路５４ａ〜５４ｃで変
換された信号はマトリクス回路５５に入力される。

【００７６】マトリクス回路５５では、入力されたディ
ジタル信号のＲ信号、Ｇ信号及びＢ信号をディジタル信
号のＹ信号、Ｒ−Ｙ信号、及びＢ−Ｙ信号に変換する。
マトリクス回路５５で変換された信号はＶＬＰＦ５６ａ
〜５６ｃに入力される。ＶＬＰＦ５６ａ〜５６ｃでは、
ノンインターレース画像からインターレース画像に変換
する際に発生するフリッカの周波数成分を除去する。Ｖ
ＬＰＦ５６ａ〜５６ｃでフリッカ成分を除去されたディ
ジタル信号はフレームメモリ５７ａ〜５７ｃに入力され
る。

【００７７】フレームメモリ５７ａ〜５７ｃに入力され
たノンインターレースのディジタル映像信号は、メモリ
制御回路５９から出力される書き込み制御信号に基づい
てインターレースのディジタル映像信号に変換され、フ
レームメモリ５７ａ〜５７ｃ内に記憶される。

【００７８】以下、メモリ制御回路５９から出力される
フレームメモリ５７へのデータ書き込み制御信号の発生
方法について説明する。

【００７９】まず、入力端子５２ａよりＮＴＳＣ信号の
垂直同期信号が入力されると、メモリ制御回路５９では
次にフレームメモリ５７に書き込むディジタル映像信号
のフィールドを設定する。そして、上記フィールド設定
結果が第１フィールドの場合は奇数ラインのみをフレー
ムメモリ５７へ書き込むための制御信号を発生する。こ
こで、上記制御信号はＶＧＡ同期分離回路５８から出力
される水平同期信号を用いて上記偶数／奇数ラインを判
別し行う。その際、この従来例ではフレームメモリ５７
へはＶＧＡ信号の有効映像信号部分のみが書き込まれる
ように制御する。

【００８０】フレームメモリ５７ａ〜５７ｃに入力され
たノンインターレース画像のディジタル信号は、メモリ
制御回路５９から出力される上記書き込み制御信号に基
づいて、フィールド構造のディジタル信号に変換されフ
レームメモリ５７ａ〜５７ｃ内に記憶される。この従来
例では、フレームメモリ５７は第１フィールド用、及び
第２フィールド用の２枚のフィールドメモリで構成され
ているものとする。よって、上記ノンインターレース構
造のディジタル信号をフレームメモリ５７に書き込む際
は１フィールドごとに、使用する上記フィールドメモリ
を切り換える。その際に、フィールドメモリの切り換え
制御信号も上記フィールド判別結果に基づいて上記メモ
リ制御回路５９から出力される。

【００８１】一方、入力端子５２ａ及び５２ｂを介して
入力されたＮＴＳＣ信号側の同期信号、及びクロックは
メモリ制御回路５９に入力される。メモリ制御回路５９
では、ＮＴＳＣ信号側の上記垂直同期信号、及び水平同
期信号を基にフィールドの判断を行う。また、フィール
ド判別結果を用い、上記フレームメモリ５７に記憶され
たインターレース画像を読み出すための読み出し制御信
号（上記ＮＴＳＣ側の同期信号に同期した、データの読
み出しアドレス、読み出し制御信号など）を発生する。

【００８２】フレームメモリ５７ａ〜５７ｃでは、メモ
リ制御回路５９から出力される上記読み出し制御信号に
基づいてＮＴＳＣ同期信号に同期したインターレース構
造のディジタル映像信号を出力する。フレームメモリ５
７ａ〜５７ｃより読み出されたディジタル映像信号は、
出力端子５３ａを介してＹ信号が、出力端子５３ｂを介
してＲ−Ｙ信号が、出力端子５３ｃを介してＢ−Ｙ信号
がそれぞれ出力される。

【００８３】走査線変換回路９でＶＧＡ信号（ノンイン
ターレース信号）からインターレース信号に変換された
ディジタル信号は画面合成回路１０に入力される。画面
合成回路１０では、画面縮小回路８で縮小処理が施され
たディジタル縮小信号と、走査線変換回路９でノンイン
ターレース信号からインターレース信号に変換されたデ
ィジタル映像信号の２つの信号を、画面縮小回路８から
出力される制御信号を用いて合成する。

【００８４】従来例として、ＴＶ画面単独表示、パソコ
ン画面単独表示、及びＴＶ画面とパソコン画面の２画面
同時表示の３パターンの表示方法を選択することができ
る装置を例にとると、それぞれの表示パターンにおける
スイッチ１１及び１３の接続動作は以下のようになる。

【００８５】ＴＶ画面を単独で表示するには、スイッチ
１３がＹ／Ｃ分離回路６から出力されるアナログ信号
（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号）を選択するよう
にスイッチ制御信号を画面表示制御回路１４から出力す
る。

【００８６】また、パソコン画面を単独で表示するに
は、スイッチ１１で走査線変換回路９から出力されるデ
ィジタル映像信号を選択し、そしてスイッチ１３でＤ／
Ａ変換回路１２の出力を選択するようにスイッチ制御信
号を画面表示制御回路１４から出力する。

【００８７】また、ＴＶ画面とパソコン画面を同時に表
示するにはスイッチ１１で画面合成回路１０から出力さ
れる画面合成信号を選択し、そしてスイッチ１３でＤ／
Ａ変換回路１２の出力を選択するようにスイッチ制御信
号を画面表示制御回路１４から出力する。

【００８８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の画像縮小表示装置にあっては、垂直方向の補
間処理をフィールド信号で行っているため、静止画像が
入力された場合、ＴＶ画像がぼけてしまい画質が劣化す
るという問題点があった。また、フィールドメモリを用
いてフレーム画像を構成し、ＴＶ画像の縮小を行った場
合は、動画において時間軸方向の解像度が落ちるため、
画面上に残像が発生し非常に見苦しい画面となる欠点が
あった。

【００８９】この発明は上述のような課題を解決するた
めになされたもので、ＴＶ画像の縮小時における静止画
部の解像度の低下を抑えるとともに、動画部においては
ＴＶ画像の動き量を検出し、その結果より、残像等の発
生を抑えた画像縮小表示装置を得ることを目的とする。

【００９０】

【課題を解決するための手段】請求項１に係る画像縮小
表示装置は、入力されたインターレース画像を縮小し出
力する画像縮小表示装置において、入力されたインター
レスース画像の所定の画素を補間する補間手段と、補間
手段の出力よりあらかじめ定められた画素を間引き、縮
小画像を構成する画像縮小手段とを備え、補間手段は、
垂直方向の所定の画素を補間する際、現在のフィールド
の画像データを用いて所定の画素を補間する第１の垂直
補間手段と、一つ前のフィールドの画像データを用いて
所定の画素を補間する第２の垂直補間手段と、入力され
たインターレース画像の動きを検出する動き検出手段
と、動き検出手段の出力に基づいて第１の垂直補間手段
の出力と第２の垂直補間手段の出力の混合比率を制御す
る合成手段とを備えたことを特徴とする。

【００９１】請求項２に係る画像縮小表示装置は、合成
手段が、輝度信号、及び色信号の状態で入力されたイン
ターレース画像に縮小処理を施す際、輝度信号により検
出した動き検出結果に基づいて色信号の第１の垂直補間
手段の出力と第２の垂直補間手段の出力の混合比率を制
御するように構成したものであってもよい。

【００９２】請求項３に係る画像縮小表示装置は、補間
手段が、輝度信号、及び色信号の状態で入力されたイン
ターレース画像に縮小処理を施す際、色信号に関しては
第１の垂直補間手段の出力のみを用いるものであっても
よい。

【００９３】請求項４に係る画像縮小表示装置は、色信
号の信号帯域を輝度信号の半分以下に制限する帯域制限
手段を備え、帯域制限手段から出力される色信号のサン
プル数を輝度信号のサンプル数の半分以下にして画像縮
小処理を施すようにしてもよい。

【００９４】請求項５に係る画像縮小表示装置は、動き
検出手段により入力信号の動きを検出する際、所定の補
間画素の第１の垂直補間手段の出力と第２の垂直補間手
段の出力を減算する減算手段を備え、減算手段から出力
される減算結果を基に合成手段における混合比率を制御
するように構成したものであってもよい。

【００９５】請求項６に係る画像縮小表示装置は、動き
検出手段により入力信号の動きを検出する際、所定の補
間画素周辺のあらかじめ定められたエリアの第１の垂直
補間手段の出力と第２の垂直補間手段の出力を減算する
減算手段を備え、所定の補間画素周辺のあらかじめ定め
られたエリア内の減算結果の絶対値和を基に合成手段に
おける混合比率を制御するように構成したものであって
もよい。

【００９６】

【発明の実施の形態】以下、添付した図面を参照して、
この発明を具体的に説明する。

【００９７】実施の形態１．図１はこの発明の実施の形
態１に係る画像縮小表示装置の構成を示すブロック図で
ある。実施の形態１に係る画像縮小表示装置では、画面
縮小回路の構成及び動作が前記図１０の従来例と異な
る。よって画面縮小回路の構成及び動作を詳細に説明
し、前記図１０と同一構成部分には同一符号を付してい
る。

【００９８】図において、１はＮＴＳＣ信号の入力端
子、２はＶＧＡ信号の入力端子、３はＶＧＡ信号の同期
信号の入力端子、４はスイッチ制御信号の入力端子、５
はアナログ出力信号の出力端子、６は入力端子１より入
力されたＮＴＳＣ信号をＹ信号及びＣ信号に分離し、分
離されたＣ信号についてはさらに色信号復調処理を行い
２つの色差信号（Ｒ−Ｙ信号、Ｂ−Ｙ信号）に復調する
Ｙ／Ｃ分離回路、７は入力端子１より入力されたＮＴＳ
Ｃ信号から水平同期信号と垂直同期信号を分離するとと
もに、分離した水平同期信号に同期したクロックを発生
するＮＴＳＣ同期分離回路、１００はＹ／Ｃ分離回路６
から出力されるＹ信号、Ｒ−Ｙ信号、及びＢ−Ｙ信号の
補間処理及び縮小処理を施す画面縮小回路、９は入力端
子２より入力されたＶＧＡ信号（ノンインターレース信
号）のＲ信号、Ｇ信号及びＢ信号をマトリクス回路でＹ
信号、ＲーＹ信号及びＢ−Ｙ信号に変換した後、上記変
換したＹ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号をインターレ
ース信号に変換する走査線変換回路、１０は走査線変換
回路９から出力されるディジタル映像信号と画面縮小回
路８から出力されるディジタル縮小信号を合成する画面
合成回路、１１は画面合成回路１０から出力される画面
合成信号と走査線変換回路９から出力されるディジタル
映像信号を切り換えるスイッチ、１２はスイッチ１１か
ら出力される上記ディジタル信号をアナログ信号（Ｙ信
号、Ｒ−Ｙ信号及びＢ−Ｙ信号）に変換するＤ／Ａ変換
回路、１３はＤ／Ａ変換回路１２から出力される上記ア
ナログ信号とＹ／Ｃ分離回路６から出力されるアナログ
信号を切り換えるスイッチ、１４は入力端子４より入力
されるスイッチの制御信号によりスイッチ１１及び１３
を切り換え制御する制御信号を発生する画面表示制御回
路である。

【００９９】図２は、図１における画面縮小回路１００
のブロック構成図である。なお、図２において従来例と
構成及び動作が同一部分については同一番号を付してい
る。

【０１００】図において、１０１ａ〜１０１ｃはアナロ
グ信号（Ｙ信号、Ｒ−Ｙ信号及びＢ−Ｙ信号）の入力端
子、１０２ａはＮＴＳＣ同期分離回路７から出力される
ＮＴＳＣ同期信号の入力端子、１０２ｂはＮＴＳＣ同期
分離回路７から出力されるクロックの入力端子、１０３
は画面合成回路１０によりパソコン画面と縮小したＴＶ
画面を合成する際の制御信号の出力端子、１０４ａ〜１
０４ｃはディジタル縮小信号の出力端子、１０５ａ及び
１０５ｂは入力端子１０１ｂ及び１０１ｃより入力され
るＲ−Ｙ信号及びＢ−Ｙ信号の水平方向の信号帯域を制
限する帯域制限フィルタ（以下、ＬＰＦという）、１０
６は水平方向画素補間回路２５ａ〜２５ｃから出力され
る水平補間信号に対し、垂直方向の補間処理を施す動き
対応垂直画素補間回路、１０７は入力端子１０２ａ及び
１０２ｂより入力されたＮＴＳＣ同期信号、及びクロッ
クを基準にして、動き対応垂直画素補間回路１０６中の
ラインメモリ４４ａ及び４４ｂ、フィールドメモリ１１
５ａ〜１１５ｃ、フィールドメモリ２７ａ〜２７ｃへの
データの書き込み及び読み出し制御信号等の発生、水平
方向画素補間回路２５ａ〜２５ｃ中のスイッチ３８、及
び動き対応垂直画素補間回路１０６内の垂直方向画素補
間回路１１４ａ〜１１４ｆ中のスイッチ４９の制御を行
うスイッチ制御信号を発生する画像縮小制御回路であ
る。

【０１０１】このように、実施の形態１に係る画像縮小
表示装置の画面縮小回路１００は、従来の垂直方向の補
間処理を施す垂直方向画素補間回路２６ａ〜２６ｃに代
えて、垂直方向の補間処理を施す動き対応垂直画素補間
回路１０６が設けられ、また、画像縮小制御回路１０７
は動き対応垂直画素補間回路１０６を制御可能に構成さ
れている。

【０１０２】図３は、図２における動き対応垂直画素補
間回路１０６のブロック構成図である。

【０１０３】図において、１１０ａ〜１１０ｃは水平方
向画素補間回路２５ａ〜２５ｃから出力される水平補間
信号の入力端子、１１１は画像縮小制御回路１０７から
出力されるメモリ制御信号の入力端子、１１２は画像縮
小制御回路１０７から出力されるスイッチ制御信号の入
力端子、１１３ａ〜１１３ｃは水平・垂直補間信号の出
力端子、１１５ａ〜１１５ｃは入力端子１１０ａ〜１１
０ｃより入力される水平補間信号（以下、現フィールド
信号という）を１フィールド遅延して出力するフィール
ドメモリ（フィールドメモリ１１５から出力される水平
補間信号を、以下、前フィールド信号という）、１１４
ａ〜１１４ｆは入力された水平補間信号に垂直方向の補
間処理を施す垂直方向画素補間回路、１１７は現フィー
ルド信号と前フィールド信号よりＴＶ画像の動きを検出
する動き検出回路、１１８は動き検出回路１１７から出
力される動き量に応じて現フィールドと前フィールドの
混合比率を決定する重み付け制御回路、１１６ａ〜１１
６ｃは重み付け制御回路１１８から出力される混合比率
を基準に現フィールド信号と前フィールド信号を混合す
るフィールド混合回路である。

【０１０４】図４は、図３におけるフィールド混合回路
１１６のブロック構成図である。

【０１０５】図において、１２０ａは垂直方向画素補間
回路１１４から出力される現フィールドの水平・垂直補
間信号の入力端子、１２０ｂは垂直方向画素補間回路１
１４から出力される前フィールドの水平・垂直補間信号
の入力端子、１２１ａは重み付け制御回路１１８から出
力される現フィールドの水平・垂直補間信号の混合比率
の入力端子、１２１ｂは重み付け制御回路１１８から出
力される前フィールドの水平・垂直補間信号の混合比率
の入力端子、１２２は水平・垂直補間信号の出力端子、
１２３ａ及び１２３ｂは入力端子１２１より入力される
混合比率に応じ入力端子１２０より入力される水平・垂
直補間信号に乗算する乗算係数を切り換える乗算回路、
１２４は乗算回路１２３ａ及び１２３ｂから出力される
信号を加算する加算回路である。

【０１０６】以下、上述のように構成された画像縮小表
示装置の動作を説明する。

【０１０７】まず、実施の形態１の基本概念について説
明する。ＴＶ画面上にＴＶ画面とパソコン画面を同時に
表示するには、パソコンを操作するための表示エリアを
確保するため、ＴＶ画面側を縮小して表示する必要があ
る。ＴＶ画面を縮小して表示するには入力した信号に補
間処理を施し、その後あらかじめ定められた画素を間引
く縮小処理が必要である。

【０１０８】入力した信号の補間処理を施す際、フィー
ルド内で行うと解像度が低下するため、静止画部では縮
小したＴＶ画像がぼけてしまう。静止画の解像度の低下
を防ぐ手法として、フィールド画像を２枚用いてフレー
ム画像を構成しフレーム内で補間処理をする方式があ
る。ところが、フレーム内処理を行うと動画部において
時間軸方向の解像度が低下するため、ＴＶ画像上に残像
が発生するという問題がある。そのためＴＶ画像の画質
劣化を防ぐために動画部と静止画部での処理方法を変
え、動画・静止画の両方に適応した画像縮小表示装置に
する必要がある。

【０１０９】そこで実施の形態１では、入力されたイン
ターレース信号に対し補間処理を施した後、現フィール
ドのＹ信号と前フィールドのＹ信号の差分を各画素毎に
とることでＴＶ画像の動き量を検出する。その動き量に
応じて現フィールド信号と前フィールド信号との混合比
を変え画質の向上を図る。具体的には、現フィールドと
前フィールドとの間に動きが検出された場合は、現フィ
ールドの処理結果を主として出力することで、時間軸方
向の解像度を向上させる。逆に、動きが検出されなかっ
た場合は、現フィールドの処理結果に前フィールドの処
理結果を加えることでＴＶ画像の解像度を上げ、縮小画
像の画質を向上させる。

【０１１０】次に、実施の形態１における画像縮小表示
装置の動作について図１〜図４を用いて説明する。

【０１１１】図１において、入力端子１を介して入力さ
れたＮＴＳＣ信号は、Ｙ／Ｃ分離回路６でＹ信号及び２
つの色差信号（Ｒ−Ｙ信号及びＢ−Ｙ信号）に変換され
た後、画面縮小回路１００に入力され、補間処理が施さ
れる。

【０１１２】以下、図２を用いて画面縮小回路１００の
動作を説明する。入力端子１０１ｂ及び１０１ｃを介し
て入力された２つの色差信号（Ｒ−Ｙ信号及びＢ−Ｙ信
号）はＬＰＦ１０５ａ及び１０５ｂで水平方向の帯域が
半分に制限される。この場合、色差信号はＹ信号に比べ
視覚的に目立たないので信号帯域を半分に制限しても画
質はほとんど劣化しない。

【０１１３】入力端子１０１ａを介して入力されるＹ信
号、ＬＰＦ１０５ａ及び１０５ｂから出力されるＲ−Ｙ
信号及びＢ−Ｙ信号は、Ａ／Ｄ変換回路２４ａ〜２４ｃ
に入力されディジタル信号に変換される。その際、上記
２つの色差信号の信号帯域は上述のようにＬＰＦ１０５
ａ及び１０５ｂでＹ信号の半分に制限されるので、Ａ／
Ｄ変換時のサンプリングクロックをＹ信号のサンプリン
グクロックの半分に設定してディジタル信号に変換する
ものとする。

【０１１４】一方、入力端子１０２ａ及び１０２ｂを介
して入力されたＮＴＳＣ信号の同期信号、及びクロック
は画像縮小制御回路１０７に入力される。また、入力端
子１０２ｂを介して入力されたクロックは、Ａ／Ｄ変換
回路２４ａ〜２４ｃに入力される。その際、上述のよう
に２つの色差信号を処理する際に用いられるクロックは
Ｙ信号を処理する際に用いられるクロックの半分の周波
数に分周され出力される。

【０１１５】また、画像縮小制御回路１０７は、ＮＴＳ
Ｃ信号の同期信号、及びクロックを用いて、動き対応垂
直画素補間回路１０６内の垂直方向画素補間回路１１４
中のラインメモリ４４ａ及び４４ｂへのディジタル信号
の書き込み及び読み出し制御を行うメモリ制御信号の発
生、フィールドメモリ２７ａ〜２７ｃ及び動き対応垂直
画素補間回路１０６中のフィールドメモリ１１５ａ〜１
１５ｃへデータの書き込み及び読み出し制御を行うメモ
リ制御信号の発生を行う。さらに、水平方向画素補間回
路２５ａ〜２５ｃ中のスイッチ３８の制御、及び動き対
応垂直画素補間回路１０６内の垂直方向画素補間回路１
１４中のスイッチ４９の制御を行うスイッチ制御信号の
発生を行う。

【０１１６】Ａ／Ｄ変換回路２４ａ〜２４ｃによりディ
ジタル信号に変換された信号は、水平方向画素補間回路
２５ａ〜２５ｃに入力され、水平方向の補間処理が施さ
れた後、動き対応垂直画素補間回路１０６に入力され
る。

【０１１７】以下、図３を用いて動き対応垂直画素補間
回路１０６の動作を説明する。なお、動き対応垂直画素
補間回路１０６中の垂直方向画素補間回路１１４ａ〜１
４ｆのブロック構成は前記図１３に示すものと同一であ
る。

【０１１８】図３において、入力端子１１１を介して入
力されるメモリ制御信号は垂直方向画素補間回路１１４
ａ〜１１４ｆ中のラインメモリ４４ａ及び４４ｂ、及び
フィールドメモリ１１５ａ〜１１５ｃに入力され、入力
端子１１２を介して入力されるスイッチ制御信号は垂直
方向画素補間回路１１４ａ〜１１４ｆに入力される。

【０１１９】一方、入力端子１１０ａを介して入力され
る水平方向に補間処理されたＹ信号は、垂直方向画素補
間回路１１４ａ、及びフィールドメモリ１１５ａに入力
される。垂直方向画素補間回路１１４ａでは、入力され
たＹ信号に垂直方向の補間処理を施こし、フィールドメ
モリ１１５ａでは、入力されたＹ信号を１フィールド遅
延して出力する。フィールドメモリ１１５ａにより１フ
ィールド遅延された信号は、垂直方向画素補間回路１１
４ｂに入力され垂直方向の補間処理が施される。垂直方
向画素補間回路１１４ａ及び１１４ｂから出力されるＹ
信号は、動き検出回路１１７、及びフィールド混合回路
１１６ａにそれぞれ出力される。

【０１２０】また、入力端子１１０ｂを介して入力され
る水平方向に補間処理されたＲ−Ｙ信号は、垂直方向画
素補間回路１１４ｃ、及びフィールドメモリ１１５ｂに
入力される。垂直方向画素補間回路１１４ｃでは、入力
されたＲ−Ｙ信号に垂直方向の補間処理を施こし、フィ
ールドメモリ１１５ｂでは入力されたＲ−Ｙ信号を１フ
ィールド遅延して出力する。フィールドメモリ１１５ｂ
により１フィールド遅延された信号は、垂直方向画素補
間回路１１４ｄに入力され垂直方向の補間処理が施され
る。垂直方向画素補間回路１１４ｃ及び１１４ｄから出
力されるＲ−Ｙ信号はフィールド混合回路１１６ｂに出
力される。

【０１２１】また、入力端子１１０ｃを介して入力され
る水平方向に補間処理されたＢ−Ｙ信号は、垂直方向画
素補間回路１１４ｅ、及びフィールドメモリ１１５ｃに
入力される。垂直方向画素補間回路１１４ｅでは入力さ
れたＢ−Ｙ信号に垂直方向の補間処理を施こし、フィー
ルドメモリ１１５ｃでは入力されたＢ−Ｙ信号を１フィ
ールド遅延して出力する。フィールドメモリ１１５ｃに
より１フィールド遅延された信号は、垂直方向画素補間
回路１１４ｆに入力され垂直方向の補間処理が施され
る。垂直方向画素補間回路１１４ｅ及び１１４ｆから出
力されるＢ−Ｙ信号はフィールド混合回路１１６ｃに出
力される。

【０１２２】上記垂直方向画素補間回路１１４中のライ
ンメモリ４４ａ及び４４ｂへのデータの書き込み及び読
み出し信号は、画像縮小制御回路１０７から出力される
メモリ制御信号によって行われる。

【０１２３】実施の形態１では、上記ラインメモリ４４
ａ及び４４ｂに従来例と同様にＦＩＦＯメモリを用いて
構成している。また、入力端子１０２ａを介してＮＴＳ
Ｃ同期分離回路７から出力される垂直同期信号が画像縮
小制御回路１０７に入力されると、画像縮小制御回路１
０７からは動き対応垂直画素補間回路１０６内のフィー
ルドメモリ１１５ａ〜１１５ｃへの書き込み及び読み出
し時のアドレスリセット信号、ならびに書き込み及び読
み出しのメモリ制御信号を発生する。なお、このフィー
ルドメモリ１１５もＦＩＦＯメモリを用いて構成してい
る。

【０１２４】垂直方向画素補間回路１１４ａ〜１１４ｆ
のブロック構成は、前記図１３に示すものと同一である
が、ＬＰＦ１０５ａ及び１０５ｂで入力された色差信号
（Ｒ−Ｙ信号及びＢ−Ｙ信号）の水平方向の帯域が半分
に制限されているため、垂直方向画素補間回路１１４ｃ
〜１１４ｆのラインメモリ４４ａ及び４４ｂのメモリ容
量が、垂直方向画素補間回路１１４ａ及び１１４ｂのラ
インメモリ４４ａ及び４４ｂのメモリ容量の半分になっ
ている。同様に、フィールドメモリ１１５ｂ及び１１５
ｃ、フィールドメモリ２７ｂ及び２７ｃのメモリ容量も
それぞれフィールドメモリ１１５ａフィールドメモリ２
７ａと比較し、半分になっている。

【０１２５】また、垂直方向画素補間回路１１４ａ〜１
１４ｆ中のスイッチ４９の制御について、図５を用いて
説明する。

【０１２６】図５はスイッチの制御を説明するための図
であり、前フィールドのサンプリング位置と現フィール
ドのサンプリング位置を示す。図５の横軸は時間を、縦
軸は垂直方向のサンプリング位置を示す。また、図中、
●印はサンプリング点を、×印は内挿した０点を示す。

【０１２７】ＮＴＳＣ信号（インターレース走査）の特
徴は前フィールドが走査された後、その間を補間するよ
うな形で現フィールドが走査されること、及び現フィー
ルドのサンプリング点と前フィールドのサンプリング点
が図５に示すように、フィールド周波数が６０Ｈｚであ
るため時間軸方向に１／６０秒、垂直方向に１ラインず
れる。したがって、垂直方向画素補間回路１１４ａ〜１
１４ｆ中のスイッチ４９を以下のように制御する必要が
ある。

【０１２８】入力端子１１０ａより入力されたＹ信号に
補間処理を施す垂直方向画素補間回路１１４ａ、及び１
１４ｂを用いて説明する。現フィールドの補間信号と前
フィールドの補間信号をフィールド混合回路１１６ａで
合成する際、各フィールドの垂直方向のサンプリング位
置を合わせるように、フィールドメモリ１１５ａのデー
タ読み出し制御信号を画像縮小制御回路１０７から出力
する。ここで、垂直方向画素補間回路１１４ａにおいて
入力信号（同図中●点参照）の補間処理を施す際には、
垂直方向画素補間回路１１４ｂでは内挿された０点（同
図中×点参照）の補間処理を施すので、従来例でも述べ
たように、垂直方向画素補間回路１１４ａ中のスイッチ
４９はａ側に、垂直方向画素補間回路１１４ｂ中のスイ
ッチ４９はｂ側に接続する。

【０１２９】一方、垂直方向画素補間回路１１４ａにお
いて内挿された０点（同図中×点参照）の補間処理を施
す際には、垂直方向画素補間回路１１４ｂでは入力信号
（同図中●点参照）の補間処理を施すので、垂直方向画
素補間回路１１４ａ中のスイッチ４９はｂ側に、垂直方
向画素補間回路１１４ｂ中のスイッチ４９はａ側に接続
する。

【０１３０】また、Ｒ−Ｙ信号の補間処理を施す垂直方
向画素補間回路１１４ｃ及び１１４ｄ、ならびにＢ−Ｙ
信号の補間処理を施す垂直方向画素補間回路１１４ｅ及
び１１４ｆについても同様に、上記フィールドメモリ１
１５ｂ及び１１５ｃのデータ読み出し制御信号を発生
し、同様の制御を行う。

【０１３１】次いで、垂直方向画素補間回路１１４ａ及
び１１４ｂで垂直方向の補間処理を施された水平・垂直
補間信号は動き検出回路１１７に入力され、ＴＶ画像の
動き量が検出される。動き検出回路１１７では、垂直方
向画素補間回路１１４ａから出力される現フィールドの
Ｙ信号と、垂直方向画素補間回路１１４ｂから出力され
る前フィールドのＹ信号の差分をとる。

【０１３２】実施の形態１では、この差分値（以下、動
き量という）が小さければ静止画、大きければ動画と判
断する。また、動き量を求める際、現フィールドのサン
プリング位置と前フィールドのサンプリング位置を画面
内で合わせる必要がある。よって、垂直方向画素補間回
路１１４ａ及び１１４ｂ中のスイッチ４９は上述のよう
に制御される。そして動き検出回路１１７では求めた動
き量によりＴＶ画像の動き量が検出できる。

【０１３３】上述したように、ＴＶ画像の動き量を動き
検出回路１１７より検出した後、その検出結果は重み付
け制御回路１１８に入力される。以下、重み付け制御に
ついて説明する。ＴＶ画像を縮小する場合、静止画像は
２枚のフィールド画像よりフレーム画像を構成し、補間
処理後、特定の画素を間引く縮小処理を施すことにより
画質の劣化を防ぐことができる。そのため、現フィール
ドの補間処理結果と前フィールドの補間処理結果を用い
るフレーム内処理を行う。一方、動画像はフレーム内処
理をすると時間方向の解像度が低下し、画面上に残像が
発生するためフィールド内処理を行う。

【０１３４】実施の形態１では、上記動き検出回路１１
７から出力される動き量に基づいて重み付け制御回路１
１８で現フィールド信号と前フィールド信号の混合比率
を決定する。

【０１３５】以下、重み付け制御回路１１８の動作につ
いて説明する。

【０１３６】まず、動き検出回路１１７でＴＶ画像の動
き量を検出した結果、その値が所定の範囲内であれば実
施の形態１では入力画像を静止画と判断する。その場
合、上述したようにフレーム内処理を行うので、重み付
け制御回路１１８では現フィールド信号と前フィールド
信号の各混合比率をそれぞれ５０％とする。また、動き
検出回路１１７によって動き量を求めた結果、動画であ
ると判断した場合はフィールド内処理を行うので、重み
付け制御回路１１８では現フィールド信号の混合比率を
高く、逆に前フィールド信号の混合比率を低くする。そ
の具体的な混合比率を図６に示す。

【０１３７】図６は重み付け制御回路１１８の動作を説
明するための図であり、横軸に動き検出回路１１７より
検出されたＴＶ画像の動き量を、縦軸に現フィールド信
号と前フィールド信号の混合する混合比率を示す。

【０１３８】動き検出回路１１７で検出した動き量が、
−ｍ１〜ｍ１である時、上述のように、実施の形態１で
は静止画と判断し、現フィールドの補間処理結果と前フ
ィールドの補間処理結果を同じ割合で混合することによ
り補間処理をフレーム内で行い補間画像の垂直解像度を
上げ、補間画像の画質を向上することができる。また、
動き量が−ｍ２〜−ｍ１若しくはｍ１〜ｍ２の場合、図
６に示すよう、現フィールドの補間処理結果を混合する
割合を徐々に増加させ、動き量が−ｍ２以下若しくはｍ
２以上と大きくなった場合は、ＴＶ画像上に残像が発生
しないよう、前フィールドの補間処理結果を用いず、現
フィールドの補間処理結果のみを用いるフィールド内処
理を行う。

【０１３９】上述したように、重み付け制御回路１１８
で混合比率が決定された後、現フィールド信号及び前フ
ィールド信号に乗算する乗算係数が、フィールド混合回
路１１６ａ〜１１６ｃに出力される。

【０１４０】以下、図４を用いてフィールド混合回路１
１６の動作を説明する。入力端子１２０ａを介して入力
された現フィールドの水平・垂直補間信号は、入力端子
１２１ａを介して入力される現フィールドに乗算する乗
算係数に従って乗算回路１２３ａで乗算される。一方、
入力端子１２０ｂを介して入力された前フィールドの水
平・垂直補間信号は、入力端子１２１ｂを介して入力さ
れる前フィールドに乗算する乗算係数に従って乗算回路
１２３ｂで乗算される。その後、乗算回路１２３ａ及び
１２３ｂから出力される水平・垂直補間信号は加算回路
１２４で加算され、ＴＶ画像の動きに応じた処理が施さ
れた信号となり、出力端子１２２を介してフィールドメ
モリ２７へ出力される。ここで、実施の形態１では、色
差信号（Ｒ−Ｙ信号及びＢ−Ｙ信号）に関しては、Ｙ信
号で検出した動き量に基づいて現フィールドと前フィー
ルドの混合比率を決定する。

【０１４１】動き対応垂直画素補間回路１０６から出力
される信号は、フィールドメモリ２７ａ〜２７ｃに入力
される。従来例で述べたように、フィールドメモリ２７
ａ〜２７ｃで画素を間引く縮小処理が行われる。その方
法については従来例（図１８参照）と同様であるので説
明を省略する。フィールドメモリ２７ａ〜２７ｃから出
力される補間処理及び縮小処理を施されたディジタル縮
小信号は、出力端子１０４ａを介してＹ信号が、出力端
子１０４ｂを介してＲ−Ｙ信号が、出力端子１０４ｃを
介してＢ−Ｙ信号がそれぞれ出力され、画面合成回路１
０に入力される。

【０１４２】一方、入力端子２を介して入力されるＶＧ
Ａ信号のＲ信号、Ｇ信号、Ｂ信号、及び入力端子３を介
して入力されるＶＧＡ信号の同期信号は走査線変換回路
９に入力され、ＶＧＡ信号（ノンインターレース信号）
からインターレース信号に変換される。なお、走査線変
換回路９の構成及び動作は、図１４に示す従来例の走査
線変換回路と同一のため詳細な説明は省略する。

【０１４３】走査線変換回路９によりＶＧＡ（ノンイン
ターレース信号）からインターレース信号に変換された
ディジタル映像信号は、画面合成回路１０及びスイッチ
１１に入力される。画面合成回路１０では、従来例で述
べたように画面縮小回路１００より画面縮小処理が施さ
れたディジタル縮小信号と、走査線変換回路９から出力
されるディジタル映像信号の２つの信号を、画面縮小回
路８から出力される制御信号を用いて合成する。画面合
成回路１０から出力されるディジタル映像信号はスイッ
チ１１に入力される。以下、従来例と同様にスイッチ１
１及び１３の接続を変え、出力端子５を介して表示画面
の出力画像を選択し出力することで、ＴＶ画面の単独表
示、パソコン画面の単独表示、及びパソコン画面と縮小
したＴＶ画面の２画面表示といった表示パターンの選択
ができる。

【０１４４】以上説明したように、実施の形態１に係る
画像縮小表示装置の画面縮小回路１００は、垂直方向の
補間処理を施す動き対応垂直画素補間回路１０６を有
し、動き対応垂直画素補間回路１０６は、現フィールド
信号を１フィールド遅延して出力するフィールドメモリ
１１５ａ〜１１５ｃ、入力された水平補間信号に垂直方
向の補間処理を施す垂直方向画素補間回路１１４ａ〜１
１４ｆ、現フィールド信号と前フィールド信号よりＴＶ
画像の動きを検出する動き検出回路１１７、動き検出回
路１１７から出力される動き量に応じて現フィールドと
前フィールドの混合比率を決定する重み付け制御回路１
１８、重み付け制御回路１１８から出力される混合比率
を基準に現フィールド信号と前フィールド信号を混合す
るフィールド混合回路１１６ａ〜１１６ｃを備え、入力
されたＴＶ信号に補間処理を施した後、動き検出回路１
１７でＹ信号における現フィールド信号と前フィールド
信号の差分より、ＴＶ画像の動き量を求め、その動き量
から重み付け制御回路１１８で現フィールド信号と前フ
ィールド信号の混合比率を決定するように構成したの
で、静止画部では現フィールド信号と前フィールド信号
の混合比率をそれぞれ５０％とし、フレーム内処理を行
うことで解像度が向上する効果がある。また、動画部に
おいては前フィールドの混合比率より現フィールドの混
合比率を高く設定し、フィールド内処理を行うことで、
時間軸方向の解像度の低下を抑え、残像の発生を抑えた
画像が得られる効果がある。そのため、ＴＶ画像の動き
に応じた画像縮小が行える。

【０１４５】また、人間の視覚特性は輝度信号に対して
は敏感に検知することができるが色差信号に対してはあ
まり敏感ではない。そのため２つの色差信号（Ｒ−Ｙ信
号及びＢ−Ｙ信号）の水平方向帯域を半分にしても人間
の目にはその違い（色信号の違い）を検知することがで
きない。よって、実施の形態１ではＹ／Ｃ分離回路６か
ら出力されるＲ−Ｙ信号及びＢ−Ｙ信号を、ＬＰＦ１０
５ａ及び１０５ｂを用いて水平方向の信号帯域を半分に
する。Ａ／Ｄ変換回路２４ａ及び２４ｂでディジタル信
号に変換する際のサンプリングクロックの周波数をＹ信
号のサンプリングクロックの周波数の１／２で行う。こ
れにより、１フィールドあたりの色差信号のデータ数を
従来例と比較して半分にすることができるため、フィー
ルドメモリ２７ｂ及び２７ｃのメモリ容量を半分にする
ことができ、さらに垂直方向画素補間回路１１４ｃ〜１
１４ｆ中のラインメモリ４４ａ及び４４ｂのメモリ容量
も半分にすることができるため、回路規模を削減するこ
とができる効果がある。

【０１４６】また、実施の形態１における動き検出は、
ＴＶ信号に補間処理を施した後、Ｙ信号によって動き検
出回路１１７で現フィールド信号と前フィールド信号の
差分をとり、その差分値から動きを検出し、重み付け制
御回路１１８で現フィールド信号と前フィールド信号の
混合比率を決定するよう構成しているため、ＴＶ画像の
動きに対応した画像縮小を行うことができる効果があ
る。また、色差信号（ＲーＹ信号及びＢ−Ｙ信号）は上
記Ｙ信号によって検出した動き量を用いて混合比率を決
定しているため、動き量を確実に検出できるとともに回
路を削減できる効果がある。

【０１４７】また、実施の形態１における動き量におい
て、動き量が−ｍ２〜−ｍ１若しくはｍ１〜ｍ２である
場合に混合比率を徐々に変化させず、あるしきい値を設
定し、そのしきい値より小さい値を持つ入力画像は静止
画、逆に大きい値を持つ場合は動画と判断し、現フィー
ルドと前フィールドの混合比率を決定してしまうと、そ
のしきい値付近のＴＶ画像処理が不連続となり、画質の
劣化を招く。そこで、前記図６に示すように、動き量が
−ｍ２〜−ｍ１若しくはｍ１〜ｍ２である場合には混合
比率を徐々に変化させることで、動き量が設定したしき
い値付近のＴＶ画像においても、画質の劣化を招くこと
なく画像縮小を行うことができる。

【０１４８】なお、実施の形態１では、動き量が−ｍ２
〜−ｍ１若しくはｍ１〜ｍ２の範囲において、混合比率
を直線で変化させているが、現フィールドの混合比率と
前フィールドの混合比率の和が１００％であれば、これ
に限るものではない。

【０１４９】実施の形態２．この発明の実施の形態２に
係る画像縮小表示装置は、図２に示す動き対応垂直画素
補間回路１０６の構成及び動作のみが実施の形態１と異
なる。よって、動き対応垂直画素補間回路の詳細な構成
及び動作のみを説明し、実施の形態１と同一部分につい
ては同一番号を付して説明を省略する。

【０１５０】図７は実施の形態２における動き対応垂直
画素補間回路２００のブロック構成図である。

【０１５１】図において、１３０は現フィールド信号と
前フィールド信号よりＴＶ画像の動きを検出する動き検
出回路、１３１は動き検出回路１１７から出力される動
き量に応じて現フィールドに付加する混合比率と前フィ
ールドに付加する混合比率を決定する重み付け制御回路
である。

【０１５２】以下、上述のように構成された画像縮小表
示装置の動作を説明する。

【０１５３】まず、実施の形態２の基本概念について説
明する。人間の目の視覚特性は輝度信号の変化に対して
は非常に敏感に検知する一方、色差信号の変化に対して
はあまり敏感ではない。この視覚特性を利用すると、２
つの色差信号（Ｒ−Ｙ信号及びＢ−Ｙ信号）に対しては
動画部、静止画部に対応した処理を行わなくても人間の
目には画質の劣化を検知することができない。

【０１５４】そこで実施の形態２では、入力画像におけ
る垂直方向に補間処理を施しＹ信号にてＴＶ画像の動き
量を検出した後、その動き量に応じて現フィールド信号
と前フィールド信号を混合するのはＹ信号にのみ行い、
上記２つの色差信号（Ｒ−Ｙ信号及びＢ−Ｙ信号）には
行わないように構成する。

【０１５５】次に、実施の形態２における画像縮小表示
装置の動作について、図７を用いて説明する。図中、実
施の形態１と同一記号を付したものは構成及び動作が同
一である。

【０１５６】図において、入力端子１１０ａより水平方
向に補間処理を施されたＹ信号が入力され、垂直方向画
素補間回路１１４ａ、及びフィールドメモリ１１５ａに
入力される。垂直方向画素補間回路１１４ａに入力され
た上記Ｙ信号は垂直方向の補間処理が施される。また、
フィールドメモリ１１５ａに入力されたＹ信号は、１フ
ィールド遅延されて垂直方向画素補間回路１１４ｂに出
力された後、垂直方向画素補間回路１１４ａと同様に垂
直方向の補間処理が施される。垂直方向画素補間回路１
１４ａ及び１１４ｂで補間処理が施された信号は、フィ
ールド混合回路１１６ａ、及び動き検出回路１３０に出
力される。

【０１５７】また、入力端子１１０ｂに入力されたＲ−
Ｙ信号は、垂直方向画素補間回路１１４ｃに入力され垂
直方向の補間処理が施され、入力端子１１０ｃに入力さ
れたＢ−Ｙ信号は垂直方向画素補間回路１１４ｅに入力
され垂直方向の補間処理が施される。

【０１５８】上記垂直方向画素補間回路１１４中のライ
ンメモリ４４ａ及び４４ｂは実施の形態１と同様、ＦＩ
ＦＯメモリで構成されている。また、Ｒ−Ｙ信号及びＢ
−Ｙ信号はＬＰＦ１０５ａ及び１０５ｂで水平方向の帯
域が半分に制限されているので、垂直方向画素補間回路
１１４ｃ及び１１４ｅ中のラインメモリ４４ａ及び４４
ｂのメモリ容量は、垂直方向画素補間回路１１４ａ及び
１１４ｂ中のラインメモリ４４ａ及び４４ｂのメモリ容
量の半分になっている。

【０１５９】また、垂直方向画素補間回路１１４ａ及び
１１４ｂ中のスイッチ４９は実施の形態１で述べたよう
に、垂直方向画素補間回路１１４ａ中のスイッチ４９が
ａ側に接続され入力信号の補間処理が施される場合、垂
直方向画素補間回路１１４ｂ中のスイッチ４９はｂ側に
接続され内挿された０点の補間処理が施される。また、
垂直方向画素補間回路１１４ｃ及び１１４ｅ中のスイッ
チ４９は、垂直方向画素補間回路１１４ａ中のスイッチ
４９がａ側に接続されている場合は、垂直方向画素補間
回路１１４ｃ及び１１４ｅ中のスイッチ４９もａ側に接
続されるように制御される。

【０１６０】垂直方向画素補間回路１１４ａ及び１１４
ｂで補間処理が施されたＹ信号は、動き検出回路１３０
に出力され、ＴＶ画像の動き量が検出される。前記実施
の形態１では、現フィールド信号と前フィールド信号の
差分を１画素毎にとり、それを基にＴＶ画像の動きを判
断していた。実施の形態２では、補間画素の周辺（あら
かじめ定められた大きさのブロック、例えば補間画素を
中心とした３×３のブロック）の画素についてそれぞれ
現フィールド信号と前フィールド信号の差分を求める。
そのブロック内で求めたそれぞれの画素の差分の絶対値
（差分には正の値、負の値があるため。）の和をとり、
これをこの画素の動き量と定める。そして、この絶対値
和が大きければ動画と判断し、逆に小さければ静止画と
判断する。

【０１６１】上述したように、ＴＶ画像の動き量を動き
検出回路１３０より検出した後、その検出結果は重み付
け制御回路１３１に入力される。実施の形態１で述べた
ようにＴＶ画像の動きが少ない場合はフレーム内処理を
行い、大きい場合はフィールド内処理を行う。上記動き
検出回路１３０より検出した絶対値和を基に現フィール
ド信号と前フィールド信号の混合比率を決定する。その
具体的な混合比率を図８に示す。

【０１６２】図８は重み付け制御回路１３１の動作を説
明するための図であり、横軸に動き検出回路１３０より
検出されたＴＶ画像の動き量を、縦軸に現フィールド信
号と前フィールド信号の混合する混合比率を示す。な
お、動き量を絶対値和より求めているため、動き量は正
の値のみ持つ。

【０１６３】実施の形態１と同様、動き検出回路１３０
で検出した動き量が、０〜Ｍ１である場合、静止画と判
断し、現フィールドの信号と前フィールドの信号の各混
合比率をそれぞれ５０％とすることで、画面内の画質を
向上させる。また、検出した動き量がＭ１〜Ｍ２である
場合は、ＴＶ画像の動きが大きくなるに従い、現フィー
ルド信号の混合する割合を徐々に増加させ、動き量がＭ
２以上とＴＶ画像の動きが検出された場合は、ＴＶ画像
上に残像が発生しないよう、前フィールド信号を用いず
フィールド内処理を行い、現フィールド信号のみを出力
するようにする。

【０１６４】上述したように、重み付け制御回路１３１
で現フィールドと前フィールドの混合比率が決定された
後、フィールド混合回路１１６ａで現フィールド信号と
前フィールド信号が混合される。その後、ＴＶ画像の動
きに応じた処理が施されたＹ信号、及び補間処理が施さ
れたＲ−Ｙ信号及びＢ−Ｙ信号は出力端子１１３ａ〜１
１３ｃを介して、フィールドメモリ２７ａ〜２７ｃへと
出力される。フィールドメモリ２７ａ〜２７ｃでは、実
施の形態１で述べたように画素を間引く縮小処理が行わ
れ、入力されたＴＶ画像の縮小表示に必要なデータのみ
を書き込むようにする。フィールドメモリ２７ａ〜２７
ｃから出力されるディジタル縮小信号は、出力端子１０
４ａを介してＹ信号が、出力端子１０４ｂを介してＲ−
Ｙ信号が、出力端子１０４ｃを介してＢ−Ｙ信号が出力
され、画面合成回路１０に入力される。

【０１６５】以上説明したように、実施の形態２に係る
画像縮小表示装置は、動き対応垂直画素補間回路２００
が、現フィールド信号と前フィールド信号よりＴＶ画像
の動きを検出する動き検出回路１３０、動き検出回路１
１７から出力される動き量に応じて現フィールドに付加
する混合比率と前フィールドに付加する混合比率を決定
する重み付け制御回路１３１を備え、ＴＶ信号に補間処
理を施した後、動き検出回路１３０でＹ信号における現
フィールド信号と前フィールド信号の差分よりＴＶ画像
の動き量を求め、その動き量から重み付け制御回路１３
１で現フィールド信号と前フィールド信号の混合比率を
決定し、その混合比率からＹ信号のみフィールド混合回
路１１６ａで現フィールド信号と前フィールド信号を混
合するように構成したので、ＴＶ画像の動きに応じた縮
小画面を生成できる効果がある。

【０１６６】また、実施の形態２では、動き対応垂直画
素補間回路２００は、従来の垂直方向画素補間回路２６
に、フィールドメモリ１１５ａ、垂直方向画素補間回路
１１４ｂ、動き検出回路１３０、重み付け制御回路１３
１及びフィールド混合回路１１６ａを追加することで実
現することができ、ＴＶ画像の動きに応じた縮小画面を
生成することができる効果がある。

【０１６７】また、動き検出回路１３０で動き量を求め
る画素の一定範囲内に含まれる画素における現フィール
ド信号と前フィールド信号の差分の絶対値和より、ＴＶ
画像の動き量を求め、その動き量から重み付け制御回路
１３１で現フィールド信号と前フィールド信号の混合比
率を決定するよう決定しているため、ＴＶ画像の動き量
を正確に検出することができる効果がある。

【０１６８】さらに、実施の形態２における動き量にお
いて、動き量がＭ１〜Ｍ２の範囲で混合比率を直線で変
化させているが、現フィールドの混合比率と前フィール
ドの混合比率の和が１００％であれば、必ずしも直線で
変化させる必要はない。

【０１６９】なお、上記各実施の形態に係る画像縮小表
示装置を、例えばパソコン画面とＴＶ画面を同時に表示
する表示装置に適用することができるが、入力されたイ
ンターレース画像を縮小する画像縮小表示装置であれば
どのような映像装置にも適用できることは言うまでもな
い。

【０１７０】また、上記各実施の形態では、水平方向画
素補間回路２５、及び垂直方向画素補間回路１１４を、
前記図１２及び図１３で示す回路構成としたが、これに
限るものではない。また、動き対応垂直画素補間回路１
０６，２００中の垂直方向画素補間回路１１４ａ〜１１
４ｆの構成を同一にしたが、現フィールドと前フィール
ドの垂直方向画素補間回路１１４の構成（フィルタのタ
ップ数、及びタップ係数等）を変えても同様の効果を得
ることができる。

【０１７１】また、上記各実施の形態では、重み付け制
御回路１１８及び１３１を、前記図６、あるいは図８に
示す回路構成としたが、これに限るものではない。ま
た、動き検出回路１１７及び１３０の動き検出方法も、
実施の形態１、あるいは実施の形態２に示したものに限
るものではない。

【０１７２】また、実施の形態１ではＹ信号で検出した
動き量を基に、２つの色差信号（Ｒ−Ｙ信号、及びＢ−
Ｙ信号）を制御しているが、２つの色差信号に関しても
独自に動き量を検出するよう構成しても、同様の効果を
奏することは言うまでもない。

【０１７３】また、上記画像縮小表示装置及び動き対応
垂直画素補間回路を構成する各種回路の種類、数、接続
状態、また補間及び重み付けの方法などは前述した各実
施の形態に限られないことは言うまでもない。

【０１７４】

【発明の効果】請求項１に係る画像縮小表示装置によれ
ば、入力されたインターレスース画像の所定の画素を補
間する補間手段と、補間手段の出力よりあらかじめ定め
られた画素を間引き、縮小画像を構成する画像縮小手段
とを備え、補間手段は、垂直方向の所定の画素を補間す
る際、現在のフィールドの画像データを用いて所定の画
素を補間する第１の垂直補間手段と、一つ前のフィール
ドの画像データを用いて所定の画素を補間する第２の垂
直補間手段と、入力されたインターレース画像の動きを
検出する動き検出手段と、動き検出手段の出力に基づい
て第１の垂直補間手段の出力と第２の垂直補間手段の出
力の混合比率を制御する合成手段とを備えて構成したの
で、ＴＶ画像の動きに応じた画像縮小信号を生成するこ
とができ、動画及び静止画に適応したＴＶ画像の縮小が
行えるとともに、静止画における画質の劣化及び動画に
おける残像の発生を抑えることができる効果を奏する。

【０１７５】請求項２に係る画像縮小表示装置によれ
ば、合成手段が、輝度信号、及び色信号の状態で入力さ
れたインターレース画像に縮小処理を施す際、輝度信号
により検出した動き検出結果に基づいて色信号の第１の
垂直補間手段の出力と第２の垂直補間手段の出力の混合
比率を制御するように構成し、色差信号については輝度
信号の動き検出結果に基づいて、第１の垂直補間手段の
出力と第２の垂直補間手段の出力の混合比率を制御する
ようにしたので、動きを確実に検出することができ、Ｔ
Ｖ画像の動き量に応じた画像縮小を行うことができる効
果を奏する。

【０１７６】請求項３に係る画像縮小表示装置によれ
ば、補間手段が、輝度信号、及び色信号の状態で入力さ
れたインターレース画像に縮小処理を施す際、色信号に
関しては第１の垂直補間手段の出力のみを用いるように
構成したので、輝度信号にのみＴＶ画像の動きに応じた
処理を行っているため、従来の画像縮小表示装置に比べ
回路規模の大幅な増加を招くことなく実現することがで
きる。さらに、請求項１及び２記載の画像縮小表示装置
に比べ簡単な回路構成でＴＶ画像の動画及び静止画に適
応したＴＶ画像の縮小を行うことができる効果を奏す
る。

【０１７７】請求項４に係る画像縮小表示装置によれ
ば、色信号の信号帯域を輝度信号の半分以下に制限する
帯域制限手段を備え、帯域制限手段から出力される色信
号のサンプル数を輝度信号のサンプル数の半分以下にし
て画像縮小処理を施すように構成したので、従来の補間
処理に比べ、ラインメモリ量を半分に抑えることができ
るため、回路規模を削減できる効果を奏する。

【０１７８】請求項５に係る画像縮小表示装置によれ
ば、動き検出手段により入力信号の動きを検出する際、
所定の補間画素の第１の垂直補間手段の出力と第２の垂
直補間手段の出力を減算する減算手段を備え、減算手段
から出力される減算結果を基に合成手段における混合比
率を制御するように構成したので、簡単な回路を追加す
るだけで、ＴＶ画像の動き量を検出することができる効
果を奏する。

【０１７９】請求項６に係る画像縮小表示装置によれ
ば、動き検出手段により入力信号の動きを検出する際、
所定の補間画素周辺のあらかじめ定められたエリアの第
１の垂直補間手段の出力と第２の垂直補間手段の出力を
減算する減算手段を備え、所定の補間画素周辺のあらか
じめ定められたエリア内の減算結果の絶対値和を基に合
成手段における混合比率を制御するように構成したの
で、確実にＴＶ画像の動き量を検出することができる効
果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である画像縮小表示
装置のブロック構成図である。

【図２】 この発明の実施の形態１である画像縮小表示
装置の画面縮小回路のブロック構成図である。

【図３】 この発明の実施の形態１である画像縮小表示
装置の動き対応垂直画素補間回路のブロック構成図であ
る。

【図４】 この発明の実施の形態１である画像縮小表示
装置のフィールド混合回路のブロック構成図である。

【図５】 この発明の実施の形態１である画像縮小表示
装置の前フィールドのサンプリング位置と現フィールド
のサンプリング位置を示す図である。

【図６】 この発明の実施の形態１である画像縮小表示
装置の重み付け制御回路の動作を説明するための図であ
る。

【図７】 この発明の実施の形態２である画像縮小表示
装置の画像縮小回路のブロック構成図である。

【図８】 この発明の実施の形態２である画像縮小表示
装置の重み付け制御回路の動作を説明するための図であ
る。

【図９】 パソコン画面と縮小したＴＶ画面を２画面同
時に表示する表示例を示す図である。

【図１０】 従来の画像縮小表示装置のブロック構成図
である。

【図１１】 従来の画像縮小表示装置の画面縮小回路の
ブロック構成図である。

【図１２】 従来の画像縮小表示装置の水平方向画素補
間回路のブロック構成図である。

【図１３】 従来の画像縮小表示装置の垂直方向画素補
間回路のブロック構成図である。

【図１４】 従来の画像縮小表示装置の走査線変換回路
のブロック構成図である。

【図１５】 画素の内挿方法と補間処理方法を説明する
ための図である。

【図１６】 従来の画像縮小表示装置の補間回路のブロ
ック構成図である。

【図１７】 画像縮小表示装置の補間回路におけるスイ
ッチの制御動作を説明するための図である。

【図１８】 従来のフィールドメモリへのデータの書き
込み動作を説明するための図である。

【符号の説明】

１０ 画面合成回路、１１，１３，３８，４９ スイッ
チ、 １４ 画面表示制御回路、 ２５ 水平方向画素
補間回路、 ２６，１１４ 垂直方向画素補間回路、
２７，１１５ フィールドメモリ、 ２８，１０７ 画
面縮小制御回路、 ３３ レジスタ、 ３４，３５，３
６，４５，４６，４７，１２３ 乗算回路、 ３７，４
８，１２４ 加算回路、 ４４ ラインメモリ、 １０
０ 画面縮小回路、 １０５ ＬＰＦ、 １０６，２０
０ 動き対応垂直画素補間回路、１１６ フィールド混
合回路、 １１７，１３０ 動き検出回路、 １１８，
１３１ 重み付け制御回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年１０月１９日（１９９８．１０．
１９）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力されたインターレース画像を縮小し
   出力する画像縮小表示装置において、 入力されたインターレスース画像の所定の画素を補間す
   る補間手段と、 前記補間手段の出力よりあらかじめ定められた画素を間
   引き、縮小画像を構成する画像縮小手段とを備え、 前記補間手段は、 垂直方向の所定の画素を補間する際、現在のフィールド
   の画像データを用いて所定の画素を補間する第１の垂直
   補間手段と、 一つ前のフィールドの画像データを用いて所定の画素を
   補間する第２の垂直補間手段と、 前記入力されたインターレース画像の動きを検出する動
   き検出手段と、 前記動き検出手段の出力に基づいて前記第１の垂直補間
   手段の出力と前記第２の垂直補間手段の出力の混合比率
   を制御する合成手段とを備えたことを特徴とする画像縮
   小表示装置。
2. 【請求項２】 前記合成手段は、 輝度信号、及び色信号の状態で入力されたインターレー
   ス画像に縮小処理を施す際、輝度信号により検出した動
   き検出結果に基づいて色信号の前記第１の垂直補間手段
   の出力と前記第２の垂直補間手段の出力の混合比率を制
   御するように構成したことを特徴とする請求項１記載の
   画像縮小表示装置。
3. 【請求項３】 前記補間手段は、 輝度信号、及び色信号の状態で入力されたインターレー
   ス画像に縮小処理を施す際、色信号に関しては前記第１
   の垂直補間手段の出力のみを用いることを特徴とする請
   求項１記載の画像縮小表示装置。
4. 【請求項４】 色信号の信号帯域を輝度信号の半分以下
   に制限する帯域制限手段を備え、前記帯域制限手段から
   出力される色信号のサンプル数を輝度信号のサンプル数
   の半分以下にして画像縮小処理を施すことを特徴とする
   請求項１、２又は３の何れかに記載の画像縮小表示装
   置。
5. 【請求項５】 前記動き検出手段により入力信号の動き
   を検出する際、所定の補間画素の前記第１の垂直補間手
   段の出力と前記第２の垂直補間手段の出力を減算する減
   算手段を備え、前記減算手段から出力される減算結果を
   基に前記合成手段における混合比率を制御するように構
   成したことを特徴とする請求項１、２、３又は４の何れ
   かに記載の画像縮小表示装置。
6. 【請求項６】 前記動き検出手段により入力信号の動き
   を検出する際、所定の補間画素周辺のあらかじめ定めら
   れたエリアの前記第１の垂直補間手段の出力と前記第２
   の垂直補間手段の出力を減算する減算手段を備え、前記
   所定の補間画素周辺のあらかじめ定められたエリア内の
   減算結果の絶対値和を基に前記合成手段における混合比
   率を制御するように構成したことを特徴とする請求項
   １、２、３又は４の何れかに記載の画像縮小表示装置。