JPH11214974A - 電圧駆動型素子用ドライブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧駆動型素子を駆動する電圧波形の乱れを
抑制し、小さな電流定格のスイッチング素子でもって動
作可能とするドライブ回路を提供すること 【解決手段】 スイッチング素子Ｑ１，Ｑ２を交互にオ
ン／オフ制御する制御部１０は、ゲート信号Ｇを受けて
からカウント動作を開始するカウンタ１１′と、そのカ
ウンタ出力に基づいてスイッチング素子をオン／オフす
る高周波信号Ｇ１，Ｇ２を出力する手段（符号１２ａ，
１２ｂ，２ａ，２ｂ，１５〜２１の論理回路）を備え
る。すると、ゲート信号がオンの時は、デューティ比５
０％のパルスが、第１，第２オア素子１２ａ，１２ｂか
ら出力され、交互にスイッチング素子がオンする。ゲー
ト信号がオンになった直後の一定期間は、論理素子１５
〜２１の動作により、２つのスイッチング素子を同時に
オン状態にし、その後通常の交互にオン／オフ動作する
ような高周波制御信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧駆動型素子用
ドライブ回路に関するものである。

【０００２】

【従来の技術】図１は、従来の直交変換装置用ドライブ
回路を示しており、図２はその回路の各点における状態
を示すタイミングチャートを示している。係るドライブ
回路は、ＭＯＳＦＥＴやＩＧＢＴ等の電圧駆動型素子Ｑ
のゲートに、制御信号（ゲート信号）Ｇがオンの時にゲ
ート電圧Ｇ３を印加するようになっている。具体的な回
路の一例としては、図示するように、２入力のアンド素
子２ａ，ｂのそれぞれの一方の入力端子にゲート信号Ｇ
を与え、他方の入力端子に高周波信号（クロック信号）
φを与えるようにする。この時、一方のアンド素子２ａ
には、高周波信号をそのまま与え、他方のアンド素子２
ｂにはノット素子３を介することにより反転させて入力
するようにしている。これにより、各アンド素子２ａ，
ｂの出力Ｇ１，Ｇ２は、ゲート信号がオフ（Ｌ）とする
と常にＬとなり、ゲート信号がオン（Ｈ）の時は高周波
信号に同期して交互にパルスが出力するので、いずれか
の出力がＨとなる。つまり、ゲート信号Ｇを高周波変調
することになる。

【０００３】これら両アンド素子２ａ，ｂの出力Ｇ１，
Ｇ２をそれぞれＦＥＴやトランジスタなどのスイッチン
グ素子Ｑ１，Ｑ２の制御信号として与えるようにしてい
る。そして、各スイッチング素子Ｑ１，Ｑ２は、トラン
ス６の一次側に直列接続された状態で、電源ラインとア
ースの間に設置されている。これにより、スイッチング
素子Ｑ１，Ｑ２が交互にオンになると、各トランス６の
二次側に交互に電圧が発生する。

【０００４】また、各トランス６の二次側は、それぞれ
ダイオード７が接続されており、そこにおいて整流させ
た後、合流させて復調回路８に与えるようにしている。
これにより、復調回路８の出力（復調されたゲート電
圧）Ｇ３は、ゲート信号Ｇとほぼ同じになる。よって、
制御信号Ｇを絶縁状態で復調可能となり、電圧駆動型素
子Ｑのオン／オフを制御できる。

【０００５】

【発明が解決しようとする課題】高周波信号φとゲート
信号Ｇの立ち上がりは、同期がとれていないので、図２
に示すように、ゲート信号Ｇが立ち上がった時には、高
周波信号φのパルスの途中であることが多々ある。そし
て、スイッチング素子５は一定のスイッチング遅れがあ
るため、すぐにＨになるわけでない。したがって、ゲー
ト信号が立ち上がった後すぐに高周波信号φが変化する
と、両スイッチング素子５がそれに追従しきれずに、そ
の出力ひいては復調されたゲート電圧Ｇ３の波形が乱
れ、電圧駆動型素子Ｑの動作に影響を与えることにな
る。

【０００６】また、電圧駆動型素子Ｑのゲート電流Ｉ
は、図２に示すように、ゲート信号Ｇすなわち復調され
たゲート電圧Ｇ３の立ち上がりの際に突入電流が流れる
ようになる。この電流のピーク時には、いずれか一方の
スイッチング素子Ｑ１またはＱ２がオンになり、他方が
オフになっているので、当然のことながら係る電流を一
方のスイッチング素子のみで供給する必要がある。した
がって、係る電流に耐えられるだけの大きな電流定格の
スイッチング素子が必要となる。

【０００７】さらに、図２に示すように、ゲート信号つ
まりゲート電圧Ｇ３の立ち上がりは一定の時定数により
遅れる。この立ち上がり速度は、ピーク電流が大きくな
るようにすると早くなり瞬時に立ち上がることになる。
しかし、上記したように立ち上がりを早くするために
は、より大きな電流定格のスイッチング素子が必要とな
る。

【０００８】そして、そのように大きな定格電流を使用
するためには、素子自体も大きくなるとともに、発熱も
大きいので、大きな冷却（放熱）フィンを設けて自然放
熱したり、冷却ファンを設けて強制冷却する等の冷却機
構を設ける必要があり、装置全体がより大型化してしま
う。

【０００９】本発明は、上記した背景に鑑みてなされた
もので、その目的とするところは、上記した問題を解決
し、電圧駆動型素子を駆動する電圧波形が乱れるのを可
及的に抑制するとともに、小さな電流定格のスイッチン
グ素子でもって動作可能とし、しかも、高速駆動（ゲー
ト信号がオンになった時の電圧駆動型素子がオンになる
までの時間を短くする）をすることのできる電圧駆動型
素子用ドライブ回路を提供するものである。

【００１０】

【課題を解決するための手段】上記した目的を達成する
ため、本発明に係る電圧駆動型素子用ドライブ回路で
は、一組のスイッチング素子を交互にオン／オフ制御す
ることにより、オン動作中のスイッチング素子に起因す
る回路から電圧駆動型素子のゲート電圧を供給するよう
にした電圧駆動型素子用ドライブ回路であって、前記ス
イッチング素子のスイッチング動作を制御する制御部
が、開始信号（実施の形態では、「ゲート信号Ｇ」に対
応する）を受けてからカウント動作を開始するカウンタ
と、そのカウンタの出力に基づいて前記スイッチング素
子をオン／オフする高周波制御信号を出力する制御信号
生成手段（実施の形態では、カウンタの出力端子に接続
された各オア素子１２ａ，１２ｂや、アンド素子２ａ，
２ｂ及び各論理素子１６〜２１により実現されている）
とを有し、前記カウンタを動作するクロック信号の周波
数を、前記高周波制御信号より高くした（請求項１）。

【００１１】このように構成すると、開始信号がオンす
るタイミングと、クロック信号の立ち上がりが一致しな
くても、高周波制御信号はクロック信号そのものではな
く、そのクロック信号により動作するカウンタ出力に基
づき、所定数分のクロックが入力されて１つの高周波制
御信号のパルスを生成するため、開始信号がオンになっ
た直後に、高周波制御信号の状態が変わることがなく、
スイッチング素子が高周波制御信号に十分追従できる。
その結果、そのスイッチング素子のオン／オフにより動
作する電圧駆動型素子のゲート電圧も歪まなくなる。

【００１２】一方、前記制御信号生成手段は、前記開始
信号を受けた直後の一定期間は、前記一組のスイッチン
グ素子を同時にオン状態にし、その後通常の交互にオン
／オフ動作するような高周波制御信号を生成し、出力す
るように構成すると好ましい（請求項２）。すなわち、
ゲート信号がオンになった直後は、図２などに示したよ
うに、大きなゲート電流が流れる。そこで、本発明のよ
うに、開始直後は一組のスイッチング素子が同時にオン
になるようにすると、各スイッチング素子に基づく回路
にてゲート電流が供給される。したがって、仮に従来と
同じゲート電流を流すためには、スイッチング素子の電
流定格を半分近くまで小さいものとすることができる。
また、それにともない冷却手段などの装置も小型化でき
るので、装置全体の小型化並びにコストの低減を行え
る。逆に、同一の素子であれば、供給するゲート電流が
増加するので、ゲート電圧の立ち上がり特性を良好に
し、瞬時に立ち上げることができる。そして、係る場合
に、前記一定期間は、通常動作時の１回のパルスのパル
ス幅の１／２以上で１以下の範囲で設定すると、効果が
より発揮するのでよい（請求項３）。

【００１３】

【発明の実施の形態】本発明は、スイッチング素子Ｑ
１，Ｑをオン／オフ制御する制御部の構造を改良したも
のである。図３は、本発明に係る電圧駆動型素子用ドラ
イブ回路の好適な第１の実施の形態の要部を示してい
る。なお、スイッチング素子Ｑ１．Ｑ２より後段側の回
路構成は、図１に示したものと同様のものを用いること
ができるため、具体的な図示を省略する。

【００１４】図１に示すように、２入力のアンド素子２
ａ，２ｂを２個用意し、そのアンド素子２ａ，２ｂの出
力Ｇ１，Ｇ２を、スイッチング素子Ｑ１，Ｑ２をオン／
オフする制御信号にしている。そして、ゲート信号Ｇを
２つのアンド素子２ａ，２ｂにそれぞれ入力する点は従
来と同じである。

【００１５】ここで本発明では、クロック信号ＣＬＫ
と、上記ゲート信号Ｇを制御部１０に与え、その制御部
１０にて制御信号を生成しスイッチング素子Ｑ１，Ｑ２
をオン／オフするようにしている。そして、この制御部
１０は、カウンタ１１と、２個のオア素子１２ａ，１２
ｂとから構成されている。

【００１６】具体的には、クロック信号ＣＬＫの周波数
を、スイッチング素子２をオン／オフさせるための信号
となる高周波信号φ１，φ２の周波数の８倍とし、係る
クロック信号ＣＬＫをカウンタ１１の入力端子に入力す
る。また、ゲート信号Ｇをカウンタ１１のリセット端子
に入力する。そして、カウンタ１１は８進カウンタを用
い、そのカウンタ１１の０〜３番の出力端子を第１オア
素子１２ａに入力させ、４〜７番の出力端子を第２オア
素子１２ｂに入力させるようにし、各オア素子１２ａ，
１２ｂの出力φ１，φ２をそれぞれ対応するアンド素子
２ａ，２ｂに入力するようにしている。

【００１７】係る構成にすると、図４に示すタイミング
チャートのように動作する。つまり、ゲート信号ＧがＬ
の時は、カウンタ１１は動作しないし、アンド素子２の
一方の入力がＬであるので、アンド素子２ａ，２ｂの出
力はＬのままとなる。よって、スイッチング素子Ｑ１，
Ｑ２は停止したものとなる。

【００１８】そして、この状態でゲート信号Ｇがオン
（Ｈ）となると、アンド素子２ａ，２ｂの一方の入力が
Ｈになるので、両アンド素子２ａ，２ｂの出力Ｇ１，Ｇ
２は、オア素子１２ａ，１２ｂの出力φ１，φ２と同じ
になる。具体的には以下のとおりである。

【００１９】まず、ゲート信号Ｇがオンになると、カウ
ンタ１１が動作開始する。カウンタ１１は、クロック信
号ＣＬＫの立ち上がりを検知して１ずつカウントアップ
するので、図示するように、クロック信号ＣＬＫのパル
スの途中でゲート信号Ｇがオンになった場合であって
も、カウンタ１１はその後のカウントクロック信号の立
ち上がりを受けてカウンタ１１が１ずつインクリメント
する。これに伴い、カウンタの出力端子の「０」〜
「７」まで順番に単発のパルスが出力する。したがっ
て、出力端子「０」〜「３」からパルス出力している間
は第１オア素子１２ａの出力がＨとなり、出力端子
「４」〜「７」からパルス出力している間は第２オア素
子１２ｂの出力がＨとなる。

【００２０】上記の動作原理にしたがい、ゲート信号Ｇ
がオンの時には、アンド素子２ａ，２ｂのいずれか一方
の出力Ｇ１またはＧ２がＨとなっているので、従来と同
様の原理にしたがい、図外の電圧駆動型素子Ｑのゲート
電圧Ｇ３は、上記したゲート電圧Ｇとほぼ同じパルス幅
が印加されることになる。

【００２１】本実施の形態では、ゲート信号がオンにな
ってカウンタが開始するので、図示するようにクロック
信号の途中でゲート信号がオンになった場合であって
も、少なくとも３つ分カウントアップする間では第１オ
ア素子１２ａがオン状態を維持する。つまり、開始直後
の第１オア素子１２ａから出力φ１のパルス幅であって
も、正常動作時における１つのオア素子の出力パルスの
パルス幅の３／４以上のパルス幅が得られるので、従来
のように高周波信号φが、ゲート信号がオンになった直
後に変わることもなく、スイッチング素子が追従するこ
とができ、電圧駆動型素子に対するゲート電圧が歪むこ
となく印加できる。換言すれば、クロック信号とゲート
信号は同期しないものの、ゲート信号と高周波信号の同
期がとれるため、最終的なゲート電圧も歪まない。

【００２２】図５は本発明の第２の実施の形態の要部を
示している。本実施の形態でも、カウンタ１１′を用
い、ゲート信号Ｇがオンになってから係るカウンタ１
１′を動作開始し、そのカウンタ出力に基づいてスイッ
チング素子をオン／オフさせる制御信号を生成してい
る。係る点では上記した第１の実施の形態と同様であ
る。そして本実施の形態では、図６に示すタイミングチ
ャートのように、ゲート信号Ｇがオンになった直後の動
作を他の通常動作時と異ならせ、両アンド素子２ａ，２
ｂの出力Ｇ１，Ｇ２を共に一定期間オンにし、２つのス
イッチング素子Ｑ１，Ｑ２が同時にオン状態になるよう
にしている。

【００２３】そして、係る動作を行わせるための具体的
な構成は、図５に示すように、まず、カウンタ１１′と
して１０進カウンタを１１′用いる。そして、ゲート信
号Ｇをアンド素子２ａ，２ｂとともにこのリセット端子
に入力するようにしている。さらに、クロック信号ＣＬ
Ｋを入力信号としてカウントアップするようにしてい
る。そして、クロック信号の周波数は、スイッチング素
子Ｑ１，Ｑ２をオン／オフ制御する高周波信号の周波数
の１０倍になるようにしている。さらにまた、出力端子
の「０〜４」番を第１オア素子１２ａに入力し、出力端
子の「５〜９」番を第２オア素子１２ｂに入力するよう
にしている。これにより、両オア素子１２ａ，１２ｂか
ら出力される高周波信号φ１，φ２の周波数は、第１実
施の形態と同じになる。

【００２４】図３と図５を比較すると明らかなように、
カウンタの出力端子数およびそれに対応してオア素子１
２ａ，１２ｂの入力端子数が増えたものの、基本的な動
作原理は同じであり、両オア素子１２ａ，１２ｂの出力
φ１，φ２は、ゲート信号Ｇがオンの間は、同一のパル
ス幅で交互にオン／オフを繰り返す。そして、第２オア
素子１２ｂの出力は、第３オア素子１５を介してアンド
素子２ｂに与えられるので、少なくとも、第２オア素子
１２ｂの出力がオンの時はアンド素子２ｂの出力もＨと
なる（この状態の時には、ゲート信号ＧもＨとなってい
るので）。

【００２５】なお、ゲート信号Ｇがオフ（Ｌ）の時に
は、第２オア素子１２ｂの出力φ２はＬとなるものの、
カウンタ１１′の０番の出力端子がＨとなっていること
から第１オア素子１２ａの出力φ１はＨとなる。しか
し、ゲート電圧ＧがＬのため、アンド素子２ａ，２ｂの
出力Ｇ１，Ｇ２は、Ｌとなる。係る作用は第１の実施の
形態と同じである。

【００２６】ここで本実施の形態では、カウンタ１１′
の０番出力端子を２入力の第１アンド素子１６の一方の
入力端子に与える。この第１アンド素子１６の他方の入
力端子には、ゲート信号Ｇをノット素子１７を介して与
えるようになっている。これにより、この第１アンド素
子１６の出力は、ゲート信号Ｇがオフ（Ｌ）の時は、カ
ウンタ１１′の出力は０番の出力端子がＨを保持するの
で、第１アンド素子１６の出力はＨとなる。一方、ゲー
ト信号Ｇがオン（Ｈ）になると、ノット素子１７の出力
がＬとなるので、第１アンド素子１６の出力はＬに落ち
る。

【００２７】また、カウンタ１１′の０〜３番の出力端
子は、３入力のオア素子１８に接続し、このオア素子１
８の出力を第２アンド素子１９に入力している。また、
この第２アンド素子１９の他方の入力端子には、Ｄフリ
ップフロップ２１のＱ出力が与えられている。そして、
上記第１，第２アンド素子１６，１９の出力をオア素子
２０に与え、そのオア素子２０の出力を上記したＤフリ
ップフロップ２１に入力している。また、このＤフリッ
プフロップ２１も、クロック信号ＣＬＫに同期して動作
し、そのＱ出力φ３は、上記したように第２アンド素子
１９に入力するとともに、第３オア素子１５に与えるよ
うになっている。

【００２８】係る構成にすると、ゲート信号ＧがＬの時
は、上記したように第１アンド素子１６の出力がＨとな
っているので、オア素子２０の出力もＨとなり、Ｄフリ
ップフロップ２１のＱ出力もＨを保持する。よって、第
２アンド素子１９の一方の入力端子にもＨが入力され続
ける。なお、この時、第３オア素子１５にもＨが入力さ
れるものの、上記したようにゲート信号ＧがＬであるた
め、アンド素子２ｂの出力Ｇ２はＬのままとなる。

【００２９】次に、ゲート信号ＧがＨに立ち上がったと
する。すると、第１アンド素子１６の出力はＬに落ちる
ものの、上記したようにカウンタ１１′の出力端子は、
０番から順にパルス（Ｈ）が出力される。したがって、
開始当初はオア素子１８の出力がＨとなる。また、Ｄフ
リップフロップ２１の出力も、前回入力された値を出力
されるので、ゲート信号Ｇが立ち上がった次のクロック
信号が入っても、その出力φ３はＨとなる。よって、最
初の０番から２番までの３回分のパルスが出力される間
は、第２アンド素子１９の出力がＨとなるので、オア素
子２０ひいてはＤフリップフロップ２１の出力φ３もＨ
となる。

【００３０】これにより、第３オア素子１５の出力もＨ
となる。したがって、ゲート信号Ｇがオンになった直後
の１回目のアンド素子２ａの出力Ｇ１のオン期間の３／
５の間だけ、アンド素子２ｂの出力Ｇ２もオンとなる。
つまり、係る一定の期間は、２つのスイッチング素子Ｑ
１，Ｑ２が同時にオンし、ゲート電流の供給を２つのス
イッチング素子Ｑ１，Ｑ２から供給するようにする。こ
れにより、１個のスイッチング素子の電流定格を小さく
し、小型化を図ることができる。また、逆に今までと同
一の電流定格のものを用いた場合には、ゲート電流を大
きくとることが可能となり、ゲート電圧の立ち上がり特
性を良好にすることができる。

【００３１】ところで、ＮＡＳ電池（ナトリウム・硫黄
電池）は電力貯蔵に優れているという性能を有している
ため、それを変電所などに設置し、電力需要の低いとき
に係るＮＡＳ電池に貯蔵し、電力需要が高くなってきた
ならばＮＡＳ電池に貯蔵した電力を放出することによ
り、負荷変動を平均化し電力設備の効率的利用を図るこ
とについて研究されている。そして、係るシステムを実
用化するためには、ＮＡＳ電池（直流）と電力系統（交
流）とを連係させる必要があり、そこで交直変換装置を
大容量・高効率の実用化レベルまで上げる必要がある。

【００３２】係る場合には、電圧駆動型素子としてＩＧ
ＢＴ素子を用い、電圧形自励式ＰＷＭ電流制御方式を用
いることにより、高調波含有率を低く高効率を実現する
ことができる。そして、その直交補変装置の一部に上記
した本発明に係るドライブ回路を組み込むと、スイッチ
ングがデジタル制御されて波形歪みの発生を可及的に抑
制することにより、高調波含有率をさらに低減できる。
さらにまた、ゲート信号がオンになった当初に２つのス
イッチング素子を同時にオンにするように構成すること
により、大電流を流すことができるため、上記した大容
量・高効率の向上を図ることができる。つまり、本発明
に係るドライブ回路は、ＮＡＳ電池用交直変換装置を実
用化するために適した装置となる。もちろん、それ以外
の通常の用途にも適用できるのはいうまでもない。

【００３３】なお、上記した各実施の形態で説明した論
理回路を構成する各素子は、それ単独の素子を組み立て
てももちろんよいが、実際には、同様の機能を有するよ
うにＤＳＰやワンチップ・マイコンにより実現すること
ができる。

【００３４】

【発明の効果】以上のように本発明に係る電圧駆動型素
子用ドライブ回路では、カウンタの出力に基づいてスイ
ッチング素子のオン／オフを制御する高周波信号を生成
するようにしたため、かかる高周波信号とゲート信号の
同期がとれ、電圧駆動型素子を駆動する電圧波形が乱れ
るのを可及的に抑制することができる。また、請求項
２，３のように構成することにより、小さな電流定格の
スイッチング素子でもって動作可能とし、しかも、高速
駆動（ゲート信号がオンになった時の電圧駆動型素子が
オンになるまでの時間を短くする）をすることができ
る。

【図面の簡単な説明】

【図１】従来例を示すブロック図である。

【図２】そのタイミングチャートである。

【図３】本発明に係る電圧駆動型素子用ドライブ回路の
第１の実施の形態の要部を示すブロック図である。

【図４】そのタイミングチャートである。

【図５】本発明に係る電圧駆動型素子用ドライブ回路の
第２の実施の形態の要部を示すブロック図である。

【図６】そのタイミングチャートである。

【符号の説明】

２ａ，２ｂ アンド素子 ３ ノット素子 ６ トランス ７ ダイオード ８ 復調回路 １０ 制御部 １１，１１′ カウンタ １２ａ 第１オア素子 １２ｂ 第２オア素子 １５ 第３オア素子 １６ 第１アンド素子 １７ ノット素子 １８ オア素子 １９ 第２アンド素子 ２０ オア素子 ２１ Ｄフリップフロップ Ｑ 電圧駆動型素子 Ｑ１，Ｑ２ スイッチング素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一組のスイッチング素子を交互にオン／
   オフ制御することにより、オン動作中のスイッチング素
   子に起因する回路から電圧駆動型素子のゲート電圧を供
   給するようにした電圧駆動型素子用ドライブ回路であっ
   て、 前記スイッチング素子のスイッチング動作を制御する制
   御部が、 開始信号を受けてからカウント動作を開始するカウンタ
   と、 そのカウンタの出力に基づいて前記スイッチング素子を
   オン／オフする高周波制御信号を出力する制御信号生成
   手段とを有し、 前記カウンタを動作するクロック信号の周波数を、前記
   高周波制御信号より高くしたことを特徴とする電圧駆動
   型素子用ドライブ回路。
2. 【請求項２】 前記制御信号生成手段は、前記開始信号
   を受けた直後の一定期間は、前記一組のスイッチング素
   子を同時にオン状態にし、その後通常の交互にオン／オ
   フ動作するような高周波制御信号を生成し、出力するも
   のであることを特徴とする請求項１に記載の電圧駆動型
   素子用ドライブ回路。
3. 【請求項３】 前記一定期間は、通常動作時の１回のパ
   ルスのパルス幅の１／２以上で１以下としたことを特徴
   とする請求項２に記載の電圧駆動型素子用ドライブ回
   路。