JPH11196575A - 電源制御システム - Google Patents
電源制御システムInfo
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- JPH11196575A JPH11196575A JP10287759A JP28775998A JPH11196575A JP H11196575 A JPH11196575 A JP H11196575A JP 10287759 A JP10287759 A JP 10287759A JP 28775998 A JP28775998 A JP 28775998A JP H11196575 A JPH11196575 A JP H11196575A
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- JP
- Japan
- Prior art keywords
- power supply
- potential power
- circuit
- potential
- switch
- Prior art date
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- Granted
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
- B05B—SPRAYING APPARATUS; ATOMISING APPARATUS; NOZZLES
- B05B5/00—Electrostatic spraying apparatus; Spraying apparatus with means for charging the spray electrically; Apparatus for spraying liquids or other fluent materials by other electric means
- B05B5/08—Plant for applying liquids or other fluent materials to objects
- B05B5/10—Arrangements for supplying power, e.g. charging power
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/06—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes without control electrode or semiconductor devices without control electrode
- H02M7/10—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes without control electrode or semiconductor devices without control electrode arranged for operation in series, e.g. for multiplication of voltage
- H02M7/103—Containing passive elements (capacitively coupled) which are ordered in cascade on one source
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/36—Means for starting or stopping converters
Abstract
(57)【要約】
【課題】 例えば静電塗装用アトマイザ及びディスペン
サに使用される、高電位電源のための制御装置を提供す
る。 【解決手段】 高電位電源は、その１対の出力端子にま
たがる所望の出力高電位に関係付けられた第１の信号を
生成する第１の回路と、その出力電流に関係付けられた
第２の信号を生成する第２の回路と、制御端子を有し、
高電位電源が高い動作電位を発生することができるよう
に高電位電源へ動作電位を供給する第３の回路と、第１
及び第２の回路及び制御端子に接続され、第１及び第２
の回路からの第１及び第２の信号を受信し、第３の回路
によって高電位電源へ供給される動作電位を制御する第
４の回路と、制御端子に接続され、高電位電源への動作
電位の供給を選択的に動作不能にして、高電位電源が高
い動作電位を発生できないようにする第５の回路を備え
ている。
サに使用される、高電位電源のための制御装置を提供す
る。 【解決手段】 高電位電源は、その１対の出力端子にま
たがる所望の出力高電位に関係付けられた第１の信号を
生成する第１の回路と、その出力電流に関係付けられた
第２の信号を生成する第２の回路と、制御端子を有し、
高電位電源が高い動作電位を発生することができるよう
に高電位電源へ動作電位を供給する第３の回路と、第１
及び第２の回路及び制御端子に接続され、第１及び第２
の回路からの第１及び第２の信号を受信し、第３の回路
によって高電位電源へ供給される動作電位を制御する第
４の回路と、制御端子に接続され、高電位電源への動作
電位の供給を選択的に動作不能にして、高電位電源が高
い動作電位を発生できないようにする第５の回路を備え
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば静電塗装材
料用アトマイザ及びディスペンサに使用されるような高
電位電源のための制御装置に関する。
料用アトマイザ及びディスペンサに使用されるような高
電位電源のための制御装置に関する。
【０００２】
【従来の技術】これらのシステムの多くが公知である。
例えば、米国特許第 3,851,618号、同第 3,875,892号、
同第 3,894,272号、同第 4,075,677号、同第 4,187,527
号、同第 4,324,812号、同第 4,481,557号、同第 4,48
5,427号、同第 4,745,520号、及び同第 5,159,544号等
に開示されている。
例えば、米国特許第 3,851,618号、同第 3,875,892号、
同第 3,894,272号、同第 4,075,677号、同第 4,187,527
号、同第 4,324,812号、同第 4,481,557号、同第 4,48
5,427号、同第 4,745,520号、及び同第 5,159,544号等
に開示されている。
【０００３】
【発明の開示】本発明による高電位電源は、その１対の
出力端子にまたがる所望の出力高電位に関係付けられた
第１の信号を生成する第１の回路と、その出力電流に関
係付けられた第２の信号を生成する第２の回路と、それ
が高い動作電位を発生することができるように、高電位
電源へ動作電位を供給する制御端子を有する第３の回路
とを備えている。第４の回路が、第１及び第２の回路
と、制御端子とに接続されている。第４の回路は、第１
及び第２の回路からの第１及び第２の信号を受信し、第
３の回路によって高電位電源へ供給される動作電位を制
御する。第５の回路は、高電位電源への動作電位の供給
を選択的に動作不能にして、高電位電源が高い動作電位
を供給できないようにする。第５の回路も、制御端子に
接続されている。
出力端子にまたがる所望の出力高電位に関係付けられた
第１の信号を生成する第１の回路と、その出力電流に関
係付けられた第２の信号を生成する第２の回路と、それ
が高い動作電位を発生することができるように、高電位
電源へ動作電位を供給する制御端子を有する第３の回路
とを備えている。第４の回路が、第１及び第２の回路
と、制御端子とに接続されている。第４の回路は、第１
及び第２の回路からの第１及び第２の信号を受信し、第
３の回路によって高電位電源へ供給される動作電位を制
御する。第５の回路は、高電位電源への動作電位の供給
を選択的に動作不能にして、高電位電源が高い動作電位
を供給できないようにする。第５の回路も、制御端子に
接続されている。
【０００４】一実施例では、第１及び第２の回路は、プ
ログラム可能な論理制御装置（ＰＬＣ）、及びＰＬＣを
第４の回路に接続するための高速バスを備えている。別
の実施例では、第１及び第２の回路は各々、所望の出力
高電位及び出力電流をそれぞれ選択するための第１及び
第２のポテンショメータと、第１及び第２のポテンショ
メータを第４の回路に接続するための導体とを備えてい
る。更に別の実施例では、第１及び第２のスイッチがそ
れぞれ、ＰＬＣ及び第１のポテンショメータの一方、及
びＰＬＣ及び第２のポテンショメータの一方を第４の回
路に選択的に接続する。本発明の更に別の実施例では、
第３の回路は、一次巻線及び二次巻線を有する高電位変
成器を含む。一次巻線は、センタータップと、両端の端
子とを有している。第３及び第４のスイッチがそれぞ
れ、一方の端端子に接続されている。互いに逆相の第１
及び第２のスイッチ信号の源が、第３及び第４のスイッ
チをそれぞれ制御する。
ログラム可能な論理制御装置（ＰＬＣ）、及びＰＬＣを
第４の回路に接続するための高速バスを備えている。別
の実施例では、第１及び第２の回路は各々、所望の出力
高電位及び出力電流をそれぞれ選択するための第１及び
第２のポテンショメータと、第１及び第２のポテンショ
メータを第４の回路に接続するための導体とを備えてい
る。更に別の実施例では、第１及び第２のスイッチがそ
れぞれ、ＰＬＣ及び第１のポテンショメータの一方、及
びＰＬＣ及び第２のポテンショメータの一方を第４の回
路に選択的に接続する。本発明の更に別の実施例では、
第３の回路は、一次巻線及び二次巻線を有する高電位変
成器を含む。一次巻線は、センタータップと、両端の端
子とを有している。第３及び第４のスイッチがそれぞ
れ、一方の端端子に接続されている。互いに逆相の第１
及び第２のスイッチ信号の源が、第３及び第４のスイッ
チをそれぞれ制御する。
【０００５】一実施例では、第４の回路は、第１の信号
と第２の信号との加算接合点を形成している入力端子
と、センタータップに接続されている出力端子とを有す
るスイッチングレギュレータを備えている。第５の回路
は、マイクロプロセッサ（μＰ）と、μＰに接続されて
いてμＰから第３のスイッチング信号を受信する第５の
スイッチを含んでいる。第５のスイッチは、加算接合点
に接続されていて、第３のスイッチング信号をスイッチ
ングレギュレータに印加してセンタータップへ動作電位
を供給できないようにする。一実施例では、第５のスイ
ッチは、μＰの制御に応答して第５のスイッチが生成し
たスイッチング信号を平滑化するフィルタを通して加算
接合点に接続されている。
と第２の信号との加算接合点を形成している入力端子
と、センタータップに接続されている出力端子とを有す
るスイッチングレギュレータを備えている。第５の回路
は、マイクロプロセッサ（μＰ）と、μＰに接続されて
いてμＰから第３のスイッチング信号を受信する第５の
スイッチを含んでいる。第５のスイッチは、加算接合点
に接続されていて、第３のスイッチング信号をスイッチ
ングレギュレータに印加してセンタータップへ動作電位
を供給できないようにする。一実施例では、第５のスイ
ッチは、μＰの制御に応答して第５のスイッチが生成し
たスイッチング信号を平滑化するフィルタを通して加算
接合点に接続されている。
【０００６】最後の実施例では、動作電位が高電位電源
に供給されているか否かをμＰと共働して決定する第６
の回路と、高電位電源が高電位を生成していることを指
示しているか否かをμＰと共働して決定する第７の回路
とを備えている。μＰは、もし動作電位が高電位電源に
供給されていないにも拘わらず高電位電源が高電位を生
成していることを指示していれば、障害が発生している
ものと解釈する。一実施例では、μＰは、動作電位が高
電位電源に供給されているにも拘わらず高電位電源が高
電位を生成していないことを指示していれば、障害が発
生しているものと解釈する。本発明は、以下の添付図面
に基づく実施例の詳細な説明からより明白に理解できる
であろう。
に供給されているか否かをμＰと共働して決定する第６
の回路と、高電位電源が高電位を生成していることを指
示しているか否かをμＰと共働して決定する第７の回路
とを備えている。μＰは、もし動作電位が高電位電源に
供給されていないにも拘わらず高電位電源が高電位を生
成していることを指示していれば、障害が発生している
ものと解釈する。一実施例では、μＰは、動作電位が高
電位電源に供給されているにも拘わらず高電位電源が高
電位を生成していないことを指示していれば、障害が発
生しているものと解釈する。本発明は、以下の添付図面
に基づく実施例の詳細な説明からより明白に理解できる
であろう。
【０００７】
【実施例】以下の詳細な説明においては、特定の回路の
型及び資源として幾つかの集積回路及び他の成分が示さ
れている。多くの場合、これら特定的に示された回路の
型及び資源のための端子名及びピン番号も示されている
が、以下に説明する機能を遂行するのは、同一の、また
は他の何れかのメーカーから入手可能なこれらの示され
た回路だけであることを意味していると解釈すべきでは
ない。典型的には、同一の、または他の何れかのメーカ
ーからの他の回路も使用可能である。これらの他の回路
の端子名及びピン番号は、本明細書に示されている特定
の回路のそれらと同一であることも、または同一でない
こともあり得る。μＰ ４０によって実行されるルーチ
ンの流れ図を図１−４に示す。特に図１を参照する。高
電圧電源の接地戻り電流フィードバックＩＦＢ、及び複
数のフィルタサンプルがブロック４２に供給され、ブロ
ック４２はこれらの変数から「ＩＦＢ平均」（ＩＦＢ
ＡＶＧ）を計算する。di/dt Δ設定がディスプレイ／セ
ット機能ルーチン４４からμＰ ４０へ供給される。di
/dt Δ及びサンプルホールド時間の長さが判断ブロック
４６へ供給され、ブロック４６は、サンプルホールド時
間の間のＩＦＢ平均、即ちＩＦＢ ＡＶＧΔの変化が d
i/dtΔよりも大きいか否かを決定する。この判断ブロッ
ク４６は、サンプルホールド時間の間のＩＦＢ ＡＶＧ
Δが di/dtΔより大きくなるまで質問され続ける。その
ようになると、ルーチンは次にブロック４８において
「 di/dt動作可能はアクティブであるか？」否かを決定
する。この判断ブロック４８は、di/dt 動作可能がアク
ティブであることが検出されるまで質問され続ける。そ
のようになると、ブロック４９において「 di/dtをアク
ティブにセット」する。
型及び資源として幾つかの集積回路及び他の成分が示さ
れている。多くの場合、これら特定的に示された回路の
型及び資源のための端子名及びピン番号も示されている
が、以下に説明する機能を遂行するのは、同一の、また
は他の何れかのメーカーから入手可能なこれらの示され
た回路だけであることを意味していると解釈すべきでは
ない。典型的には、同一の、または他の何れかのメーカ
ーからの他の回路も使用可能である。これらの他の回路
の端子名及びピン番号は、本明細書に示されている特定
の回路のそれらと同一であることも、または同一でない
こともあり得る。μＰ ４０によって実行されるルーチ
ンの流れ図を図１−４に示す。特に図１を参照する。高
電圧電源の接地戻り電流フィードバックＩＦＢ、及び複
数のフィルタサンプルがブロック４２に供給され、ブロ
ック４２はこれらの変数から「ＩＦＢ平均」（ＩＦＢ
ＡＶＧ）を計算する。di/dt Δ設定がディスプレイ／セ
ット機能ルーチン４４からμＰ ４０へ供給される。di
/dt Δ及びサンプルホールド時間の長さが判断ブロック
４６へ供給され、ブロック４６は、サンプルホールド時
間の間のＩＦＢ平均、即ちＩＦＢ ＡＶＧΔの変化が d
i/dtΔよりも大きいか否かを決定する。この判断ブロッ
ク４６は、サンプルホールド時間の間のＩＦＢ ＡＶＧ
Δが di/dtΔより大きくなるまで質問され続ける。その
ようになると、ルーチンは次にブロック４８において
「 di/dt動作可能はアクティブであるか？」否かを決定
する。この判断ブロック４８は、di/dt 動作可能がアク
ティブであることが検出されるまで質問され続ける。そ
のようになると、ブロック４９において「 di/dtをアク
ティブにセット」する。
【０００８】別のルーチンは判断ブロック５０、即ち
「高電圧はオンであるか？」を含む。この判断ブロック
５０は、高電圧がオンであることが検出されるまで質問
され続ける。高電圧がオンであることが検出されると、
判断ブロック５２に達して「ＩＦＢは指令された電流限
界（ＣＬＣＯＭ）より大きいか？」（即ち、ＩＦＢ＞Ｃ
ＬＣＯＭ？）が調べられる。判断ブロック５２は、ＩＦ
Ｂ＞ＣＬＣＯＭになるまで質問され続ける。そのように
なると判断ブロック５４、即ち「過電流動作可能はアク
ティブであるか？」へ進む。判断ブロック５４は、過電
流動作可能がアクティブであることが検出されるまで質
問され続ける。di/dt 動作可能または過電流動作可能が
達成されると、ブロック５５において「過電流をアクテ
ィブにセット」する。
「高電圧はオンであるか？」を含む。この判断ブロック
５０は、高電圧がオンであることが検出されるまで質問
され続ける。高電圧がオンであることが検出されると、
判断ブロック５２に達して「ＩＦＢは指令された電流限
界（ＣＬＣＯＭ）より大きいか？」（即ち、ＩＦＢ＞Ｃ
ＬＣＯＭ？）が調べられる。判断ブロック５２は、ＩＦ
Ｂ＞ＣＬＣＯＭになるまで質問され続ける。そのように
なると判断ブロック５４、即ち「過電流動作可能はアク
ティブであるか？」へ進む。判断ブロック５４は、過電
流動作可能がアクティブであることが検出されるまで質
問され続ける。di/dt 動作可能または過電流動作可能が
達成されると、ブロック５５において「過電流をアクテ
ィブにセット」する。
【０００９】「高電圧をオン」を動作不能にする別の判
断を以下に説明する。出力高電圧及び高電圧電源への接
地戻り電流フィードバック経路は、高電圧電源に障害が
発生しているとシステムが解釈する若干の状態を指示す
る。もしこれらの状態の何れかが発生すれば、μＰ ４
０によって高電圧電源は動作不能にされる。図示のシス
テムでは、判断ブロック５７において「ＩＦＢが２μＡ
より大きい、またはｋＶフィードバック（ＫＶＦＢ）が
２ｋＶより大きい」ことが決定されれば、システムが初
期化されてから所定の「禁止」時間の後に（ブロック５
３）、μＰ ４０はフィードバックが障害の発生を指示
しているものと解釈して「フィードバック障害をセッ
ト」し（ブロック５８）、システムを動作不能にする。
これは、入力が印加されていないにも拘わらず出力が発
生している状況に対応する。同様にもしＩＦＢが 0.1μ
Ａよりも小さいか、または、ＫＶＦＢが 0.5ｋＶより小
さく、且つ、高電位電源入力変成器のセンタータップの
電圧が４ＶＤＣよりも大きければ（判断ブロック５
９）、μＰ ４０はフィードバックが障害の発生を指示
しているものと解釈し、「禁止」時間が経過した後に
「フィードバック障害をセット」し（ブロック５８）、
システムを動作不能にする。これは入力が印加されてい
るにも拘わらず出力が発生しない状況に対応する。
断を以下に説明する。出力高電圧及び高電圧電源への接
地戻り電流フィードバック経路は、高電圧電源に障害が
発生しているとシステムが解釈する若干の状態を指示す
る。もしこれらの状態の何れかが発生すれば、μＰ ４
０によって高電圧電源は動作不能にされる。図示のシス
テムでは、判断ブロック５７において「ＩＦＢが２μＡ
より大きい、またはｋＶフィードバック（ＫＶＦＢ）が
２ｋＶより大きい」ことが決定されれば、システムが初
期化されてから所定の「禁止」時間の後に（ブロック５
３）、μＰ ４０はフィードバックが障害の発生を指示
しているものと解釈して「フィードバック障害をセッ
ト」し（ブロック５８）、システムを動作不能にする。
これは、入力が印加されていないにも拘わらず出力が発
生している状況に対応する。同様にもしＩＦＢが 0.1μ
Ａよりも小さいか、または、ＫＶＦＢが 0.5ｋＶより小
さく、且つ、高電位電源入力変成器のセンタータップの
電圧が４ＶＤＣよりも大きければ（判断ブロック５
９）、μＰ ４０はフィードバックが障害の発生を指示
しているものと解釈し、「禁止」時間が経過した後に
「フィードバック障害をセット」し（ブロック５８）、
システムを動作不能にする。これは入力が印加されてい
るにも拘わらず出力が発生しない状況に対応する。
【００１０】これらのルーチンの何れかが原因でブロッ
ク６２において「高電圧オンをセット」しなければ、μ
Ｐ ４０は判断ブロック６０において「高電圧オフはア
クティブであるか？」否かを決定する。この判断ブロッ
ク６０は、高電圧オフがアクティブであることが検出さ
れるまで質問され続ける。高電圧オフがアクティブであ
ることが検出されれば、ブロック６２の「高電圧オンを
セット」が動作不能にされている。もしこれらの経路の
１つによって「高電圧オン」が動作不能にされていなけ
れば、μＰ ４０は次に判断ブロック６４において、シ
ステムの「高電圧インターロックはアクティブであるか
？」否かを決定する。この判断ブロック６４は、高電圧
インターロックが動作可能になるまで質問され続ける。
「高電圧インターロックはセットされているか？」否か
の判断ブロック６４は、ゲート６５において判断ブロッ
ク６６からの「プログラム可能な論理制御装置レディは
アクティブであるか？」、または判断ブロック６８から
の「フロントパネルの高電圧オンはアクティブであるか
？」と論理積（ＡＮＤ）される。これらの判断ブロック
６６、６８の何れかがＹＥＳであれば、判断ブロック６
４からの「高電圧インターロックはアクティブであるか
？」のＹＥＳと論理積されてブロック７０の「高電圧レ
ディをセット」する。これは、ブロック５５の「過電流
をアクティブにセット」、またはブロック５８の「フィ
ードバック障害をセット」によってブロック６２の「高
電圧オンをセット」が動作不能にされていない限り、ブ
ロック６２の「高電圧オンをセット」する。
ク６２において「高電圧オンをセット」しなければ、μ
Ｐ ４０は判断ブロック６０において「高電圧オフはア
クティブであるか？」否かを決定する。この判断ブロッ
ク６０は、高電圧オフがアクティブであることが検出さ
れるまで質問され続ける。高電圧オフがアクティブであ
ることが検出されれば、ブロック６２の「高電圧オンを
セット」が動作不能にされている。もしこれらの経路の
１つによって「高電圧オン」が動作不能にされていなけ
れば、μＰ ４０は次に判断ブロック６４において、シ
ステムの「高電圧インターロックはアクティブであるか
？」否かを決定する。この判断ブロック６４は、高電圧
インターロックが動作可能になるまで質問され続ける。
「高電圧インターロックはセットされているか？」否か
の判断ブロック６４は、ゲート６５において判断ブロッ
ク６６からの「プログラム可能な論理制御装置レディは
アクティブであるか？」、または判断ブロック６８から
の「フロントパネルの高電圧オンはアクティブであるか
？」と論理積（ＡＮＤ）される。これらの判断ブロック
６６、６８の何れかがＹＥＳであれば、判断ブロック６
４からの「高電圧インターロックはアクティブであるか
？」のＹＥＳと論理積されてブロック７０の「高電圧レ
ディをセット」する。これは、ブロック５５の「過電流
をアクティブにセット」、またはブロック５８の「フィ
ードバック障害をセット」によってブロック６２の「高
電圧オンをセット」が動作不能にされていない限り、ブ
ロック６２の「高電圧オンをセット」する。
【００１１】センタータップの電圧の調整を説明するた
めに、図２を参照する。μＰ ４０は先ず、判断ブロッ
ク７４において「電圧傾斜( ramp )は動作可能であるか
？」否かを決定する。この判断ブロック７４は、「電圧
傾斜」が動作可能になるまで質問され続ける。「電圧傾
斜」が動作可能になると、次にμＰ ４０は、判断ブロ
ック７６において「ＫＶＦＢΔは電圧傾斜Δより大きい
か？」否か（即ち、ＫＶＦＢΔ＞Ｖ．ＲＡＭＰΔ？）を
決定する。この判断ブロック７６は、ＫＶＦＢΔ＞ＲＡ
ＭＰΔになるまで質問され続ける。この状態が検出され
ると、ブロック７８において「電圧傾斜をアクティブに
セット」する。これは、パルス列を「センタータップ電
圧（ＶＣＴ）」ゲート８０に供給する一つの経路であ
る。フィードバック電流（ＩＦＢ）がフィードバック電
流限界（ＩＬＩＭ）よりも大きくても、パルスがＶＣＴ
ゲート８０へ送られる。この判断を行うブロックは判断
ブロック８１（ＩＦＢ＞ＩＬＩＭ？）である。ＶＣＴゲ
ート８０へパルスを送る第３の経路は dt/diがアクティ
ブの時である。この判断は判断ブロック４９において行
われる。これは、図１に関して説明済みである。図示実
施例では、操作者はオプション（スイッチ８２で示す）
で、この経路を使用することも、または使用しないこと
もできる。
めに、図２を参照する。μＰ ４０は先ず、判断ブロッ
ク７４において「電圧傾斜( ramp )は動作可能であるか
？」否かを決定する。この判断ブロック７４は、「電圧
傾斜」が動作可能になるまで質問され続ける。「電圧傾
斜」が動作可能になると、次にμＰ ４０は、判断ブロ
ック７６において「ＫＶＦＢΔは電圧傾斜Δより大きい
か？」否か（即ち、ＫＶＦＢΔ＞Ｖ．ＲＡＭＰΔ？）を
決定する。この判断ブロック７６は、ＫＶＦＢΔ＞ＲＡ
ＭＰΔになるまで質問され続ける。この状態が検出され
ると、ブロック７８において「電圧傾斜をアクティブに
セット」する。これは、パルス列を「センタータップ電
圧（ＶＣＴ）」ゲート８０に供給する一つの経路であ
る。フィードバック電流（ＩＦＢ）がフィードバック電
流限界（ＩＬＩＭ）よりも大きくても、パルスがＶＣＴ
ゲート８０へ送られる。この判断を行うブロックは判断
ブロック８１（ＩＦＢ＞ＩＬＩＭ？）である。ＶＣＴゲ
ート８０へパルスを送る第３の経路は dt/diがアクティ
ブの時である。この判断は判断ブロック４９において行
われる。これは、図１に関して説明済みである。図示実
施例では、操作者はオプション（スイッチ８２で示す）
で、この経路を使用することも、または使用しないこと
もできる。
【００１２】後述する手法で決定されるパルス幅及び周
波数を有するパルスが、ＶＣＴ遮断スイッチ８４へ供給
される。ＶＣＴ遮断スイッチ８４からの出力は、ＶＣＴ
レギュレータＩＣ ８６ヘの入力である。ＶＣＴレギュ
レータＩＣ ８６への他の入力は、ＫＶＦＢバッファ８
８によって緩衝されたＫＶＦＢ信号と、指令されたＫＶ
設定（ＫＶＳＥＴ）とを含む。指令されたＫＶ設定（Ｋ
ＶＣＯＭ）は２つの源、即ち、装置のフロントパネルの
ＫＶ調整ポテンショメータ９０、またはＩ／Ｏ機能８９
の１つとしてＰＬＣの何れかから到来する。図３に示す
Ｉ／Ｏ機能の中からＫＶ調整を選択するためには、操作
者はフロントパネル上のローカル／遠隔スイッチ９６の
遠隔位置を選択する必要がある。次にシステムを構成し
ている２つの印刷回路基板のブロック線図を参照する。
図４に示すμＰ ４０基板は、μＰ ４０自体と、ディ
スプレイ１００と、標準制御域ネットワークバス（ＣＡ
ＮＢＵＳ）Ｉ／Ｏのような高速ネットワークＩ／Ｏ １
０２とを含んでいる。図示のμＰ ４０は、８０Ｃ１９
６ＫＢ−１２μＰ型である。μＰ ４０は、フロントパ
ネルからの指令されたＫＶ（ＫＶＣＯＭ）、指令された
高電位電源出力電流限界（ＣＬＣＯＭ）、高電位電源の
出力からのキロボルトフィードバック信号（ＫＶＦ
Ｂ）、高電位電源の接地接続における接地戻り電流フィ
ードバック（ＩＦＢ）、及び高電位電源の高電圧変成器
の一次巻線のセンタータップ電圧の大きさ（ＶＣＴ）を
含む幾つかの入力をＡ／Ｄ変換する。μＰ ４０はこれ
らの入力その他から、高電位電源のフェーズロックドル
ープ発振器１１２を動作可能ならしめる「フェーズロッ
ク可能化信号」（ＰＬＥＮ）、ＶＣＴレギュレータ８６
への「コロナＳＳｅＮＳｅ信号」（ＣＲＳＮＳ）、例え
ば自動式の銃型アトマイザのような空気圧で援助された
アトマイザ１１３（図８）、またはベル型またはディス
ク型アトマイザのような回転アトマイザへの空気の流れ
の噴霧、または成形をトリガする「空気トリガ」制御信
号（ＡＩＲＴＲＩＧ）、例えば塗装動作中に、または色
を変化させる時にそれぞれ、塗装材料または溶剤の流れ
をトリガする「流体トリガ」制御信号（ＦＬＵＩＤ Ｔ
ＲＩＧ）、ローカル制御モード中のＫＶＣＯＭ、または
遠隔制御モード中のＰＬＣによって指令される出力高電
圧設定の何れかであるＫＶセット信号（ＫＶＳＥＴ）、
ローカル制御モード中にＣＬＣＯＭ、または遠隔制御モ
ード中にＰＬＣによって指令される電流設定の何れかで
ある電流セット信号（ＩＳＥＴ）、及び、高電位電源１
０６をアトマイザ１１３へスイッチする「高電圧オン」
信号（ＨＶＯＮ）を含む出力を生成する。
波数を有するパルスが、ＶＣＴ遮断スイッチ８４へ供給
される。ＶＣＴ遮断スイッチ８４からの出力は、ＶＣＴ
レギュレータＩＣ ８６ヘの入力である。ＶＣＴレギュ
レータＩＣ ８６への他の入力は、ＫＶＦＢバッファ８
８によって緩衝されたＫＶＦＢ信号と、指令されたＫＶ
設定（ＫＶＳＥＴ）とを含む。指令されたＫＶ設定（Ｋ
ＶＣＯＭ）は２つの源、即ち、装置のフロントパネルの
ＫＶ調整ポテンショメータ９０、またはＩ／Ｏ機能８９
の１つとしてＰＬＣの何れかから到来する。図３に示す
Ｉ／Ｏ機能の中からＫＶ調整を選択するためには、操作
者はフロントパネル上のローカル／遠隔スイッチ９６の
遠隔位置を選択する必要がある。次にシステムを構成し
ている２つの印刷回路基板のブロック線図を参照する。
図４に示すμＰ ４０基板は、μＰ ４０自体と、ディ
スプレイ１００と、標準制御域ネットワークバス（ＣＡ
ＮＢＵＳ）Ｉ／Ｏのような高速ネットワークＩ／Ｏ １
０２とを含んでいる。図示のμＰ ４０は、８０Ｃ１９
６ＫＢ−１２μＰ型である。μＰ ４０は、フロントパ
ネルからの指令されたＫＶ（ＫＶＣＯＭ）、指令された
高電位電源出力電流限界（ＣＬＣＯＭ）、高電位電源の
出力からのキロボルトフィードバック信号（ＫＶＦ
Ｂ）、高電位電源の接地接続における接地戻り電流フィ
ードバック（ＩＦＢ）、及び高電位電源の高電圧変成器
の一次巻線のセンタータップ電圧の大きさ（ＶＣＴ）を
含む幾つかの入力をＡ／Ｄ変換する。μＰ ４０はこれ
らの入力その他から、高電位電源のフェーズロックドル
ープ発振器１１２を動作可能ならしめる「フェーズロッ
ク可能化信号」（ＰＬＥＮ）、ＶＣＴレギュレータ８６
への「コロナＳＳｅＮＳｅ信号」（ＣＲＳＮＳ）、例え
ば自動式の銃型アトマイザのような空気圧で援助された
アトマイザ１１３（図８）、またはベル型またはディス
ク型アトマイザのような回転アトマイザへの空気の流れ
の噴霧、または成形をトリガする「空気トリガ」制御信
号（ＡＩＲＴＲＩＧ）、例えば塗装動作中に、または色
を変化させる時にそれぞれ、塗装材料または溶剤の流れ
をトリガする「流体トリガ」制御信号（ＦＬＵＩＤ Ｔ
ＲＩＧ）、ローカル制御モード中のＫＶＣＯＭ、または
遠隔制御モード中のＰＬＣによって指令される出力高電
圧設定の何れかであるＫＶセット信号（ＫＶＳＥＴ）、
ローカル制御モード中にＣＬＣＯＭ、または遠隔制御モ
ード中にＰＬＣによって指令される電流設定の何れかで
ある電流セット信号（ＩＳＥＴ）、及び、高電位電源１
０６をアトマイザ１１３へスイッチする「高電圧オン」
信号（ＨＶＯＮ）を含む出力を生成する。
【００１３】図５に示す出力印刷回路基板は、ＩＦＢ信
号を受信して、緩衝されたＩＦＢ信号をμＰ ４０とア
ナログ勾配制御回路１１６とに出力するバッファ増幅器
１１４、ＫＶＦＢ信号を受信して緩衝されたＫＶＦＢ信
号をμＰ ４０と、アナログ勾配制御回路１１６と、単
極双投一次／二次フィードバック選択スイッチ１１８の
一方の端子１１８ａとに出力するバッファ増幅器８８を
含んでいる。この出力基板は、ＶＣＴレギュレータ８６
へのＫＶＳＥＴ入力をも含んでいる。ＶＣＴレギュレー
タ８６の出力端子は、バッファ１２２を通して高電位変
成器の一次巻線のセンタータップ１０８に接続されてい
る。この端子は、スケーリング増幅器１２４を通してフ
ィードバック選択スイッチ１１８の他方の端子１１８ｃ
にも接続されている。従って、操作者はＶＣＴレギュレ
ータ８６の電圧フィードバック入力端子への電圧フィー
ドバック信号の源として、増幅器１２４によって適切に
スケールされてスイッチの端子１１８ｃに現れる信号
か、または端子１１８ａに現れる高電位電源の出力電圧
ＫＶＦＢの何れかを選択することができる。この出力印
刷回路基板は、μＰ ４０からの信号である「コロナＳ
ＳｅＮＳｅ Ａ信号」（ＣＲＳＮＳ）に応答してＶＣＴ
レギュレータ８６の「補償」入力端子（ＣＯＭＰ）をス
イッチさせ、ＶＣＴレギュレータ８６を動作不能にする
ＶＣＴ遮断スイッチ８４を更に含んでいる。出力基板
は、フェーズロックを動作可能にする入力（ＰＬＥＮ）
を有するフェーズロックドループ高電位電源発振器１１
２を更に含み、トランジスタ１３２、１３４によって増
幅されたその出力Ａ及びＢは高電位電源の入力変成器１
３３の一次巻線１３３ａ（図８）の両端に接続される。
号を受信して、緩衝されたＩＦＢ信号をμＰ ４０とア
ナログ勾配制御回路１１６とに出力するバッファ増幅器
１１４、ＫＶＦＢ信号を受信して緩衝されたＫＶＦＢ信
号をμＰ ４０と、アナログ勾配制御回路１１６と、単
極双投一次／二次フィードバック選択スイッチ１１８の
一方の端子１１８ａとに出力するバッファ増幅器８８を
含んでいる。この出力基板は、ＶＣＴレギュレータ８６
へのＫＶＳＥＴ入力をも含んでいる。ＶＣＴレギュレー
タ８６の出力端子は、バッファ１２２を通して高電位変
成器の一次巻線のセンタータップ１０８に接続されてい
る。この端子は、スケーリング増幅器１２４を通してフ
ィードバック選択スイッチ１１８の他方の端子１１８ｃ
にも接続されている。従って、操作者はＶＣＴレギュレ
ータ８６の電圧フィードバック入力端子への電圧フィー
ドバック信号の源として、増幅器１２４によって適切に
スケールされてスイッチの端子１１８ｃに現れる信号
か、または端子１１８ａに現れる高電位電源の出力電圧
ＫＶＦＢの何れかを選択することができる。この出力印
刷回路基板は、μＰ ４０からの信号である「コロナＳ
ＳｅＮＳｅ Ａ信号」（ＣＲＳＮＳ）に応答してＶＣＴ
レギュレータ８６の「補償」入力端子（ＣＯＭＰ）をス
イッチさせ、ＶＣＴレギュレータ８６を動作不能にする
ＶＣＴ遮断スイッチ８４を更に含んでいる。出力基板
は、フェーズロックを動作可能にする入力（ＰＬＥＮ）
を有するフェーズロックドループ高電位電源発振器１１
２を更に含み、トランジスタ１３２、１３４によって増
幅されたその出力Ａ及びＢは高電位電源の入力変成器１
３３の一次巻線１３３ａ（図８）の両端に接続される。
【００１４】図６ａ−ｉは、システムの処理基板を、部
分的にブロック線図で、また部分的に回路図で示してい
る。図６ａ−ｃに示すシステムの内部バス１４０は、信
号及び動作電位を送受するために使用される。μＰ ４
０（図６ｄ）は、バス１４０からＶＣＴ、ＩＦＢ、ＫＶ
ＣＯＭ、パルス幅変調制御（ＰＷＭＣＯＮＴ）、緩衝さ
れたＩＦＢ（ＢＵＦＦＩＦＢ）、ＣＬＣＯＭ（以上図６
ａ）、及び緩衝されたＫＶＦＢ（ＢＵＦＦＫＶＦＢ）信
号（図６ｂ）を受信するＡ／Ｄポート０を含んでいる。
これらの信号は、図６ａに示すように 270Ω−0.01μＦ
のＲＣ回路及びバック・トゥ・バックダイオード保護回
路を含む入力回路を通して、ポート０のＰ０．７−Ｐ
０．１端子にそれぞれ印加される。図４に示したディス
プレイ１００は、μＰ ４０のポート１とディスプレイ
１００との間に接続されているディスプレイドライバ１
４２（図６ｅ）によって駆動される。即ち、μＰ ４０
のＰ１．０−Ｐ１．５端子はそれぞれ、ディスプレイド
ライバ１４２の１Ｄ０−１Ｄ３、モード、及び書き込み
端子に接続されている。図示したディスプレイドライバ
１４２は、Ｉ ＣＭ７２１８ＡＩ Ｊ１型ディスプレイ
ドライバである。
分的にブロック線図で、また部分的に回路図で示してい
る。図６ａ−ｃに示すシステムの内部バス１４０は、信
号及び動作電位を送受するために使用される。μＰ ４
０（図６ｄ）は、バス１４０からＶＣＴ、ＩＦＢ、ＫＶ
ＣＯＭ、パルス幅変調制御（ＰＷＭＣＯＮＴ）、緩衝さ
れたＩＦＢ（ＢＵＦＦＩＦＢ）、ＣＬＣＯＭ（以上図６
ａ）、及び緩衝されたＫＶＦＢ（ＢＵＦＦＫＶＦＢ）信
号（図６ｂ）を受信するＡ／Ｄポート０を含んでいる。
これらの信号は、図６ａに示すように 270Ω−0.01μＦ
のＲＣ回路及びバック・トゥ・バックダイオード保護回
路を含む入力回路を通して、ポート０のＰ０．７−Ｐ
０．１端子にそれぞれ印加される。図４に示したディス
プレイ１００は、μＰ ４０のポート１とディスプレイ
１００との間に接続されているディスプレイドライバ１
４２（図６ｅ）によって駆動される。即ち、μＰ ４０
のＰ１．０−Ｐ１．５端子はそれぞれ、ディスプレイド
ライバ１４２の１Ｄ０−１Ｄ３、モード、及び書き込み
端子に接続されている。図示したディスプレイドライバ
１４２は、Ｉ ＣＭ７２１８ＡＩ Ｊ１型ディスプレイ
ドライバである。
【００１５】μＰ ４０によって実行されるプログラム
は、図６ｆ−ｇに示すＥＰＲＯＭ１４４内に格納されて
いる。スタティックＲＡＭ（ＳＲＡＭ）１４６は、μＰ
４０によって行われる計算、並びにバス１４８へ、及び
バス１４８から引き渡されるデータのための記憶装置に
なっている。例示のために図示したＥＰＲＯＭ１４４
は、２８Ｆ００１ＢＸ型のＥＰＲＯＭであり、ＳＲＡＭ
１４６は、４３２５６型のＳＲＡＭである。ＣＡＮＢ
ＵＳ Ｉ／Ｏ １０２は、３：８デマルチプレクサ１５
０を含み（図６ｈ）、デマルチプレクサ１５０からの出
力Ｑ４−Ｑ０は、バス１４８の「コロナＳＳｅＮＳｅ
Ａ」（ＣＳＳＮＳＡ）、「フェーズロック動作可能」
（ＰＬＥＮ）、「流体トリガ」（ＦＬＵＩＤＴＲＩ
Ｇ）、「空気トリガ」（ＡＩＲＴＲＩＧ）、及び「高電
圧オン」（ＨＶＯＮＡ）をそれぞれ駆動する。図示のデ
マルチプレクサ１５０は、７４ＬＳ２５９型のデマルチ
プレクサである。ＣＡＮＢＵＳ Ｉ／Ｏ １０２は、直
並列／並直列（Ｓ−Ｐ／Ｐ−Ｓ）変換器１５４及びバス
ドライバ１５６（図６ｈ）を更に含む。バス１４８のＣ
ＡＮ＋及びＣＡＮ−端子は、バスドライバ１５６のＣＡ
Ｎ＋及びＣＡＮ−端子にそれぞれ接続されている。Ｓ−
Ｐ／Ｐ−Ｓ変換器１５４のＲＸ１及びＲＸ０端子は、バ
スドライバ１５６のＲＥＦ及びＲＸ端子にそれぞれ接続
されている。Ｓ−Ｐ／Ｐ−Ｓ変換器１５４のＴＸ０端子
は、バスドライバ１５６のＴＸ端子に接続されている。
図示のＳ−Ｐ／Ｐ−Ｓ変換器１５４は、８２Ｃ２００型
Ｓ−Ｐ／Ｐ−Ｓ変換器である。Ｉ／Ｏ機能には、ＲＳ２
３２インタフェースに対する準備がなされている。即
ち、Ｉ／Ｏは、図６ｉに示すようにＲＳ２３２−ＴＴＬ
／ＴＴＬ−ＲＳ２３２インタフェース１６０を更に含ん
でいる。μＰ ４０のＴＸＤライン（端子Ｐ２．０）及
びＲＸＤライン（端子Ｐ２．１）は、それぞれインタフ
ェース１６０のＴ２ｉ及びＲ２ｏ端子に接続されてい
る。インタフェース１６０のＴ２ｏ及びＲ２ｉ端子は、
それぞれバス１４８のＴＸ２３２及びＲＸ２３２ライン
に接続されている。図示のインタフェース１６０は、Ｍ
ＡＸ２３２型インタフェースである。
は、図６ｆ−ｇに示すＥＰＲＯＭ１４４内に格納されて
いる。スタティックＲＡＭ（ＳＲＡＭ）１４６は、μＰ
４０によって行われる計算、並びにバス１４８へ、及び
バス１４８から引き渡されるデータのための記憶装置に
なっている。例示のために図示したＥＰＲＯＭ１４４
は、２８Ｆ００１ＢＸ型のＥＰＲＯＭであり、ＳＲＡＭ
１４６は、４３２５６型のＳＲＡＭである。ＣＡＮＢ
ＵＳ Ｉ／Ｏ １０２は、３：８デマルチプレクサ１５
０を含み（図６ｈ）、デマルチプレクサ１５０からの出
力Ｑ４−Ｑ０は、バス１４８の「コロナＳＳｅＮＳｅ
Ａ」（ＣＳＳＮＳＡ）、「フェーズロック動作可能」
（ＰＬＥＮ）、「流体トリガ」（ＦＬＵＩＤＴＲＩ
Ｇ）、「空気トリガ」（ＡＩＲＴＲＩＧ）、及び「高電
圧オン」（ＨＶＯＮＡ）をそれぞれ駆動する。図示のデ
マルチプレクサ１５０は、７４ＬＳ２５９型のデマルチ
プレクサである。ＣＡＮＢＵＳ Ｉ／Ｏ １０２は、直
並列／並直列（Ｓ−Ｐ／Ｐ−Ｓ）変換器１５４及びバス
ドライバ１５６（図６ｈ）を更に含む。バス１４８のＣ
ＡＮ＋及びＣＡＮ−端子は、バスドライバ１５６のＣＡ
Ｎ＋及びＣＡＮ−端子にそれぞれ接続されている。Ｓ−
Ｐ／Ｐ−Ｓ変換器１５４のＲＸ１及びＲＸ０端子は、バ
スドライバ１５６のＲＥＦ及びＲＸ端子にそれぞれ接続
されている。Ｓ−Ｐ／Ｐ−Ｓ変換器１５４のＴＸ０端子
は、バスドライバ１５６のＴＸ端子に接続されている。
図示のＳ−Ｐ／Ｐ−Ｓ変換器１５４は、８２Ｃ２００型
Ｓ−Ｐ／Ｐ−Ｓ変換器である。Ｉ／Ｏ機能には、ＲＳ２
３２インタフェースに対する準備がなされている。即
ち、Ｉ／Ｏは、図６ｉに示すようにＲＳ２３２−ＴＴＬ
／ＴＴＬ−ＲＳ２３２インタフェース１６０を更に含ん
でいる。μＰ ４０のＴＸＤライン（端子Ｐ２．０）及
びＲＸＤライン（端子Ｐ２．１）は、それぞれインタフ
ェース１６０のＴ２ｉ及びＲ２ｏ端子に接続されてい
る。インタフェース１６０のＴ２ｏ及びＲ２ｉ端子は、
それぞれバス１４８のＴＸ２３２及びＲＸ２３２ライン
に接続されている。図示のインタフェース１６０は、Ｍ
ＡＸ２３２型インタフェースである。
【００１６】図６ｇに示すＤ／Ａ変換器１６４は、図７
ａ−ｆに示す出力基板へのアナログ信号を生成する。Ｄ
／Ａ変換器１６４の入力ポートＤＢ０−ＤＢ７は、それ
ぞれシステムＡＤ０−ＡＤ７ラインを介して、μＰ ４
０のＰ３．０−Ｐ３．７端子にそれぞれ接続されてい
る。Ｄ／Ａ変換器１６４のＶｏｕｔＡ及びＶｏｕｔＢ端
子は、それぞれバス１４８のＫＶＳＥＴ及びＩＳＥＴラ
インを形成している。図示のＤ／Ａ変換器１６４は、Ｄ
ＡＣ８２２９型のＤ／Ａ変換器である。ＣＡＮＢＵＳ上
のμＰ ４０のノードアドレスは、図６ｅに示す８進ラ
ッチ１６８を介してシステムＡＤ０−ＡＤ７ラインに接
続されている８進スイッチ１６６及び 10ｋΩのプルダ
ウン抵抗によって確立される。図示した８進ラッチ１６
８は、７４ＡＬＳ２４５型８進ラッチである。システム
は、いろいろな異なる型の電源（あるものは、例えば米
国特許第 5,159,544号に開示されているような高Ｑの高
圧電源入力変成器１３３を使用し、あるものは比較的低
Ｑの高圧電源入力変成器１３３を使用している）を制御
するように設計されている。システムは、システムが制
御している電源の型を識別できる必要がある。図６ｇに
示す反転ＲＰ１０００ラインは、図示したシステムによ
って制御されている電源を、高Ｑ入力変成器１３３を有
する電源であるか、またはそうでないかを識別する。バ
ス１４８のこのライン（図６ｉ）は、４進スイッチ１７
１（図６ｇ）の１つのスイッチを介してμＰ ４０への
入力の１ビットを指示する。４進スイッチ１７１の別の
スイッチは、システムの手動「高電圧オン」スイッチで
ある。別の４進スイッチ１７３は、システムの初期化シ
ーケンスを制御する。これらのスイッチは、８進ラッチ
１７０を介してシステムＡＤ０−ＡＤ７ラインに接続さ
れている。図示したラッチ１７０は、７４ＡＬＳ２４５
型８進ラッチである。ＡＤ０−ＡＤ７ラインは、それぞ
れＥＰＲＯＭ １４４のＤ０−Ｄ７端子に、それぞれＳ
ＲＡＭ １４６のＯ０−Ｏ７端子に、及びそれぞれＳ−
Ｐ／Ｐ−Ｓ変換器１５４（図６ｈ）のＡＤ０−ＡＤ７端
子にも接続されている。
ａ−ｆに示す出力基板へのアナログ信号を生成する。Ｄ
／Ａ変換器１６４の入力ポートＤＢ０−ＤＢ７は、それ
ぞれシステムＡＤ０−ＡＤ７ラインを介して、μＰ ４
０のＰ３．０−Ｐ３．７端子にそれぞれ接続されてい
る。Ｄ／Ａ変換器１６４のＶｏｕｔＡ及びＶｏｕｔＢ端
子は、それぞれバス１４８のＫＶＳＥＴ及びＩＳＥＴラ
インを形成している。図示のＤ／Ａ変換器１６４は、Ｄ
ＡＣ８２２９型のＤ／Ａ変換器である。ＣＡＮＢＵＳ上
のμＰ ４０のノードアドレスは、図６ｅに示す８進ラ
ッチ１６８を介してシステムＡＤ０−ＡＤ７ラインに接
続されている８進スイッチ１６６及び 10ｋΩのプルダ
ウン抵抗によって確立される。図示した８進ラッチ１６
８は、７４ＡＬＳ２４５型８進ラッチである。システム
は、いろいろな異なる型の電源（あるものは、例えば米
国特許第 5,159,544号に開示されているような高Ｑの高
圧電源入力変成器１３３を使用し、あるものは比較的低
Ｑの高圧電源入力変成器１３３を使用している）を制御
するように設計されている。システムは、システムが制
御している電源の型を識別できる必要がある。図６ｇに
示す反転ＲＰ１０００ラインは、図示したシステムによ
って制御されている電源を、高Ｑ入力変成器１３３を有
する電源であるか、またはそうでないかを識別する。バ
ス１４８のこのライン（図６ｉ）は、４進スイッチ１７
１（図６ｇ）の１つのスイッチを介してμＰ ４０への
入力の１ビットを指示する。４進スイッチ１７１の別の
スイッチは、システムの手動「高電圧オン」スイッチで
ある。別の４進スイッチ１７３は、システムの初期化シ
ーケンスを制御する。これらのスイッチは、８進ラッチ
１７０を介してシステムＡＤ０−ＡＤ７ラインに接続さ
れている。図示したラッチ１７０は、７４ＡＬＳ２４５
型８進ラッチである。ＡＤ０−ＡＤ７ラインは、それぞ
れＥＰＲＯＭ １４４のＤ０−Ｄ７端子に、それぞれＳ
ＲＡＭ １４６のＯ０−Ｏ７端子に、及びそれぞれＳ−
Ｐ／Ｐ−Ｓ変換器１５４（図６ｈ）のＡＤ０−ＡＤ７端
子にも接続されている。
【００１７】ＡＤ０−ＡＤ７ラインは、それぞれバッフ
ァ／ラッチ１７４（図６ｆ）のＤ０−Ｄ７ラインにも接
続されている。バッファ／ラッチ１７４の出力端子Ｑ０
−Ｑ７は、それぞれシステムＡ０−Ａ７ラインに接続さ
れている。図示のバッファ／ラッチ１７４は、７４ＡＬ
Ｓ５７３型のバッファ／ラッチである。システムＡ０−
Ａ７ラインは、それぞれＥＰＲＯＭ １４４のＡ０−Ａ
７端子に、及びそれぞれＳＲＡＭ １４６のＡ０−Ａ７
端子に接続されている。μＰ ４０のＰ４．０−Ｐ４．
７端子は、それぞれシステムＡ８−Ａ１５を介してＥＰ
ＲＯＭ １４４のＡ８−Ａ１５端子にそれぞれ接続さ
れ、またＡ８−Ａ１４ラインはそれぞれＳＲＡＭ １４
６のＡ８−Ａ１４端子に接続されている。図６ｆに示す
ように、μＰ ４０のＨＳ０．３、ＨＳ０．２、ＨＳ
０．１、ＨＳ０．０端子は、それぞれ適切な増幅器を通
して接続されているＬＥＤ等によって、「高電圧オン」
（ＨＶＯＮ）、「高電圧レディ」（ＨＶＲＤＹ）、「過
電流」（ＯＶＣＵＲ）、及び「フィードバック障害」
（ＦＢＦＬＴ）状態を操作者に指示する。μＰ ４０の
ための初期化パラメータを含むＥＥＰＲＯＭ １８０
（図６ｄ）のＤＯ、ＤＩ、ＳＫ、及びＣＳ端子は、それ
ぞれμＰ ４０のＰ２．４−Ｐ２．７端子に接続されて
いる。図示のＥＥＰＲＯＭ １８０は、９３Ｃ４６型の
ＥＥＰＲＯＭである。適切な増幅器を通してデマルチプ
レクサ１５０（図６ｈ）のＱ６及びＱ７端子に接続され
ているＬＥＤ等によって、「ＣＡＮＢＵＳアクティブ」
及び「ＣＡＮＢＵＳエラー」状態が指示される。
ァ／ラッチ１７４（図６ｆ）のＤ０−Ｄ７ラインにも接
続されている。バッファ／ラッチ１７４の出力端子Ｑ０
−Ｑ７は、それぞれシステムＡ０−Ａ７ラインに接続さ
れている。図示のバッファ／ラッチ１７４は、７４ＡＬ
Ｓ５７３型のバッファ／ラッチである。システムＡ０−
Ａ７ラインは、それぞれＥＰＲＯＭ １４４のＡ０−Ａ
７端子に、及びそれぞれＳＲＡＭ １４６のＡ０−Ａ７
端子に接続されている。μＰ ４０のＰ４．０−Ｐ４．
７端子は、それぞれシステムＡ８−Ａ１５を介してＥＰ
ＲＯＭ １４４のＡ８−Ａ１５端子にそれぞれ接続さ
れ、またＡ８−Ａ１４ラインはそれぞれＳＲＡＭ １４
６のＡ８−Ａ１４端子に接続されている。図６ｆに示す
ように、μＰ ４０のＨＳ０．３、ＨＳ０．２、ＨＳ
０．１、ＨＳ０．０端子は、それぞれ適切な増幅器を通
して接続されているＬＥＤ等によって、「高電圧オン」
（ＨＶＯＮ）、「高電圧レディ」（ＨＶＲＤＹ）、「過
電流」（ＯＶＣＵＲ）、及び「フィードバック障害」
（ＦＢＦＬＴ）状態を操作者に指示する。μＰ ４０の
ための初期化パラメータを含むＥＥＰＲＯＭ １８０
（図６ｄ）のＤＯ、ＤＩ、ＳＫ、及びＣＳ端子は、それ
ぞれμＰ ４０のＰ２．４−Ｐ２．７端子に接続されて
いる。図示のＥＥＰＲＯＭ １８０は、９３Ｃ４６型の
ＥＥＰＲＯＭである。適切な増幅器を通してデマルチプ
レクサ１５０（図６ｈ）のＱ６及びＱ７端子に接続され
ているＬＥＤ等によって、「ＣＡＮＢＵＳアクティブ」
及び「ＣＡＮＢＵＳエラー」状態が指示される。
【００１８】図７ａ−ｆに示す出力基板は、フェーズロ
ックドループ（ＰＬＬ）ＩＣ １９８（図７ｃ）、及び
Ａ及びＢドライブトランジスタ１３２及び１３４（図７
ｆ）を含んでいる。ＰＬＬ ＩＣ １９８（図７ｃ）へ
のＳＩＧＩＮ入力は、一方の電極が接地されている 0.0
047 μＦのコンデンサ、及び 0.01 μＦのコンデンサと
１ｋΩの抵抗の直列組合わせを含むＲＣ回路によって成
形された「フェーズロックフィードバック」信号（ＰＬ
ＦＢ）である。ＰＬＬ ＩＣ １９８のＳＩＧＩＮ入力
端子は、反転「フェーズロック入力 Ａ」信号（反転Ｐ
ＬＩＮＡ）ラインにも接続されている。図示したＰＬＬ
ＩＣ １９８は、ＣＤ４０４６型のＰＬＬ ＩＣであ
り、ドライブトランジスタ１３２、１３４（図７ｆ）
は、ＩＦＲ５４０型のＦＥＴである。トランジスタ１３
２の駆動信号は、ＰＬＬ ＩＣ １９８のＶＯＵＴ端子
から、Ｄフリップフロップ（ＦＦ）２００のクロック
（ＣＬＫ）入力端子へ出力される。Ｄ ＦＦ ２００の
互いに逆相のＱ、及び反転Ｑ出力は、２つのプッシュプ
ルに構成されたプリドライバトランジスタ対２０２、２
０４にそれぞれ接続されている。これらのトランジスタ
対の出力は、それぞれの波形成形用並列ＲＣ回路２０６
（図７ｅ）を通して、それぞれのＡ及びＢドライブトラ
ンジスタ１３２、１３４のゲートに接続されている。Ａ
及びＢドライブトランジスタ１３２、１３４のドレイン
は、高電位電源の入力変成器１３３（図８）の一次巻線
１３３ａの両端、即ち「ドライブＡ」及び「ドライブ
Ｂ」端子にそれぞれ接続されている。トランジスタ１３
２、１３４のソースは、システムの＋24ＶＤＣ接地戻り
（ＲＥＴ）に接続されている。図示したＤ ＦＦは、Ｃ
Ｄ４０１３型のＤ ＦＦである。図示したトランジスタ
対２０２、２０４は、ＴＰＱ６００２型トランジスタ対
である。ＰＬＬ回路の残余は、米国特許第 5,159,544号
に開示されている。
ックドループ（ＰＬＬ）ＩＣ １９８（図７ｃ）、及び
Ａ及びＢドライブトランジスタ１３２及び１３４（図７
ｆ）を含んでいる。ＰＬＬ ＩＣ １９８（図７ｃ）へ
のＳＩＧＩＮ入力は、一方の電極が接地されている 0.0
047 μＦのコンデンサ、及び 0.01 μＦのコンデンサと
１ｋΩの抵抗の直列組合わせを含むＲＣ回路によって成
形された「フェーズロックフィードバック」信号（ＰＬ
ＦＢ）である。ＰＬＬ ＩＣ １９８のＳＩＧＩＮ入力
端子は、反転「フェーズロック入力 Ａ」信号（反転Ｐ
ＬＩＮＡ）ラインにも接続されている。図示したＰＬＬ
ＩＣ １９８は、ＣＤ４０４６型のＰＬＬ ＩＣであ
り、ドライブトランジスタ１３２、１３４（図７ｆ）
は、ＩＦＲ５４０型のＦＥＴである。トランジスタ１３
２の駆動信号は、ＰＬＬ ＩＣ １９８のＶＯＵＴ端子
から、Ｄフリップフロップ（ＦＦ）２００のクロック
（ＣＬＫ）入力端子へ出力される。Ｄ ＦＦ ２００の
互いに逆相のＱ、及び反転Ｑ出力は、２つのプッシュプ
ルに構成されたプリドライバトランジスタ対２０２、２
０４にそれぞれ接続されている。これらのトランジスタ
対の出力は、それぞれの波形成形用並列ＲＣ回路２０６
（図７ｅ）を通して、それぞれのＡ及びＢドライブトラ
ンジスタ１３２、１３４のゲートに接続されている。Ａ
及びＢドライブトランジスタ１３２、１３４のドレイン
は、高電位電源の入力変成器１３３（図８）の一次巻線
１３３ａの両端、即ち「ドライブＡ」及び「ドライブ
Ｂ」端子にそれぞれ接続されている。トランジスタ１３
２、１３４のソースは、システムの＋24ＶＤＣ接地戻り
（ＲＥＴ）に接続されている。図示したＤ ＦＦは、Ｃ
Ｄ４０１３型のＤ ＦＦである。図示したトランジスタ
対２０２、２０４は、ＴＰＱ６００２型トランジスタ対
である。ＰＬＬ回路の残余は、米国特許第 5,159,544号
に開示されている。
【００１９】図７ｂを参照する。ＰＬＣからシステムへ
到来する電流設定信号（ＰＣＩＳＥＴ）は、100 ｋΩの
入力抵抗を通して差動増幅器２１０の非反転（＋）入力
端子に印加される。増幅器２１０の＋入力端子は、49.9
ｋΩの抵抗を通して接地されている。システムバスのア
ナログ接地ライン（ＡＮＧＮＤ）は、100 ｋΩの入力抵
抗を通して差動増幅器２１０の反転（−）入力端子に印
加される。差動増幅器２１０の−入力端子は、49.9ｋΩ
のフィードバック抵抗を通してその出力端子に接続され
ている。増幅器２１０の出力端子は、リレー２１２の常
閉接点２１２ａを通して端子２１４に接続されている。
リレー２１２の常開接点２１２ｂは、端子２１４と、１
ｋΩのポテンショメータ２１８のワイパーとに接続され
ている。この配列により操作者は、システムの電流設定
をＰＬＣ制御によるのか、またはフロントパネルからポ
テンショメータ２１８を介して行うのかを選択すること
ができる。
到来する電流設定信号（ＰＣＩＳＥＴ）は、100 ｋΩの
入力抵抗を通して差動増幅器２１０の非反転（＋）入力
端子に印加される。増幅器２１０の＋入力端子は、49.9
ｋΩの抵抗を通して接地されている。システムバスのア
ナログ接地ライン（ＡＮＧＮＤ）は、100 ｋΩの入力抵
抗を通して差動増幅器２１０の反転（−）入力端子に印
加される。差動増幅器２１０の−入力端子は、49.9ｋΩ
のフィードバック抵抗を通してその出力端子に接続され
ている。増幅器２１０の出力端子は、リレー２１２の常
閉接点２１２ａを通して端子２１４に接続されている。
リレー２１２の常開接点２１２ｂは、端子２１４と、１
ｋΩのポテンショメータ２１８のワイパーとに接続され
ている。この配列により操作者は、システムの電流設定
をＰＬＣ制御によるのか、またはフロントパネルからポ
テンショメータ２１８を介して行うのかを選択すること
ができる。
【００２０】増幅器２２０を含む同じような構成によ
り、システム操作者は、高電位電源の所望の出力高電位
の大きさをＰＬＣ制御するのか、フロントパネルから行
うのかを選択することができる。ＰＣＫＶＳＥＴ信号ラ
インは、100 ｋΩの入力抵抗を通して増幅器２２０の＋
入力端子に接続されている。＋５ＶＤＣ電源と接地との
間の２つの直列の 49.9 ｋΩの抵抗が増幅器の＋入力端
子を＋2.5 ＶＤＣにバイアスしている。アナログ接地
（ＡＮＧＮＤ）は、100 ｋΩの抵抗を通して増幅器２２
０の−入力端子に接続されている。25.2ｋΩの抵抗と
0.01 μＦのコンデンサを含む並列ＲＣフィードバック
回路が、増幅器２２０の−入力端子と出力端子とにまた
がって接続されている。増幅器２２０の出力端子は、リ
レー２２２の常閉接点２２２ａを通してシステムバスの
指令されたＫＶ（ＫＶＣＯＭ）ラインに接続されてい
る。この信号は、操作者のオプションで、バッファ増幅
器２２４の＋入力端子上に確立される直流電圧と交互に
選択することができる。この直流電圧は、１ｋΩのポテ
ンショメータ２２６のワイパ上に確立される。ポテンシ
ョメータ２２６は、825 Ωの抵抗及び 500Ωのポテンシ
ョメータと直列に＋５ＶＤＣと接地との間に接続されて
いる。500 Ωのポテンショメータのワイパも接地されて
いるので、825 Ωの抵抗及び 500Ωのポテンショメータ
の設定によって操作者は、システムフロントパネルから
設定可能な最小出力高電位を確立することができる。増
幅器２２０の出力は、リレー２２２の常開接点２２２ｂ
を通してＫＶＣＯＭラインに選択的に接続される。図示
の増幅器２１０、２２０、及び２２４は、ＬＦ４４４Ｃ
Ｎ型のクワッド増幅器の中の３つである。
り、システム操作者は、高電位電源の所望の出力高電位
の大きさをＰＬＣ制御するのか、フロントパネルから行
うのかを選択することができる。ＰＣＫＶＳＥＴ信号ラ
インは、100 ｋΩの入力抵抗を通して増幅器２２０の＋
入力端子に接続されている。＋５ＶＤＣ電源と接地との
間の２つの直列の 49.9 ｋΩの抵抗が増幅器の＋入力端
子を＋2.5 ＶＤＣにバイアスしている。アナログ接地
（ＡＮＧＮＤ）は、100 ｋΩの抵抗を通して増幅器２２
０の−入力端子に接続されている。25.2ｋΩの抵抗と
0.01 μＦのコンデンサを含む並列ＲＣフィードバック
回路が、増幅器２２０の−入力端子と出力端子とにまた
がって接続されている。増幅器２２０の出力端子は、リ
レー２２２の常閉接点２２２ａを通してシステムバスの
指令されたＫＶ（ＫＶＣＯＭ）ラインに接続されてい
る。この信号は、操作者のオプションで、バッファ増幅
器２２４の＋入力端子上に確立される直流電圧と交互に
選択することができる。この直流電圧は、１ｋΩのポテ
ンショメータ２２６のワイパ上に確立される。ポテンシ
ョメータ２２６は、825 Ωの抵抗及び 500Ωのポテンシ
ョメータと直列に＋５ＶＤＣと接地との間に接続されて
いる。500 Ωのポテンショメータのワイパも接地されて
いるので、825 Ωの抵抗及び 500Ωのポテンショメータ
の設定によって操作者は、システムフロントパネルから
設定可能な最小出力高電位を確立することができる。増
幅器２２０の出力は、リレー２２２の常開接点２２２ｂ
を通してＫＶＣＯＭラインに選択的に接続される。図示
の増幅器２１０、２２０、及び２２４は、ＬＦ４４４Ｃ
Ｎ型のクワッド増幅器の中の３つである。
【００２１】図７ｄを参照する。システムバスからのＩ
ＦＢ信号は、47ｋΩの抵抗を通して増幅器１１４の＋入
力端子に印加される。増幅器１１４の＋入力端子と接地
との間には 0.22 μＦのコンデンサが接続されている。
増幅器１１４の出力端子は、バッファ構成で増幅器１１
４の−入力端子に接続され、「緩衝されたＩＦＢ」（Ｂ
ＵＦＦ ＩＦＢ）を形成してμＰ ４０に接続されてい
る。システムバスからのＫＶＦＢ信号は、１ｋΩの抵抗
を通して増幅器８８の＋入力端子に印加されている。増
幅器８８の＋入力端子はこの１ｋΩの抵抗に接続されて
いるダイオード２２６、２２８によって＋0.6 ＶＤＣと
−15.6ＶＤＣとの間にクランプされる。増幅器８８の出
力端子は、バッファ構成でその−入力端子に接続され、
「緩衝されたＫＶＦＢ」（ＢＵＦＦ ＫＶＦＢ）を形成
してμＰ ４０に接続される。ＢＵＦＦ ＫＶＦＢは、
一次／二次フィードバックスイッチ１１８の端子１１８
ａにも接続されている。スイッチ１１８の端子１１８ｂ
は、20ｋΩの直列抵抗を通してスケーリング増幅器１２
０の−入力端子に接続されている。この増幅器の＋入力
端子は、 20 ｋΩと 10 ｋΩの直列抵抗分圧器によって
＋5/3 ＶＤＣにバイアスされている。増幅器１２０の出
力端子（システムバスのパルス幅変調制御（ＰＷＭＣＯ
ＮＴ）ラインを形成している）は、１ｋΩの直列抵抗を
通してスイッチングレギュレータＩＣ（ＶＣＴレギュレ
ータ）８６（図７ｅ）の制御入力端子（ピン１）に接続
されている。センタータップ電圧（ＶＣＴ）は、ＩＣ
８６のＩ＋出力端子（ピン４）と、接地との間にまたが
って現れる。ＶＣＴは、直列接続された 0.1Ω３Ｗの抵
抗（図７ｅ）及び 21.5 ｋΩの抵抗（図７ｄ）を通して
スケーリング増幅器１２４の−入力端子へフィードバッ
クされている。増幅器１２４の出力端子は、15ｋΩのフ
ィードバック抵抗を通してその−入力に接続され、また
スイッチ１１８の端子１１８ｃに接続されている。図示
した増幅器８８、１１４、１２０、及び１２４は、ＬＦ
４４４ＣＮ型のクワッド増幅器である。例示したＶＣＴ
レギュレータＩＣ ８６は、ＵＣ３５２４Ａ型のスイッ
チングレギュレータである。アナログ勾配制御回路１１
６は、差動増幅器２３０、差動増幅器２３２、及びトラ
ンジスタ２３４を含んでいる。増幅器２３０の−入力端
子は、増幅器８８の出力端子から 100ｋΩのポテンショ
メータのワイパ及び直列の 100ｋΩの抵抗を通してＢＵ
ＦＦ ＫＶＦＢ信号を受信する。増幅器２３０の出力端
子と、−入力端子との間には 100ｋΩのフィードバック
抵抗が接続されている。増幅器２３０の出力端子は、10
0 ｋΩの抵抗を通して増幅器２３２の−入力端子に接続
されている。ＢＵＦＦ ＩＦＢも、100 ｋΩの抵抗を通
して増幅器２３２の−入力端子に印加される。増幅器２
３２の−入力端子は、− 15 ＶＤＣと接地との間に直列
接続されている 100ｋΩのポテンショメータのワイパか
ら、100 ｋΩの抵抗を通して負にバイアスされている。
増幅器２３２の出力端子は、100 Ωの抵抗を通してトラ
ンジスタ２３４のベースに接続されている。トランジス
タ２３４のコレクタは接地され、そのエミッタはＩＣ
８６の「補償」（ＣＯＭＰ）端子に接続されている。図
示した増幅器２３０、２３２は、ＬＦ４４２ＣＮ型のデ
ュアル増幅器である。図示のトランジスタ２３４は、２
Ｎ２９０７型のバイポーラトランジスタである。
ＦＢ信号は、47ｋΩの抵抗を通して増幅器１１４の＋入
力端子に印加される。増幅器１１４の＋入力端子と接地
との間には 0.22 μＦのコンデンサが接続されている。
増幅器１１４の出力端子は、バッファ構成で増幅器１１
４の−入力端子に接続され、「緩衝されたＩＦＢ」（Ｂ
ＵＦＦ ＩＦＢ）を形成してμＰ ４０に接続されてい
る。システムバスからのＫＶＦＢ信号は、１ｋΩの抵抗
を通して増幅器８８の＋入力端子に印加されている。増
幅器８８の＋入力端子はこの１ｋΩの抵抗に接続されて
いるダイオード２２６、２２８によって＋0.6 ＶＤＣと
−15.6ＶＤＣとの間にクランプされる。増幅器８８の出
力端子は、バッファ構成でその−入力端子に接続され、
「緩衝されたＫＶＦＢ」（ＢＵＦＦ ＫＶＦＢ）を形成
してμＰ ４０に接続される。ＢＵＦＦ ＫＶＦＢは、
一次／二次フィードバックスイッチ１１８の端子１１８
ａにも接続されている。スイッチ１１８の端子１１８ｂ
は、20ｋΩの直列抵抗を通してスケーリング増幅器１２
０の−入力端子に接続されている。この増幅器の＋入力
端子は、 20 ｋΩと 10 ｋΩの直列抵抗分圧器によって
＋5/3 ＶＤＣにバイアスされている。増幅器１２０の出
力端子（システムバスのパルス幅変調制御（ＰＷＭＣＯ
ＮＴ）ラインを形成している）は、１ｋΩの直列抵抗を
通してスイッチングレギュレータＩＣ（ＶＣＴレギュレ
ータ）８６（図７ｅ）の制御入力端子（ピン１）に接続
されている。センタータップ電圧（ＶＣＴ）は、ＩＣ
８６のＩ＋出力端子（ピン４）と、接地との間にまたが
って現れる。ＶＣＴは、直列接続された 0.1Ω３Ｗの抵
抗（図７ｅ）及び 21.5 ｋΩの抵抗（図７ｄ）を通して
スケーリング増幅器１２４の−入力端子へフィードバッ
クされている。増幅器１２４の出力端子は、15ｋΩのフ
ィードバック抵抗を通してその−入力に接続され、また
スイッチ１１８の端子１１８ｃに接続されている。図示
した増幅器８８、１１４、１２０、及び１２４は、ＬＦ
４４４ＣＮ型のクワッド増幅器である。例示したＶＣＴ
レギュレータＩＣ ８６は、ＵＣ３５２４Ａ型のスイッ
チングレギュレータである。アナログ勾配制御回路１１
６は、差動増幅器２３０、差動増幅器２３２、及びトラ
ンジスタ２３４を含んでいる。増幅器２３０の−入力端
子は、増幅器８８の出力端子から 100ｋΩのポテンショ
メータのワイパ及び直列の 100ｋΩの抵抗を通してＢＵ
ＦＦ ＫＶＦＢ信号を受信する。増幅器２３０の出力端
子と、−入力端子との間には 100ｋΩのフィードバック
抵抗が接続されている。増幅器２３０の出力端子は、10
0 ｋΩの抵抗を通して増幅器２３２の−入力端子に接続
されている。ＢＵＦＦ ＩＦＢも、100 ｋΩの抵抗を通
して増幅器２３２の−入力端子に印加される。増幅器２
３２の−入力端子は、− 15 ＶＤＣと接地との間に直列
接続されている 100ｋΩのポテンショメータのワイパか
ら、100 ｋΩの抵抗を通して負にバイアスされている。
増幅器２３２の出力端子は、100 Ωの抵抗を通してトラ
ンジスタ２３４のベースに接続されている。トランジス
タ２３４のコレクタは接地され、そのエミッタはＩＣ
８６の「補償」（ＣＯＭＰ）端子に接続されている。図
示した増幅器２３０、２３２は、ＬＦ４４２ＣＮ型のデ
ュアル増幅器である。図示のトランジスタ２３４は、２
Ｎ２９０７型のバイポーラトランジスタである。
【００２２】図７ｅを参照する。システムバスの「コロ
ナＳＳｅＮＳｅ Ａ」（ＣＳＳＮＳＡ）端子は、ＶＣＴ
遮断スイッチ８４のゲートに接続され、また 100ｋΩの
抵抗を通して接地されている。スイッチ８４のドレイン
は、6.8 Ωの抵抗２４０と、390 Ωの抵抗２４２との直
列接続を通してＩＣ ８６の「補償」（ＣＯＭＰ）端子
に接続されている。これらの抵抗の接合点と接地との間
には、100 μＦの平滑用コンデンサ２４４が接続されて
いる。μＰ ４０からのパルス幅変調された出力「コロ
ナＳＳｅＮＳｅ Ａ」信号は、コンデンサ２４４にまた
がって直流電圧を発生させる。この電圧はＩＣ ８６の
「補償」（ＣＯＭＰ）端子において、アナログ勾配制御
回路１１６からの出力信号と加算される。この信号は、
他の経路でＩＣ ８６の「補償」端子に供給することも
できる。例えば、μＰ ４０はＤ／Ａ出力ポートを有し
ている。μＰ ４０のＤ／Ａ出力ポート上の出力信号
は、フィルタ２４０、２４２、２４４によって濾波され
た「コロナＳＳｅＮＳｅ Ａ」出力信号よりも滑らかな
信号をＩＣ ８６の「補償」端子に供給する。μＰ４０
からのパルス幅変調された出力「コロナＳＳｅＮＳｅ
Ａ」をフィルタ２４０、２４２、２４４で濾波して使用
するか、またはμＰ ４０のＤ／Ａ出力ポートからの信
号を使用することによって、１台よりも多くのアトマイ
ザ１１３がシステムに結合されているような応用に柔軟
性を付加することができる。例えば、アトマイザ１１３
が１台である状況では、完全な高電位に到達するまでに
0.5秒かかってもシステムは許容できる。しかしなが
ら、複数のアトマイザ１１３が共通の高電位電源に接続
されている場合には、高電位をその指令された完全な値
まで余りにも急速に上昇させようとすると、充電電流が
静止過電流ＩＳＥＴよりも大きくなり得る。これらの状
況では、μＰ ４０は高電位を指令された完全な値（Ｋ
ＶＳＥＴ）までより緩やかに傾斜させる柔軟性を操作者
に与え、「有害性」が低い過電流状態をもたらすように
なる。更に、指令された完全な高電圧まで緩やかに傾斜
させることにより、通常は高電位電源と塗装用アトマイ
ザ１１３とを接続している高電圧ケーブルの応力を軽減
する。ＩＣ ８６の「発振器」（ＯＳＣ）端子は、１ｋ
Ωの抵抗と 100ｐＦのコンデンサとの直列回路を通して
トランジスタ対２０４の共通エミッタに接続されてい
る。図示したスイッチ８４は、ＩＲＦＤ２１０型のＦＥ
Ｔである。ＩＣ ８６及びその付属成分は、米国特許第
4,745,520号に開示されているように機能する。
ナＳＳｅＮＳｅ Ａ」（ＣＳＳＮＳＡ）端子は、ＶＣＴ
遮断スイッチ８４のゲートに接続され、また 100ｋΩの
抵抗を通して接地されている。スイッチ８４のドレイン
は、6.8 Ωの抵抗２４０と、390 Ωの抵抗２４２との直
列接続を通してＩＣ ８６の「補償」（ＣＯＭＰ）端子
に接続されている。これらの抵抗の接合点と接地との間
には、100 μＦの平滑用コンデンサ２４４が接続されて
いる。μＰ ４０からのパルス幅変調された出力「コロ
ナＳＳｅＮＳｅ Ａ」信号は、コンデンサ２４４にまた
がって直流電圧を発生させる。この電圧はＩＣ ８６の
「補償」（ＣＯＭＰ）端子において、アナログ勾配制御
回路１１６からの出力信号と加算される。この信号は、
他の経路でＩＣ ８６の「補償」端子に供給することも
できる。例えば、μＰ ４０はＤ／Ａ出力ポートを有し
ている。μＰ ４０のＤ／Ａ出力ポート上の出力信号
は、フィルタ２４０、２４２、２４４によって濾波され
た「コロナＳＳｅＮＳｅ Ａ」出力信号よりも滑らかな
信号をＩＣ ８６の「補償」端子に供給する。μＰ４０
からのパルス幅変調された出力「コロナＳＳｅＮＳｅ
Ａ」をフィルタ２４０、２４２、２４４で濾波して使用
するか、またはμＰ ４０のＤ／Ａ出力ポートからの信
号を使用することによって、１台よりも多くのアトマイ
ザ１１３がシステムに結合されているような応用に柔軟
性を付加することができる。例えば、アトマイザ１１３
が１台である状況では、完全な高電位に到達するまでに
0.5秒かかってもシステムは許容できる。しかしなが
ら、複数のアトマイザ１１３が共通の高電位電源に接続
されている場合には、高電位をその指令された完全な値
まで余りにも急速に上昇させようとすると、充電電流が
静止過電流ＩＳＥＴよりも大きくなり得る。これらの状
況では、μＰ ４０は高電位を指令された完全な値（Ｋ
ＶＳＥＴ）までより緩やかに傾斜させる柔軟性を操作者
に与え、「有害性」が低い過電流状態をもたらすように
なる。更に、指令された完全な高電圧まで緩やかに傾斜
させることにより、通常は高電位電源と塗装用アトマイ
ザ１１３とを接続している高電圧ケーブルの応力を軽減
する。ＩＣ ８６の「発振器」（ＯＳＣ）端子は、１ｋ
Ωの抵抗と 100ｐＦのコンデンサとの直列回路を通して
トランジスタ対２０４の共通エミッタに接続されてい
る。図示したスイッチ８４は、ＩＲＦＤ２１０型のＦＥ
Ｔである。ＩＣ ８６及びその付属成分は、米国特許第
4,745,520号に開示されているように機能する。
【図１】本発明による高電圧電源の動作中に、マイクロ
プロセッサ（μＰ）が実行するルーチンの流れ図であ
る。
プロセッサ（μＰ）が実行するルーチンの流れ図であ
る。
【図２】変成器の一次巻線のセンタータップ電圧（ＶＣ
Ｔ）を調整するルーチンの流れ図である。
Ｔ）を調整するルーチンの流れ図である。
【図３】図２のＩ／Ｏ機能８９の詳細を示す図である。
【図４】μＰ基板への入出力を示す図である。
【図５】出力印刷回路基板上の成分を示すブロック線図
である。
である。
【図６ａ】本発明の高電位電源の処理基板上の内部バス
とそれに接続されている種々の成分を示すブロック線図
である。
とそれに接続されている種々の成分を示すブロック線図
である。
【図６ｂ】図６ａの下側に続く図であって、処理基板上
の内部バスとそれに接続されている種々の成分を示すブ
ロック線図である。
の内部バスとそれに接続されている種々の成分を示すブ
ロック線図である。
【図６ｃ】図６ｂの下側に続く図であって、処理基板上
の内部バスとそれに接続されている種々の成分を示すブ
ロック線図である。
の内部バスとそれに接続されている種々の成分を示すブ
ロック線図である。
【図６ｄ】図６ａの右側に続く図であって、処理基板上
のμＰとその周辺の成分を示すブロック線図である。
のμＰとその周辺の成分を示すブロック線図である。
【図６ｅ】図６ｄの下側に続く図であって、処理基板上
のディスプレイドライバ、８進スイッチ及び８進ラッチ
の接続を示す図である。
のディスプレイドライバ、８進スイッチ及び８進ラッチ
の接続を示す図である。
【図６ｆ】図６ｄの右側に続く図であって、処理基板上
のＥＰＲＯＭ、ＳＲＡＭ、及びバッファ／ラッチ等の接
続を示す図である。
のＥＰＲＯＭ、ＳＲＡＭ、及びバッファ／ラッチ等の接
続を示す図である。
【図６ｇ】図６ｆの下側に続く図であって、処理基板上
のＤ／Ａ変換器、８進ラッチ、及び４進スイッチ等の接
続を示す図である。
のＤ／Ａ変換器、８進ラッチ、及び４進スイッチ等の接
続を示す図である。
【図６ｈ】図６ｇの右側に続く図であって、処理基板上
のバス、デマルチプレクサ、直並列／並直列変換器、及
びバスドライバ等の接続を示す図である。
のバス、デマルチプレクサ、直並列／並直列変換器、及
びバスドライバ等の接続を示す図である。
【図６ｉ】図６ｈの下側に続く図であって、処理基板上
のバス、ＲＳ２３２その他の接続を示す図である。
のバス、ＲＳ２３２その他の接続を示す図である。
【図７ａ】本発明の高電位電源の出力基板上の電源回路
を示すブロック線図である。
を示すブロック線図である。
【図７ｂ】図７ａの左側に続く図であって、主として高
電位電源の出力電流及び電圧を自動及び手動で設定する
回路の回路図である。
電位電源の出力電流及び電圧を自動及び手動で設定する
回路の回路図である。
【図７ｃ】出力基板上の高電位電源用のフェーズロック
ドループ（ＰＬＬ）及びその周辺の回路図である。
ドループ（ＰＬＬ）及びその周辺の回路図である。
【図７ｄ】図７ａの右側に続く図であって、電圧及び電
流フィードバック信号処理回路、及びアナログ勾配制御
回路の回路図である。
流フィードバック信号処理回路、及びアナログ勾配制御
回路の回路図である。
【図７ｅ】図７ｃの右側及び図７ｄの下に続く図であっ
て、主としてセンタータップ電圧の制御回路の回路図で
ある。
て、主としてセンタータップ電圧の制御回路の回路図で
ある。
【図７ｆ】図７ｃのＰＬＬによって駆動され、図８に示
す回路を駆動する回路の回路図である。
す回路を駆動する回路の回路図である。
【図８】高電位変成器を含む回路を、それに接続されて
いるアトマイザと共に示す図である。
いるアトマイザと共に示す図である。
４０ マイクロプロセッサ（μＰ） ８４ センタータップ電圧（ＶＣＴ）遮断スイッチ ８６ ＶＣＴレギュレータ ８８ バッファ増幅器 １００ ディスプレイ １０２ 制御域ネットワークバスＩ／Ｏ １０６ 高電圧電源 １０８ 変成器一次巻線のセンタータップ １１２ フェーズロックドループ発振器（ＰＬＬ） １１３ アトマイザ １１４、１２２ バッファ増幅器 １１６ アナログ勾配制御回路 １１８ フィードバック選択スイッチ １２０、１２４ スケーリング増幅器 １２２ バッファ １３３ 入力変成器 １４０ 内部バス １４２ ディスプレイドライバ １４４ ＥＰＲＯＭ １４６ ＳＲＡＭ １４８ バス １５０ デマルチプレクサ １５４ 直並列／並直列変換器 １５６ バスドライバ １６０ ＲＳ２３２−ＴＴＬ／ＴＴＬ−ＲＳ２３２イン
タフェース １６４ Ｄ／Ａ変換器 １６６ ８進スイッチ １６８、１７０ ８進ラッチ １７１、１７３ ４進スイッチ １７４ バッファ／ラッチ １８０ ＥＥＰＲＯＭ １９８ ＰＬＬ ２００ Ｄフリップフロップ ２１０、２２０ 差動増幅器 ２１２、２２２ リレー ２２４ バッファ増幅器 ２３０、２３２ 差動増幅器
タフェース １６４ Ｄ／Ａ変換器 １６６ ８進スイッチ １６８、１７０ ８進ラッチ １７１、１７３ ４進スイッチ １７４ バッファ／ラッチ １８０ ＥＥＰＲＯＭ １９８ ＰＬＬ ２００ Ｄフリップフロップ ２１０、２２０ 差動増幅器 ２１２、２２２ リレー ２２４ バッファ増幅器 ２３０、２３２ 差動増幅器
Claims (22)
- 【請求項１】 高電位電源において、 上記高電位電源の１対の出力端子にまたがる所望の高電
位に関係付けられた第１の信号を生成する第１の回路
と、 上記高電位電源からの出力電流に関係付けられた第２の
信号を生成する第２の回路と、 制御端子を有し、上記高電位電源が高い動作電位を発生
できるようにある動作電位を上記高電位電源に供給する
第３の回路と、 上記第１及び第２の回路及び上記制御端子に接続され、
上記第１及び第２の回路から上記第１及び第２の信号を
受信し、そして上記第３の回路によって上記高電位電源
へ供給される上記動作電位を制御する第４の回路と、 上記制御端子に接続され、上記高電位電源が上記高い動
作電位を供給できないように、上記高電位電源への上記
動作電位の供給を不能にする第５の回路と、を備えてい
ることを特徴とする高電位電源。 - 【請求項２】 上記第１の回路は、プログラム可能な論
理制御装置（ＰＬＣ）と、上記ＰＬＣを上記第４の回路
に接続する高速バスとを備えている請求項１に記載の高
電位電源。 - 【請求項３】 上記第１の回路は、所望の出力高電位を
選択するための第１のポテンショメータと、上記第１の
ポテンショメータを上記第４の回路に接続するための導
体とを備えている請求項２に記載の高電位電源。 - 【請求項４】 上記ＰＬＣ及び上記第１のポテンショメ
ータの一方を、上記第４の回路に選択的に接続するため
のスイッチを更に備えている請求項３に記載の高電位電
源。 - 【請求項５】 上記第１の回路は、所望の出力高電位を
選択するための第１のポテンショメータと、上記第１の
ポテンショメータを上記第４の回路に接続するための導
体とを備えている請求項１に記載の高電位電源。 - 【請求項６】 上記第２の回路は、プログラム可能な論
理制御装置（ＰＬＣ）と、上記ＰＬＣを上記第４の回路
に接続する高速バスとを備えている請求項１に記載の高
電位電源。 - 【請求項７】 上記第１の回路は、所望の出力電流を選
択するための第１のポテンショメータと、上記第１のポ
テンショメータを上記第４の回路に接続するための導体
とを備えている請求項６に記載の高電位電源。 - 【請求項８】 上記ＰＬＣ及び上記第１のポテンショメ
ータの一方を、上記第４の回路に選択的に接続するため
の第１のスイッチを更に備えている請求項７に記載の高
電位電源。 - 【請求項９】 上記第２の回路は、所望の出力電流を選
択するための第２のポテンショメータと、上記第２のポ
テンショメータを上記第４の回路に接続するための導体
とを備えている請求項４に記載の高電位電源。 - 【請求項１０】 上記ＰＬＣ及び上記第２のポテンショ
メータの一方を、上記第４の回路に選択的に接続するた
めの第２のスイッチを更に備えている請求項９に記載の
高電位電源。 - 【請求項１１】 上記第３の回路は、一次巻線及び二次
巻線を有する高電位変成器を備え、上記一次巻線はセン
タータップ及び２つの端端子を有し、上記第３の回路
は、上記端端子のそれぞれの端子に接続されている第１
及び第２のスイッチ、及び上記第１及び第２のスイッチ
をそれぞれ制御するための互いに逆相の第１及び第２の
スイッチング信号の源を更に備えている請求項１に記載
の高電位電源。 - 【請求項１２】 上記第４の回路は、上記第１の信号及
び第２の信号のための加算接合点を形成している入力端
子と、上記センタータップに接続されている出力端子と
を有するスイッチングレギュレータを備え、上記第５の
回路は、マイクロプロセッサ（μＰ）と、上記μＰに接
続され上記μＰから第３のスイッチング信号を受信する
第３のスイッチとを含み、上記第３のスイッチは上記加
算接合点に接続され、上記第３のスイッチング信号を上
記スイッチングレギュレータに印加して上記センタータ
ップへ上記動作電位が供給されるのを不能にする請求項
１１に記載の高電位電源。 - 【請求項１３】 上記第３のスイッチは、上記μＰの制
御に応答して上記第３のスイッチによって生成される上
記スイッチング信号を平滑するフィルタを通して上記加
算接合点に接続されている請求項１２に記載の高電位電
源。 - 【請求項１４】 上記第３の回路は、一次巻線及び二次
巻線を有する高電位変成器を備え、上記一次巻線はセン
タータップ及び２つの端端子を有し、上記第３の回路
は、上記端端子のそれぞれの端子に接続されている第１
及び第２のスイッチと、上記第１及び第２のスイッチを
それぞれ制御するための互いに逆相の第１及び第２のス
イッチング信号の源とを更に備えている請求項４に記載
の高電位電源。 - 【請求項１５】 上記第４の回路は、上記第１の信号及
び第２の信号のための加算接合点を形成している入力端
子と、上記センタータップに接続されている出力端子と
を有するスイッチングレギュレータを備え、上記第５の
回路は、マイクロプロセッサ（μＰ）と、上記μＰに接
続され上記μＰから第３のスイッチング信号を受信する
第３のスイッチとを含み、上記第３のスイッチは上記加
算接合点に接続され、上記第３のスイッチング信号を上
記スイッチングレギュレータに印加して上記センタータ
ップへ上記動作電位が供給されるのを不能にする請求項
１４に記載の高電位電源。 - 【請求項１６】 上記第３の回路は、一次巻線及び二次
巻線を有する高電位変成器を備え、上記一次巻線はセン
タータップ及び２つの端端子を有し、上記第３の回路
は、上記端端子のそれぞれの端子に接続されている第１
及び第２のスイッチと、上記第１及び第２のスイッチを
それぞれ制御するための互いに逆相の第１及び第２のス
イッチング信号の源とを更に備えている請求項８に記載
の高電位電源。 - 【請求項１７】 上記第４の回路は、上記第１の信号及
び第２の信号のための加算接合点を形成している入力端
子と、上記センタータップに接続されている出力端子と
を有するスイッチングレギュレータを備え、上記第５の
回路は、マイクロプロセッサ（μＰ）と、上記μＰに接
続され上記μＰから第３のスイッチング信号を受信する
第３のスイッチとを含み、上記第３のスイッチは上記加
算接合点に接続され、上記第３のスイッチング信号を上
記スイッチングレギュレータに印加して上記センタータ
ップへ上記動作電位が供給されるのを不能にする請求項
１６に記載の高電位電源。 - 【請求項１８】 上記第３の回路は、一次巻線及び二次
巻線を有する高電位変成器を備え、上記一次巻線はセン
タータップ及び２つの端端子を有し、上記第３の回路
は、上記端端子のそれぞれの端子に接続されている第１
及び第２のスイッチと、上記第１及び第２のスイッチを
それぞれ制御するための互いに逆相の第１及び第２のス
イッチング信号の源とを更に備えている請求項１０に記
載の高電位電源。 - 【請求項１９】 上記第４の回路は、上記第１の信号及
び第２の信号のための加算接合点を形成している入力端
子と、上記センタータップに接続されている出力端子と
を有するスイッチングレギュレータを備え、上記第５の
回路は、マイクロプロセッサ（μＰ）と、上記μＰに接
続され上記μＰから第３のスイッチング信号を受信する
第３のスイッチとを含み、上記第３のスイッチは上記加
算接合点に接続され、上記第３のスイッチング信号を上
記スイッチングレギュレータに印加して上記センタータ
ップへ上記動作電位が供給されるのを不能にする請求項
１８に記載の高電位電源。 - 【請求項２０】 上記μＰと共働し、上記動作電位が上
記高電位電源に供給されているか否かを決定する第６の
回路と、 上記μＰと共働し、上記高電位電源が高電位を生成して
いることを指示しているか否かを決定する第７の回路
と、を更に備え、 上記μＰは、もし上記動作電位が上記高電位電源に供給
されておらず、且つ上記高電位電源が高電位を生成して
いることを指示していれば、障害であることを指示する
ようになっている請求項１２に記載の高電位電源。 - 【請求項２１】 上記μＰは、もし上記動作電位が上記
高電位電源に供給されており、且つ上記高電位電源が高
電位を生成していないことを指示していれば障害である
ことを指示するようになっている請求項２０に記載の高
電位電源。 - 【請求項２２】 上記μＰと共働し、上記動作電位が上
記高電位電源に供給されているか否かを決定する第６の
回路と、 上記μＰと共働し、上記高電位電源が高電位を生成して
いることを指示しているか否かを決定する第７の回路
と、を更に備え、 上記μＰは、もし上記動作電位が上記高電位電源に供給
されており、且つ上記高電位電源が高電位を生成してい
ないことを指示していれば、障害であることを指示する
ようになっている請求項１２に記載の高電位電源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/953,858 US5978244A (en) | 1997-10-16 | 1997-10-16 | Programmable logic control system for a HVDC power supply |
| US08/953858 | 1997-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11196575A true JPH11196575A (ja) | 1999-07-21 |
| JP4260936B2 JP4260936B2 (ja) | 2009-04-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28775998A Expired - Lifetime JP4260936B2 (ja) | 1997-10-16 | 1998-10-09 | 電源制御システム |
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|---|---|
| US (3) | US5978244A (ja) |
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| JP (1) | JP4260936B2 (ja) |
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