JPH11195720A - 半導体装置 - Google Patents
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- JPH11195720A JPH11195720A JP10013462A JP1346298A JPH11195720A JP H11195720 A JPH11195720 A JP H11195720A JP 10013462 A JP10013462 A JP 10013462A JP 1346298 A JP1346298 A JP 1346298A JP H11195720 A JPH11195720 A JP H11195720A
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Abstract
(57)【要約】
【課題】 導体パターンを過度に細くすることなく静電
容量を低下させて必要な特性インピーダンスを確保でき
るようにする。 【解決手段】 半導体装置２は、半導体チップ１０４を
載置した概ね平面視正方形のセラミック基板４と、半導
体チップ１０４を内側にしてセラミック基板４に被せた
蓋部材１０８とによりパッケージ６が構成されている。
セラミック基板４上には金属被膜から成る複数の導体パ
ターン８が相互に間隔をおいて延設され、導体パターン
８の内側の端部は半導体チップ１０４の端子とボンディ
ングワイヤ１２６を介して電気的に接続されている。導
体パターン８の反対側の端部は蓋部材１０８の外に導出
され、この端部に外部端子１２８が固着されている。そ
して、セラミック基板４の裏面側で枠体１１８と導体パ
ターン８との交差部の下方に溝１０が形成され、その結
果、この箇所で導体パターン８と金属被膜１２との間に
生成される静電容量は従来より小さくなる。
容量を低下させて必要な特性インピーダンスを確保でき
るようにする。 【解決手段】 半導体装置２は、半導体チップ１０４を
載置した概ね平面視正方形のセラミック基板４と、半導
体チップ１０４を内側にしてセラミック基板４に被せた
蓋部材１０８とによりパッケージ６が構成されている。
セラミック基板４上には金属被膜から成る複数の導体パ
ターン８が相互に間隔をおいて延設され、導体パターン
８の内側の端部は半導体チップ１０４の端子とボンディ
ングワイヤ１２６を介して電気的に接続されている。導
体パターン８の反対側の端部は蓋部材１０８の外に導出
され、この端部に外部端子１２８が固着されている。そ
して、セラミック基板４の裏面側で枠体１１８と導体パ
ターン８との交差部の下方に溝１０が形成され、その結
果、この箇所で導体パターン８と金属被膜１２との間に
生成される静電容量は従来より小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にパッケージを構成する絶縁体基板上に高周波信号を
伝送する導体パターンが延設された半導体装置に関する
ものである。
特にパッケージを構成する絶縁体基板上に高周波信号を
伝送する導体パターンが延設された半導体装置に関する
ものである。
【０００２】
【従来の技術】図１１は従来の半導体装置の一例を示す
平面図、図１２は、図１１におけるＡ部を詳しく示す部
分拡大平面図、図１３は、図１２のＢＢ’線に沿った断
面を示す部分断面側面図、図１４は、図１３におけるＣ
Ｃ’線に沿った断面を示す部分断面側面図、図１５は、
図１３におけるＤＤ’線に沿った断面を示す部分断面側
面図である。図１１などに示した従来の半導体装置１０
２は、半導体集積回路チップ１０４（半導体チップ１０
４ともいう）を載置したセラミック基板１０６と、半導
体チップ１０４を内側にしてセラミック基板１０６に被
せた蓋部材１０８（図１３）とによりパッケージ１１０
が構成されている。
平面図、図１２は、図１１におけるＡ部を詳しく示す部
分拡大平面図、図１３は、図１２のＢＢ’線に沿った断
面を示す部分断面側面図、図１４は、図１３におけるＣ
Ｃ’線に沿った断面を示す部分断面側面図、図１５は、
図１３におけるＤＤ’線に沿った断面を示す部分断面側
面図である。図１１などに示した従来の半導体装置１０
２は、半導体集積回路チップ１０４（半導体チップ１０
４ともいう）を載置したセラミック基板１０６と、半導
体チップ１０４を内側にしてセラミック基板１０６に被
せた蓋部材１０８（図１３）とによりパッケージ１１０
が構成されている。
【０００３】蓋部材１０８は、外周部を成す枠部１１２
と枠部１１２の一側（上側）を塞ぐ金属板１１４とによ
り構成されている。なお、図１３以外の上記図面では蓋
部材１０８を構成する金属板１１４を除去した状態が示
されている。蓋部材１０８は、枠部１１２を下にし半導
体チップ１０４を内側にしてセラミック基板１０６に被
せられ、枠部１１２の下面はセラミック基板１０６の上
面に接合されている。蓋部材１０８の上記枠部１１２は
より詳しくは、セラミック製の枠体１１８とその上に同
心に配置した金属製のシールリング１２０とにより構成
されている。枠体１１８の上面は金属被膜１２２で覆わ
れ、シールリング１２０の下面は金属被膜１２２に接合
されている。そして、金属板１１４の周囲はシールリン
グ１２０の上面に溶着されている。
と枠部１１２の一側（上側）を塞ぐ金属板１１４とによ
り構成されている。なお、図１３以外の上記図面では蓋
部材１０８を構成する金属板１１４を除去した状態が示
されている。蓋部材１０８は、枠部１１２を下にし半導
体チップ１０４を内側にしてセラミック基板１０６に被
せられ、枠部１１２の下面はセラミック基板１０６の上
面に接合されている。蓋部材１０８の上記枠部１１２は
より詳しくは、セラミック製の枠体１１８とその上に同
心に配置した金属製のシールリング１２０とにより構成
されている。枠体１１８の上面は金属被膜１２２で覆わ
れ、シールリング１２０の下面は金属被膜１２２に接合
されている。そして、金属板１１４の周囲はシールリン
グ１２０の上面に溶着されている。
【０００４】セラミック基板１０６上には金属被膜から
成る導体パターン１２４が延設され、導体パターン１２
４の内側の端部は半導体チップ１０４の端子とボンディ
ングワイヤ１２６を介して電気的に接続されている。導
体パターン１２４の反対側の端部は蓋部材１０８の外に
導出され、この端部に外部端子１２８が固着されてい
る。また、セラミック基板１０６の裏面は全面が金属被
膜１３０により覆われ、金属被膜１３０は半導体装置１
０２を回路基板などに実装した際は接地される。
成る導体パターン１２４が延設され、導体パターン１２
４の内側の端部は半導体チップ１０４の端子とボンディ
ングワイヤ１２６を介して電気的に接続されている。導
体パターン１２４の反対側の端部は蓋部材１０８の外に
導出され、この端部に外部端子１２８が固着されてい
る。また、セラミック基板１０６の裏面は全面が金属被
膜１３０により覆われ、金属被膜１３０は半導体装置１
０２を回路基板などに実装した際は接地される。
【０００５】このような構成の半導体装置１０２におい
て、半導体チップ１０４が１ＧＨｚを越えるような周波
数の信号を扱うものである場合には、導体パターン１２
４を通じて高周波信号が伝達されることになり、そのた
め、導体パターン１２４において良好な伝達特性を確保
するためには、導体パターン１２４の特性インピーダン
スが適切な値となるように設計する必要がある。そし
て、この特性インピーダンスは、接地電位点、したがっ
て金属被膜１３０に対する導体パターン１２４の配線容
量に反比例するので、この配線容量を制御することで導
体パターン１２４の特性インピーダンスを適切な値に設
定することができる。
て、半導体チップ１０４が１ＧＨｚを越えるような周波
数の信号を扱うものである場合には、導体パターン１２
４を通じて高周波信号が伝達されることになり、そのた
め、導体パターン１２４において良好な伝達特性を確保
するためには、導体パターン１２４の特性インピーダン
スが適切な値となるように設計する必要がある。そし
て、この特性インピーダンスは、接地電位点、したがっ
て金属被膜１３０に対する導体パターン１２４の配線容
量に反比例するので、この配線容量を制御することで導
体パターン１２４の特性インピーダンスを適切な値に設
定することができる。
【０００６】導体パターン１２４の金属被膜１３０に対
する静電容量は図１４に示したように２つの要素から成
る。第１の要素は、導体パターン１２４と、セラミック
基板１０６を挟んで導体パターン１２４に対向する金属
被膜１３０の箇所との間に形成される静電容量Ｃｐ１で
あり、第２の要素は、導体パターン１２４の両側部と、
導体パターン１２４の両側に広がる金属被膜１３０との
間に形成される静電容量Ｃｆ１である。そして、これら
の静電容量Ｃｐ１、Ｃｆ１の大きさは、導体パターン１
２４の幅および長さ、ならびにセラミック基板１０６の
厚さおよび比誘電率によって決る。なお、図１４におい
て、１２５は回線基板である。
する静電容量は図１４に示したように２つの要素から成
る。第１の要素は、導体パターン１２４と、セラミック
基板１０６を挟んで導体パターン１２４に対向する金属
被膜１３０の箇所との間に形成される静電容量Ｃｐ１で
あり、第２の要素は、導体パターン１２４の両側部と、
導体パターン１２４の両側に広がる金属被膜１３０との
間に形成される静電容量Ｃｆ１である。そして、これら
の静電容量Ｃｐ１、Ｃｆ１の大きさは、導体パターン１
２４の幅および長さ、ならびにセラミック基板１０６の
厚さおよび比誘電率によって決る。なお、図１４におい
て、１２５は回線基板である。
【０００７】ところで、セラミック製の枠体１１８が配
置された箇所では、図１５に示したように、導体パター
ン１２４の上側にも誘電体が配置されることになり、そ
の結果、導体パターン１２４の両側部と、導体パターン
１２４の両側に広がる金属被膜１３０との間に形成され
る静電容量Ｃｆ２は、上記静電容量Ｃｆ１に比べ大きい
値となる。したがって、導体パターン１２４の幅などを
選定して適切な特性インピーダンスが得られるようにし
ても、枠体１１８を配置した状態では、導体パターン１
２４の金属被膜１３０に対する静電容量が大きくなって
しまい、望ましい特性インピーダンスが得られるなくな
る。なお、空気の比誘電率が１であるのに対してセラミ
ック基板１０６の比誘電率は１０程度と大きく、したが
って、セラミック製の枠体１１８の影響は無視できな
い。
置された箇所では、図１５に示したように、導体パター
ン１２４の上側にも誘電体が配置されることになり、そ
の結果、導体パターン１２４の両側部と、導体パターン
１２４の両側に広がる金属被膜１３０との間に形成され
る静電容量Ｃｆ２は、上記静電容量Ｃｆ１に比べ大きい
値となる。したがって、導体パターン１２４の幅などを
選定して適切な特性インピーダンスが得られるようにし
ても、枠体１１８を配置した状態では、導体パターン１
２４の金属被膜１３０に対する静電容量が大きくなって
しまい、望ましい特性インピーダンスが得られるなくな
る。なお、空気の比誘電率が１であるのに対してセラミ
ック基板１０６の比誘電率は１０程度と大きく、したが
って、セラミック製の枠体１１８の影響は無視できな
い。
【０００８】そこで、従来は、図１２および図１５に示
したように、高周波信号を伝達する導体パターン１２４
（図１２では中央の導体パターン１２４）はセラミック
基板１０６と枠体１１８とに挟まれた範囲で他の箇所よ
り細く形成することで、この範囲で図１５に示した静電
容量Ｃｐ２の値が小さくなるようにし、静電容量Ｃｆ２
の増大を相殺して適切な特性インピーダンスが得られる
ように図っていた。
したように、高周波信号を伝達する導体パターン１２４
（図１２では中央の導体パターン１２４）はセラミック
基板１０６と枠体１１８とに挟まれた範囲で他の箇所よ
り細く形成することで、この範囲で図１５に示した静電
容量Ｃｐ２の値が小さくなるようにし、静電容量Ｃｆ２
の増大を相殺して適切な特性インピーダンスが得られる
ように図っていた。
【０００９】
【発明が解決しようとする課題】しかし、このように導
体パターン１２４を細くする場合、設計条件によっては
枠体１１８の箇所における導体パターン１２４の幅は元
の幅の半分程度になってしまうことがあり、その結果、
導体パターン１２４の抵抗値が上昇し、導体パターン１
２４に係わる伝達特性が悪化するという問題が発生して
いた。
体パターン１２４を細くする場合、設計条件によっては
枠体１１８の箇所における導体パターン１２４の幅は元
の幅の半分程度になってしまうことがあり、その結果、
導体パターン１２４の抵抗値が上昇し、導体パターン１
２４に係わる伝達特性が悪化するという問題が発生して
いた。
【００１０】本発明はこのような問題を解決するために
なされたもので、その目的は、導体パターンを過度に細
くすることなく静電容量を低下させて必要な特性インピ
ーダンスを確保できるようにした半導体装置を提供する
ことにある。
なされたもので、その目的は、導体パターンを過度に細
くすることなく静電容量を低下させて必要な特性インピ
ーダンスを確保できるようにした半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体チップを載置した絶縁体基板と蓋部材
とによりパッケージが構成され、前記蓋部材が、絶縁体
の枠部と前記枠部の一側を塞ぐ板部とから成り前記枠部
を前記絶縁体基板側に向け前記半導体チップを内側に収
容して前記絶縁体基板に被せられ、前記絶縁体基板上に
は前記半導体チップの端子と電気的に接続した導体パタ
ーンが延設され、前記導体パターンの端部は前記枠部の
外側に導出されている半導体装置であって、前記導体パ
ターンと前記枠部との交差部下方における前記絶縁体基
板の裏面に溝が形成されていることを特徴とする。本発
明はまた、半導体チップを載置した絶縁体基板と蓋部材
とによりパッケージが構成され、前記蓋部材が、絶縁体
の枠部と前記枠部の一側を塞ぐ板部とから成り前記枠部
を前記絶縁体基板側に向け前記半導体チップを内側に収
容して前記絶縁体基板に被せられ、前記絶縁体基板上に
は前記半導体チップの端子と電気的に接続した導体パタ
ーンが延設され、前記導体パターンの端部は前記枠部の
外側に導出されている半導体装置であって、前記導体パ
ターンと前記枠部との交差部下方における前記絶縁体基
板中に中空部が形成されていることを特徴とする。した
がって、本発明の半導体装置では、絶縁体基板の裏面側
に接地電位の導体が配置されても、上記交差部下では絶
縁体部分の厚さが薄いので静電容量が低下し、その結
果、導体パターンの幅を過度に狭くしなくても、必要な
特性インピーダンスを確保することができる。
するため、半導体チップを載置した絶縁体基板と蓋部材
とによりパッケージが構成され、前記蓋部材が、絶縁体
の枠部と前記枠部の一側を塞ぐ板部とから成り前記枠部
を前記絶縁体基板側に向け前記半導体チップを内側に収
容して前記絶縁体基板に被せられ、前記絶縁体基板上に
は前記半導体チップの端子と電気的に接続した導体パタ
ーンが延設され、前記導体パターンの端部は前記枠部の
外側に導出されている半導体装置であって、前記導体パ
ターンと前記枠部との交差部下方における前記絶縁体基
板の裏面に溝が形成されていることを特徴とする。本発
明はまた、半導体チップを載置した絶縁体基板と蓋部材
とによりパッケージが構成され、前記蓋部材が、絶縁体
の枠部と前記枠部の一側を塞ぐ板部とから成り前記枠部
を前記絶縁体基板側に向け前記半導体チップを内側に収
容して前記絶縁体基板に被せられ、前記絶縁体基板上に
は前記半導体チップの端子と電気的に接続した導体パタ
ーンが延設され、前記導体パターンの端部は前記枠部の
外側に導出されている半導体装置であって、前記導体パ
ターンと前記枠部との交差部下方における前記絶縁体基
板中に中空部が形成されていることを特徴とする。した
がって、本発明の半導体装置では、絶縁体基板の裏面側
に接地電位の導体が配置されても、上記交差部下では絶
縁体部分の厚さが薄いので静電容量が低下し、その結
果、導体パターンの幅を過度に狭くしなくても、必要な
特性インピーダンスを確保することができる。
【００１２】
【発明の実施の形態】次に本発明の実施の形態を実施例
にもとづき図面を参照して説明する。図１は本発明によ
る半導体装置の一例を示す部分断面側面図、図２は本発
明による半導体装置の一例を示す平面図、図３は、図２
のＡ部を詳しく示す部分拡大平面図、図４は、図３にお
けるＣＣ’線に沿った断面を示す部分断面側面図、図５
は、図３におけるＤＤ’線に沿った断面を示す部分断面
側面図である。なお、図中、図１１ないし図１５と同一
の要素には同一の符号が付されており、それらに関する
詳しい説明はここでは省略する。また、図１は、図３に
おけるＢＢ’線に沿った断面を示している。
にもとづき図面を参照して説明する。図１は本発明によ
る半導体装置の一例を示す部分断面側面図、図２は本発
明による半導体装置の一例を示す平面図、図３は、図２
のＡ部を詳しく示す部分拡大平面図、図４は、図３にお
けるＣＣ’線に沿った断面を示す部分断面側面図、図５
は、図３におけるＤＤ’線に沿った断面を示す部分断面
側面図である。なお、図中、図１１ないし図１５と同一
の要素には同一の符号が付されており、それらに関する
詳しい説明はここでは省略する。また、図１は、図３に
おけるＢＢ’線に沿った断面を示している。
【００１３】図１、図２などに示した本実施例の半導体
装置２は、半導体チップ１０４を載置した概ね平面視正
方形のセラミック基板４（本発明に係わる絶縁体基板）
と、半導体チップ１０４を内側にしてセラミック基板４
に被せた蓋部材１０８とによりパッケージ６が構成され
ている。蓋部材１０８は、すでに説明したように、枠部
１１２と、板部を成す金属板１１４（図１）とにより構
成されている。なお、図１以外の上記実施例に係わる図
面では蓋部材１０８を構成する金属板１１４を除去した
状態が示されている。蓋部材１０８は、枠部１１２を下
にし半導体チップ１０４を内側にしてセラミック基板４
に被せられ、枠部１１２の下面はセラミック基板４の上
面に接合されている。また、枠部１１２は、セラミック
製の枠体１１８とその上に配設した金属製のシールリン
グ１２０とにより構成されている。上記セラミック基板
４や枠体１１８は例えばアルミナにより形成することが
でき、また、シールリング１２０は、鉄−ニッケル−コ
バルトの合金により形成することができる。
装置２は、半導体チップ１０４を載置した概ね平面視正
方形のセラミック基板４（本発明に係わる絶縁体基板）
と、半導体チップ１０４を内側にしてセラミック基板４
に被せた蓋部材１０８とによりパッケージ６が構成され
ている。蓋部材１０８は、すでに説明したように、枠部
１１２と、板部を成す金属板１１４（図１）とにより構
成されている。なお、図１以外の上記実施例に係わる図
面では蓋部材１０８を構成する金属板１１４を除去した
状態が示されている。蓋部材１０８は、枠部１１２を下
にし半導体チップ１０４を内側にしてセラミック基板４
に被せられ、枠部１１２の下面はセラミック基板４の上
面に接合されている。また、枠部１１２は、セラミック
製の枠体１１８とその上に配設した金属製のシールリン
グ１２０とにより構成されている。上記セラミック基板
４や枠体１１８は例えばアルミナにより形成することが
でき、また、シールリング１２０は、鉄−ニッケル−コ
バルトの合金により形成することができる。
【００１４】セラミック基板４上には金属被膜から成る
複数の導体パターン８が相互に間隔をおいて、セラミッ
ク基板４の各辺部に、内外の方向に延設され、導体パタ
ーン８の内側の端部は半導体チップ１０４の端子とボン
ディングワイヤ１２６を介して電気的に接続されてい
る。導体パターン８の反対側の端部は蓋部材１０８の枠
部１１２の外に導出され、この端部に外部端子１２８が
固着されている。また、各導体パターン８は、図３に示
したように、セラミック基板４と枠体１１８とに挟まれ
た範囲で他の箇所より幅が細く形成されている。導体パ
ターン８は例えばタングステンにより形成することがで
き、導体パターン８の露出部には金メッキを施してもよ
い。また、外部端子１２８は鉄−ニッケル−コバルトの
合金により形成することができる。
複数の導体パターン８が相互に間隔をおいて、セラミッ
ク基板４の各辺部に、内外の方向に延設され、導体パタ
ーン８の内側の端部は半導体チップ１０４の端子とボン
ディングワイヤ１２６を介して電気的に接続されてい
る。導体パターン８の反対側の端部は蓋部材１０８の枠
部１１２の外に導出され、この端部に外部端子１２８が
固着されている。また、各導体パターン８は、図３に示
したように、セラミック基板４と枠体１１８とに挟まれ
た範囲で他の箇所より幅が細く形成されている。導体パ
ターン８は例えばタングステンにより形成することがで
き、導体パターン８の露出部には金メッキを施してもよ
い。また、外部端子１２８は鉄−ニッケル−コバルトの
合金により形成することができる。
【００１５】そして、本実施例の半導体装置２では、セ
ラミック基板４の裏面側に、図１、図３、図５に示した
ように、溝１０が形成されている。より詳しくは、溝１
０は、高周波信号を伝達する導体パターン８、例えば図
３に示したＢＢ’線下の導体パターン８と、枠体１１８
との交差部の下方に形成され、本実施例では、その幅は
導体パターン８より十分に広く、長さは枠体１１８の幅
とほぼ同一となっている。セラミック基板４の裏面に
は、上記溝１０の内部を除いて、全面に金属被膜１２が
被着されており、この金属被膜１２は半導体装置２を回
路基板などに実装した際は接地される。
ラミック基板４の裏面側に、図１、図３、図５に示した
ように、溝１０が形成されている。より詳しくは、溝１
０は、高周波信号を伝達する導体パターン８、例えば図
３に示したＢＢ’線下の導体パターン８と、枠体１１８
との交差部の下方に形成され、本実施例では、その幅は
導体パターン８より十分に広く、長さは枠体１１８の幅
とほぼ同一となっている。セラミック基板４の裏面に
は、上記溝１０の内部を除いて、全面に金属被膜１２が
被着されており、この金属被膜１２は半導体装置２を回
路基板などに実装した際は接地される。
【００１６】このような構成の半導体装置２において、
導体パターン８の金属被膜１２に対する静電容量は、す
でに説明したように、２つの要素から成る。第１の要素
は、図４に示したように、導体パターン８と、セラミッ
ク基板４を挟んで導体パターン８に対向する金属被膜１
２の箇所との間に形成される静電容量Ｃｐ１であり、第
２の要素は、導体パターン８の両側部と、導体パターン
８の両側に広がる金属被膜１２との間に形成される静電
容量Ｃｆ１である。そして、これらの静電容量Ｃｐ１、
Ｃｆ１の大きさは、図４に示した、溝１０に係らない箇
所では従来（図１４）と同様である。
導体パターン８の金属被膜１２に対する静電容量は、す
でに説明したように、２つの要素から成る。第１の要素
は、図４に示したように、導体パターン８と、セラミッ
ク基板４を挟んで導体パターン８に対向する金属被膜１
２の箇所との間に形成される静電容量Ｃｐ１であり、第
２の要素は、導体パターン８の両側部と、導体パターン
８の両側に広がる金属被膜１２との間に形成される静電
容量Ｃｆ１である。そして、これらの静電容量Ｃｐ１、
Ｃｆ１の大きさは、図４に示した、溝１０に係らない箇
所では従来（図１４）と同様である。
【００１７】しかし、図５に示した、溝１０にかかる箇
所では、静電容量Ｃｆ２に関しては従来と大きくは変ら
ないものの、静電容量Ｃｐ２は、導体パターン８下のセ
ラミック基板４の厚さが薄くなっているため、図１５に
示した従来の場合より大幅に小さくなる。その結果、本
実施例の半導体装置２では、静電容量Ｃｆ２が枠体１１
８の作用により静電容量Ｃｆ１より大きくなっても、静
電容量Ｃｐ２が従来より小さいので、枠体１１８下の導
体パターン８と金属被膜１２との間に生成される静電容
量は全体として小さくなり、したがって、必要な特性イ
ンピーダンスを確保するためにこの箇所で導体パターン
８の幅を狭くするにしても、従来のように過度に狭くす
る必要がなく、そのため、導体パターン８の伝達特性の
悪化を回避できる。
所では、静電容量Ｃｆ２に関しては従来と大きくは変ら
ないものの、静電容量Ｃｐ２は、導体パターン８下のセ
ラミック基板４の厚さが薄くなっているため、図１５に
示した従来の場合より大幅に小さくなる。その結果、本
実施例の半導体装置２では、静電容量Ｃｆ２が枠体１１
８の作用により静電容量Ｃｆ１より大きくなっても、静
電容量Ｃｐ２が従来より小さいので、枠体１１８下の導
体パターン８と金属被膜１２との間に生成される静電容
量は全体として小さくなり、したがって、必要な特性イ
ンピーダンスを確保するためにこの箇所で導体パターン
８の幅を狭くするにしても、従来のように過度に狭くす
る必要がなく、そのため、導体パターン８の伝達特性の
悪化を回避できる。
【００１８】セラミック基板４に対する上記溝１０の形
成は、例えば、焼成前のセラミックにより形成した可塑
性を有するシート（グリーンシートと呼ばれる）を基板
の形状に応じて切断し、また、溝１０を形成する箇所に
溝１０に相当する大きさおよび形状の穴を開けておき、
穴を開けていないシートなどと積層した上で焼成すると
いう方法で製作することができる。あるいは、焼成後の
セラミック基板をダイヤモンドを用いた切削工具により
切削加工して溝１０を形成することも可能である。
成は、例えば、焼成前のセラミックにより形成した可塑
性を有するシート（グリーンシートと呼ばれる）を基板
の形状に応じて切断し、また、溝１０を形成する箇所に
溝１０に相当する大きさおよび形状の穴を開けておき、
穴を開けていないシートなどと積層した上で焼成すると
いう方法で製作することができる。あるいは、焼成後の
セラミック基板をダイヤモンドを用いた切削工具により
切削加工して溝１０を形成することも可能である。
【００１９】また、蓋部材１０８の形成は、例えば、ま
ず枠体１１８およびシールリング１２０をセラミック基
板４上に積層して接合し（図２の状態）、その後、シー
ルリング１２０上に金属板１１４を溶着することで行え
る。なお、本実施例では、図３におけるＢＢ’線下の導
体パターン８に対して溝１０が形成されている場合を例
に説明したが、このような溝１０は、高周波信号が伝達
される他の導体パターン８に対して設けることも無論可
能であり、その導体パターンに関しても上記効果を得る
ことができる。また、溝の形状は矩形以外にも、縦断
面、横断面のいずれか一方または両方が曲線で表される
ような形状であってもかまわない。さらに、溝の長さに
ついても、枠体１の幅より長くても短くてもよい。ま
た、溝の幅は、本実施例の場合より広く、高周波信号を
伝送しない隣接する導体パターンの下方にまで達してい
てもよく、さらには、すべての導体パターンの下方に溝
を形成してもよい。そして、本実施例では導体パターン
を細くし、なおかつ溝を形成するとしたが、導体パター
ンの幅はそのままで、溝のみをその下方に設ける構成も
無論有効である。
ず枠体１１８およびシールリング１２０をセラミック基
板４上に積層して接合し（図２の状態）、その後、シー
ルリング１２０上に金属板１１４を溶着することで行え
る。なお、本実施例では、図３におけるＢＢ’線下の導
体パターン８に対して溝１０が形成されている場合を例
に説明したが、このような溝１０は、高周波信号が伝達
される他の導体パターン８に対して設けることも無論可
能であり、その導体パターンに関しても上記効果を得る
ことができる。また、溝の形状は矩形以外にも、縦断
面、横断面のいずれか一方または両方が曲線で表される
ような形状であってもかまわない。さらに、溝の長さに
ついても、枠体１の幅より長くても短くてもよい。ま
た、溝の幅は、本実施例の場合より広く、高周波信号を
伝送しない隣接する導体パターンの下方にまで達してい
てもよく、さらには、すべての導体パターンの下方に溝
を形成してもよい。そして、本実施例では導体パターン
を細くし、なおかつ溝を形成するとしたが、導体パター
ンの幅はそのままで、溝のみをその下方に設ける構成も
無論有効である。
【００２０】次に、第２の実施例について説明する。上
記実施例では、セラミック基板４の裏面側に溝１０を形
成したが、溝１０の代りに中空部をセラミック基板内に
形成することも有効である。図６は、セラミック基板内
に中空部を形成した本発明の一例を示す部分断面側面図
である。この図は上記図１に相当する図であり、図１と
同一の要素には同一の符号が付されている。
記実施例では、セラミック基板４の裏面側に溝１０を形
成したが、溝１０の代りに中空部をセラミック基板内に
形成することも有効である。図６は、セラミック基板内
に中空部を形成した本発明の一例を示す部分断面側面図
である。この図は上記図１に相当する図であり、図１と
同一の要素には同一の符号が付されている。
【００２１】図６に示した半導体装置１４が上記半導体
装置２と異なるのは、上記溝１０に代えて、導体パター
ン８と枠体１１８との交差部の下方の箇所でセラミック
基板１６内に中空部１８が形成されている点である。こ
の例では、中空部１８の、導体パターン８延在方向の長
さは枠体１１８の幅とほぼ等しく、また中空部１８の幅
はこの箇所における導体パターン８の幅より十分に広い
ものとなっている。この半導体装置１４でも、中空部１
８が形成されている結果、中空部１８の箇所で導体パタ
ーン８とセラミック基板裏面の金属被膜１２との間に生
成される静電容量が小さくなり、上記実施例と同様の効
果が得られる。なお、このような中空部１８を備えたセ
ラミック基板１６の製作には、上記実施例の場合と同
様、例えばグリーンシートを用いることができる。
装置２と異なるのは、上記溝１０に代えて、導体パター
ン８と枠体１１８との交差部の下方の箇所でセラミック
基板１６内に中空部１８が形成されている点である。こ
の例では、中空部１８の、導体パターン８延在方向の長
さは枠体１１８の幅とほぼ等しく、また中空部１８の幅
はこの箇所における導体パターン８の幅より十分に広い
ものとなっている。この半導体装置１４でも、中空部１
８が形成されている結果、中空部１８の箇所で導体パタ
ーン８とセラミック基板裏面の金属被膜１２との間に生
成される静電容量が小さくなり、上記実施例と同様の効
果が得られる。なお、このような中空部１８を備えたセ
ラミック基板１６の製作には、上記実施例の場合と同
様、例えばグリーンシートを用いることができる。
【００２２】次に第３の実施例について説明する。図７
は第３の実施例の半導体装置を示す平面図、図８は、図
７におけるＥ部の部分拡大平面図、図９は、図８におけ
るＦＦ’線に沿った断面側面図、図１０は、図９におけ
るＨＨ’線に沿った断面側面図である。なお、図７、図
８はセラミック基板上に蓋部材を被せる前の状態を示し
ている。また図７ないし図１０において図１などと同一
の要素には同一の符号が付されている。
は第３の実施例の半導体装置を示す平面図、図８は、図
７におけるＥ部の部分拡大平面図、図９は、図８におけ
るＦＦ’線に沿った断面側面図、図１０は、図９におけ
るＨＨ’線に沿った断面側面図である。なお、図７、図
８はセラミック基板上に蓋部材を被せる前の状態を示し
ている。また図７ないし図１０において図１などと同一
の要素には同一の符号が付されている。
【００２３】この半導体装置２０は、蓋部材の構成の点
において上記半導体装置２と異なっている。すなわち、
半導体装置２０を構成する蓋部材２２は、セラミック材
料またはプラスチック材料を、図９に示したように、盆
状に形成して、枠部２６と板部２４とから成る構造とな
っている。この蓋部材２２は、枠部２６をセラミック基
板４側に向けてセラミック基板４上に伏せ、枠部２６の
下面とセラミック基板４の表面との間に封止剤２８を介
在させてセラミック基板４に接合されている。そして、
枠部２６の下方に溝１０が位置している。
において上記半導体装置２と異なっている。すなわち、
半導体装置２０を構成する蓋部材２２は、セラミック材
料またはプラスチック材料を、図９に示したように、盆
状に形成して、枠部２６と板部２４とから成る構造とな
っている。この蓋部材２２は、枠部２６をセラミック基
板４側に向けてセラミック基板４上に伏せ、枠部２６の
下面とセラミック基板４の表面との間に封止剤２８を介
在させてセラミック基板４に接合されている。そして、
枠部２６の下方に溝１０が位置している。
【００２４】また、この半導体装置２０では、図７に示
したように、各辺部に延設された複数の導体パターン８
の内中央の導体パターン８は、枠部２６の幅に相当する
長さにわたって幅が細く形成されている。そして、この
半導体装置２０でも、図１０に示したように、蓋部材２
２の枠部２６の作用により静電容量Ｃｆ２は大きくなる
が、溝１０が形成されていることにより静電容量Ｃｐ２
は小さくなり、必要な特性インピーダンスを確保するた
めにこの箇所で導体パターン８の幅を狭くするにして
も、従来のように過度に狭くする必要がなく、そのた
め、導体パターン８の伝達特性の悪化を回避できる。
したように、各辺部に延設された複数の導体パターン８
の内中央の導体パターン８は、枠部２６の幅に相当する
長さにわたって幅が細く形成されている。そして、この
半導体装置２０でも、図１０に示したように、蓋部材２
２の枠部２６の作用により静電容量Ｃｆ２は大きくなる
が、溝１０が形成されていることにより静電容量Ｃｐ２
は小さくなり、必要な特性インピーダンスを確保するた
めにこの箇所で導体パターン８の幅を狭くするにして
も、従来のように過度に狭くする必要がなく、そのた
め、導体パターン８の伝達特性の悪化を回避できる。
【００２５】なお、上記実施例では、いずれの場合もセ
ラミック基板の裏面は金属被膜で覆われているとした
が、金属被膜をセラミック基板の裏面に被着させない場
合でも、例えば、半導体装置を実装する回路基板上の箇
所に接地電位とする金属被膜が被着されているような場
合には、本発明は有効である。
ラミック基板の裏面は金属被膜で覆われているとした
が、金属被膜をセラミック基板の裏面に被着させない場
合でも、例えば、半導体装置を実装する回路基板上の箇
所に接地電位とする金属被膜が被着されているような場
合には、本発明は有効である。
【００２６】
【発明の効果】以上説明したように本発明は、半導体チ
ップを載置した絶縁体基板と蓋部材とによりパッケージ
が構成され、前記蓋部材が、絶縁体の枠部と前記枠部の
一側を塞ぐ板部とから成り前記枠部を前記絶縁体基板側
に向け前記半導体チップを内側に収容して前記絶縁体基
板に被せられ、前記絶縁体基板上には前記半導体チップ
の端子と電気的に接続した導体パターンが延設され、前
記導体パターンの端部は前記枠部の外側に導出されてい
る半導体装置であって、前記導体パターンと前記枠部と
の交差部下方における前記絶縁体基板の裏面に溝が形成
されていることを特徴とする。本発明はまた、半導体チ
ップを載置した絶縁体基板と蓋部材とによりパッケージ
が構成され、前記蓋部材が、絶縁体の枠部と前記枠部の
一側を塞ぐ板部とから成り前記枠部を前記絶縁体基板側
に向け前記半導体チップを内側に収容して前記絶縁体基
板に被せられ、前記絶縁体基板上には前記半導体チップ
の端子と電気的に接続した導体パターンが延設され、前
記導体パターンの端部は前記枠部の外側に導出されてい
る半導体装置であって、前記導体パターンと前記枠部と
の交差部下方における前記絶縁体基板中に中空部が形成
されていることを特徴とする。したがって、本発明の半
導体装置では、絶縁体基板の裏面側に接地電位の導体が
配置されても、上記交差部下では絶縁体部分の厚さが薄
くなるので静電容量が低下し、その結果、導体パターン
の幅を過度に狭くしなくても、必要な特性インピーダン
スを確保することができ、そのため、幅を狭くして抵抗
値が大きくなることに伴う導体パターンの伝達特性の悪
化を回避できる。
ップを載置した絶縁体基板と蓋部材とによりパッケージ
が構成され、前記蓋部材が、絶縁体の枠部と前記枠部の
一側を塞ぐ板部とから成り前記枠部を前記絶縁体基板側
に向け前記半導体チップを内側に収容して前記絶縁体基
板に被せられ、前記絶縁体基板上には前記半導体チップ
の端子と電気的に接続した導体パターンが延設され、前
記導体パターンの端部は前記枠部の外側に導出されてい
る半導体装置であって、前記導体パターンと前記枠部と
の交差部下方における前記絶縁体基板の裏面に溝が形成
されていることを特徴とする。本発明はまた、半導体チ
ップを載置した絶縁体基板と蓋部材とによりパッケージ
が構成され、前記蓋部材が、絶縁体の枠部と前記枠部の
一側を塞ぐ板部とから成り前記枠部を前記絶縁体基板側
に向け前記半導体チップを内側に収容して前記絶縁体基
板に被せられ、前記絶縁体基板上には前記半導体チップ
の端子と電気的に接続した導体パターンが延設され、前
記導体パターンの端部は前記枠部の外側に導出されてい
る半導体装置であって、前記導体パターンと前記枠部と
の交差部下方における前記絶縁体基板中に中空部が形成
されていることを特徴とする。したがって、本発明の半
導体装置では、絶縁体基板の裏面側に接地電位の導体が
配置されても、上記交差部下では絶縁体部分の厚さが薄
くなるので静電容量が低下し、その結果、導体パターン
の幅を過度に狭くしなくても、必要な特性インピーダン
スを確保することができ、そのため、幅を狭くして抵抗
値が大きくなることに伴う導体パターンの伝達特性の悪
化を回避できる。
【図１】本発明による半導体装置の一例を示す部分断面
側面図である。
側面図である。
【図２】本発明による半導体装置の一例を示す平面図で
ある。
ある。
【図３】図２のＡ部を詳しく示す部分拡大平面図であ
る。
る。
【図４】図２のＡ部を詳しく示す部分拡大平面図であ
る。
る。
【図５】図３におけるＤＤ’線に沿った断面を示す部分
断面側面図である。
断面側面図である。
【図６】セラミック基板内に中空部を形成した本発明の
第２の実施例を示す部分断面側面図である。
第２の実施例を示す部分断面側面図である。
【図７】第３の実施例の半導体装置を示す平面図であ
る。
る。
【図８】図７におけるＥ部のを詳しく示す部分拡大平面
図である。
図である。
【図９】図８におけるＦＦ’線に沿った断面を示す断面
側面図である。
側面図である。
【図１０】図９におけるＨＨ’線に沿った断面を示す断
面側面図である。
面側面図である。
【図１１】従来の半導体装置の一例を示す平面図であ
る。
る。
【図１２】図１１におけるＡ部を詳しく示す部分拡大平
面図である。
面図である。
【図１３】図１１のＢＢ’線に沿った断面を示す部分断
面側面図である。
面側面図である。
【図１４】図１３におけるＣＣ’線に沿った断面を示す
部分断面側面図である。
部分断面側面図である。
【図１５】図１３におけるＤＤ’線に沿った断面を示す
部分断面側面図である。
部分断面側面図である。
２……半導体装置、４……セラミック基板、６……パッ
ケージ、８……導体パターン、１０……溝、１２……金
属被膜、１４……半導体装置、１６……セラミック基
板、１８……中空部、２０……半導体装置、２２……蓋
部材、２４……板部、２６……枠部、２８……封止剤、
１０２……半導体装置、１０４……半導体集積回路チッ
プ（半導体チップ）、１０６……セラミック基板、１０
８……蓋部材、１１０……パッケージ、１１２……枠
体、１１４……金属板、１１８……枠部、１２０……シ
ールリング、１２２……金属被膜、１２４……導体パタ
ーン、１２６……ボンディングワイヤ、１２８……外部
端子、１３０……金属被膜。
ケージ、８……導体パターン、１０……溝、１２……金
属被膜、１４……半導体装置、１６……セラミック基
板、１８……中空部、２０……半導体装置、２２……蓋
部材、２４……板部、２６……枠部、２８……封止剤、
１０２……半導体装置、１０４……半導体集積回路チッ
プ（半導体チップ）、１０６……セラミック基板、１０
８……蓋部材、１１０……パッケージ、１１２……枠
体、１１４……金属板、１１８……枠部、１２０……シ
ールリング、１２２……金属被膜、１２４……導体パタ
ーン、１２６……ボンディングワイヤ、１２８……外部
端子、１３０……金属被膜。
Claims (8)
- 【請求項１】 半導体チップを載置した絶縁体基板と蓋
部材とによりパッケージが構成され、前記蓋部材は、絶
縁体の枠部と前記枠部の一側を塞ぐ板部とから成り前記
枠部を前記絶縁体基板側に向け前記半導体チップを内側
に収容して前記絶縁体基板に被せられ、前記絶縁体基板
上には前記半導体チップの端子と電気的に接続した導体
パターンが延設され、前記導体パターンの端部は前記枠
部の外側に導出されている半導体装置であって、 前記導体パターンと前記枠部との交差部下方における前
記絶縁体基板の裏面に溝が形成されていることを特徴と
する半導体装置。 - 【請求項２】 半導体チップを載置した絶縁体基板と蓋
部材とによりパッケージが構成され、前記蓋部材は、絶
縁体の枠部と前記枠部の一側を塞ぐ板部とから成り前記
枠部を前記絶縁体基板側に向け前記半導体チップを内側
に収容して前記絶縁体基板に被せられ、前記絶縁体基板
上には前記半導体チップの端子と電気的に接続した導体
パターンが延設され、前記導体パターンの端部は前記枠
部の外側に導出されている半導体装置であって、 前記導体パターンと前記枠部との交差部下方における前
記絶縁体基板中に中空部が形成されていることを特徴と
する半導体装置。 - 【請求項３】 前記絶縁体基板はセラミック製であるこ
とを特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 前記導体パターンは前記絶縁体基板と前
記枠部とに挟まれた範囲付近で他の箇所より幅が細く形
成されていることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項５】 前記蓋部材の前記枠部は、絶縁材料から
成る枠体と金属製のシールリングとを含み、前記枠体の
上面は金属被膜で覆われ、その上に前記シールリングが
前記枠体と同心に固着され、前記シールリングの上に前
記板部を成す金属板が固着されていることを特徴とする
請求項１または２に記載の半導体装置。 - 【請求項６】 前記蓋部材はセラミック製またはプラス
チック製であることを特徴とする請求項１または２に記
載の半導体装置。 - 【請求項７】 前記絶縁体基板の裏面は、前記溝の箇所
を除いて金属被膜で覆われていることを特徴とする請求
項１記載の半導体装置。 - 【請求項８】 前記絶縁体基板の裏面は金属被膜で覆わ
れていることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013462A JP3063723B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013462A JP3063723B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195720A true JPH11195720A (ja) | 1999-07-21 |
| JP3063723B2 JP3063723B2 (ja) | 2000-07-12 |
Family
ID=11833821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013462A Expired - Lifetime JP3063723B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063723B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300173A (ja) * | 2006-04-27 | 2007-11-15 | Epson Toyocom Corp | 電子デバイス用パッケージ、及び電子デバイス |
| JP2009099934A (ja) * | 2007-03-28 | 2009-05-07 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
| JP2010212654A (ja) * | 2008-10-06 | 2010-09-24 | Kyocera Corp | 電子部品搭載用パッケージおよびそれを用いた電子装置 |
| JP2011049190A (ja) * | 2009-08-25 | 2011-03-10 | Kyocera Corp | 電子部品搭載用パッケージおよび電子装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102170500B1 (ko) * | 2014-04-22 | 2020-10-28 | 삼성전자주식회사 | 웨어러블 장치 |
-
1998
- 1998-01-06 JP JP10013462A patent/JP3063723B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300173A (ja) * | 2006-04-27 | 2007-11-15 | Epson Toyocom Corp | 電子デバイス用パッケージ、及び電子デバイス |
| JP2009099934A (ja) * | 2007-03-28 | 2009-05-07 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
| JP2010212654A (ja) * | 2008-10-06 | 2010-09-24 | Kyocera Corp | 電子部品搭載用パッケージおよびそれを用いた電子装置 |
| JP2011049190A (ja) * | 2009-08-25 | 2011-03-10 | Kyocera Corp | 電子部品搭載用パッケージおよび電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063723B2 (ja) | 2000-07-12 |
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